CN1267890A - 非易失半导体存储器 - Google Patents

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Abstract

电位发生电路生成2种擦除校验阈值EVT1、EVT2且EVT2=EVT1+(OEVT－EVTL)。OEVT是过擦除阈值。将擦除校验阈值设定为EVT2时的擦除后的阈值电压分布的下限比OEVT还高。EVTL是将擦除校验阈值设置成EVT1时的擦除后的阈值电压分布的下限比OEVT还低。擦除校验阈值EVT1、EVT2,分别对应动作模式使用。例如,在写入/擦除测试时,将擦除校验阈值设定为EVT2。在通常动作时,将擦除校验阈值设定EVT1。

Description

非易失半导体存储器
本发明涉及非易失半导体存储器，特别被用于NOR型快闪EEPROM。
NOR型快闪EEPROM具有3个基本模式，即，编程模式，擦除模式，读模式。例如，在编程模式中，进行使存储器单元的阈值电压上升到规定值(例如，5.5V)以上的值的动作，在擦除模式中，进行将存储器单元的阈值电压设定在规定范围(例如，0.5～3.0V的范围)内的动作。
另外，在具有自编程功能(auto program function)以及自擦除功能(auto erase function)的NOR型快闪EEPROM的情况下，例如，在编程模式中，检查存储器单元的阈值电压是否在5.5V以上，在存储器单元的阈值电压达到5.5V以上之前自动地再次进行编程(重写)，在擦除模式中，检查存储器单元的阈值电压是否在0.5～3.0V的范围内，在存储器单元的阈值电压达到其范围内的值之前自动地进行规定的动作。
图1展示了以往的NOR型快闪EEPROM的主要部分。
存储器单元阵列11由多块构成。各块在字线(输入侧)和位线(输出侧)之间具有被连接成如NOR关系那样的多个存储器单元。
外部地址A0，A1，～A17，直接或者经由地址寄存器12被输入多路调制器13。地址计数器16生成内部地址。多路调制器13将外部地址以及内部地址之中的一方输出给行译码器14以及列译码器15。
输入数据经由输入输出缓冲器17传送给数据输入寄存器18以及指令寄存器19。数据输入寄存器18的数据经由列译码器选择电路20提供给存储器单元。
指令寄存器19识别由地址以及数据组成的指令，与该指令对应地向地址寄存器12、多路调制器13、数据输入寄存器18以及控制电路21输出控制信号。
控制电路21根据从指令寄存器19输出的控制信号，识别以下要执行的动作模式。
电位发生电路22生成与动作模式对应的各种电位。由电位发生电路22生成的电位，在各动作模式中，被施加在存储器单元的控制栅极以及位线上。
校验电路23判断是否确对被选择出的存储器单元进行了数据的编程或者擦除，将其判断结果，即，将VERIOK输出到控制电路21。
最终地址检测电路24在输出表示有无检测到存储器单元阵列11的各块的最终地址的检测信号AEND的同时，输出表示有无检测到存储器单元阵列11的最终块的检测信号BEND。
记时器25计数对被选择出的存储器单元的编程次数或者擦除次数。记时器25在对被选择出的存储器单元的编程或者擦除达到规定次数时，向控制电路21输出超时信号TIME OUT。
时钟发生电路26，根据允许写入信号/WE、芯片启动信号/CE，允许输出信号/OE等信号，产生控制快闪EEPROM的内部动作的时钟。
图2展示了图1的NOR型快闪EEPROM的存储器单元阵列。另外，图3至图5展示了用图2的虚线X包围的部分的器件构造。
在本例中，存储器单元被形成在双阱中，即，被形成在P型硅基板110内的N型阱111内的P型阱112内。
在硅基板110上，作为元件分离绝缘膜，例如，形成有场氧化膜113。在包围在场氧化膜113上的元件区域上形成具有作为控制栅极绝缘膜功能的硅氧化膜114。在硅氧化膜114上，形成浮动栅电极115，在浮动栅电极115上，通过硅氧化膜116形成控制栅电极(字线)117(WL)。
在浮动栅电极115以及控制栅电极117的两侧的硅基板110内，形成N型源极区域121以及N型漏极区域122。在此，例如，全部的存储器单元的源极区域(源极线SL)121如图2所示被共通连接。
在存储器单元MC上，形成完全覆盖存储器单元MC的硅氧化膜118。在硅氧化膜118上，设置有达到漏极区域122的接触电极120。在硅氧化膜118，形成位线119(BL)。位线119经由硅氧化膜118的接触电极120与漏极区域122接触。
接着，说明在上述NOR型快闪EEPROM中，在编程模式，读模式，擦除模式的各模式时，给予存储器单元的电位。
首先，在编程模式中，例如，将被选择出的字线WL设定为Vpp(例如，10V左右的高电位)，将未选择的字线WL设定为Vss(例如，0V)。另外，将连接进行“0”编程的存储器单元(选择出的单元)的位线BL设定为Vdp(例如，5V左右的电位)，将连接进行“1”编程(维持擦除状态)的存储器单元(未选择的单元)的位线BL设定为Vss(例如0V)。将源极线SL设定为Vss(例如，0V)。
这时，在选择出的单元中，因为控制栅(字线)变为Vpp，漏极变为Vdp，源极变为Vss，所以源极内的电子被加速移动到漏极。该电子在漏极附近的沟道中变为具有高能量的电子(热电子)，并且，由于控制栅和沟道之间的电场作用移动到浮动栅内。因而，在选择出的单元中，其阈值电压上升，进行“0”编程。
另一方面，在未选择的单元中，因为控制栅(字线)为Vpp，漏极和源极都为Vss，所以在漏极和源极之间没有电流流过。因而，在未选择的单元中，其阈值电压不上升，进行“1”编程(维持擦除状态)。
以下，在读模式中，例如，将被选择出的字线WL设定为Vcc(例如，5V左右的电位)，将未选择的字线WL设定为Vss(例如，0V)。另外，连接变为读数据的对象的存储器单元(选择出的单元)的位线BL，在被预充电到Vd(例如，1V左右的电位)后被浮动。连接未成为读数据的对象的存储器单元(未选择的单元)的位线BL被设定为Vss(例如，0V)。另外，源极线SL，被设定为Vss(例如，0V)。
可是，存储“1”数据的存储器单元(“1”状态的单元)的阈值电压比Vcc还低，存储“0”数据的存储器单元(“0”状态的单元)的阈值电压比Vcc还高。因此，如果设定被选择的字线WL为Vcc，则“1”状态的单元变为导通状态，“0”状态的单元变为截止状态。
因而，在“1”状态的单元中电流流过，连接该单元的位线BL的电位减低到Vss。另一方面，因为在“0”状态的单元中没有电流流过，所以连接该单元的位线BL维持Vd。读数据通过由读出放大器检出该位线电位BL的电位变化执行。
以下说明在擦除模式时给存储器单元的电位。
数据的擦除以块单位进行，并且，对块内的存储器单元同时进行。将擦除芯片内的1个或者多个块内的存储器单元的数据的模式称为块擦除模式，将擦除芯片内的全部块内的存储器单元的数据的模式称为芯片擦除模式。
在擦除模式中，例如，将芯片内的全部字线WL设定为Vss(例如，0V)，将被选择出的块内的双阱(P型阱以及N型阱)设定为Vee(例如，20V左右的高电位)，将未选择的块内的双阱设定为Vss(例如，0V)。进而，假设双阱被设定在每个块中。
这时，被选择出的块内的存储器单元，因为控制栅(字线)是Vss，双阱(沟道)是Vee，所以在栅氧化膜上施加高电场。因此，在被选择出的块内的存储器单元中，由于FN隧道现象，浮动栅内的电子移动到双阱(沟道)。因而，在被选择出的块内的存储器单元中，其阈值电压降低，变为“1”状态(进行擦除)。
另一方面，未选择的块内的存储器单元，因为控制栅(字线)以及双阱(沟道)都被设定为Vss，所以并不在栅氧化膜上施加高电场。因而，在未选择的块内的存储器单元中，浮动栅内的电子量没有变化，即，阈值电压没有变化，数据并未擦除。
可是，在NOR型快闪EEPROM中，关于擦除模式，以往存在以下的问题。
块内的存储器单元，由于制造工艺等原因，具有各自不同的擦除特性。另外，还存在变为擦除对象的块内的存储器单元s的初始阈值电压(initial-threshold voltage)不同的问题。
由于这种擦除特性和初始阈值电压的离散性，进行块擦除之后其块内的存储器单元s的阈值电压，每个单元都不一样，具有电压分布。因而，例如，在块内的全部存储器单元的擦除结束时，即，在块内擦除特性最差的存储器单元(擦除速度最慢的存储器单元)的擦除结束时，存在块内擦除特性最好的存储器单元(擦除速度最快的存储器单元)变为过擦除状态的情况。
所谓过擦除状态，是指存储器单元的阈值电压变为负值(negativevalue)的状态。这种存储器单元的过擦除，在读模式时产生重大问题。即，在读模式中，如上所述，被选择出的字线WL被设定为Vcc(例如，5V左右的电位)，未选择的字线WL被设定为Vss(例如，0V)。
而后，将被连接在未选择的字线WL上的全部存储器单元为截止状态，并且，将被连接在被选择出的字线WL上的存储器单元与其状态(“1”或者“0”)相应地设定为导通或者截止状态，通过检出位线的电位变化进行读数据。
但是，过擦除状态的未选择的存储单元(阈值电压为负值)，即使在其控制栅(字线)上施加Vss(0V)也不变为截止状态，而处于导通状态。因而，发生连接过擦除状态的未选择存储单元的位线BL的电位，时常由于放电(漏电)而降低，选择出的单元即使是“0”状态，也在位线上读出“1”的读错误。
作为防止这种存储器单元的错误的技术，已知有在擦除顺序上，擦除步骤肯定包含预编程步骤以及收敛步骤的擦除法。
进行预编程步骤的目的是，在擦除步骤之前，使成为擦除对象的存储器单元s的阈值电压一致，在擦除步骤之后，降低过擦除状态的存储器单元产生的几率。进行收敛步骤的目的是，在过擦除状态的存储器单元产生时，对该存储器单元进行弱编程，使过擦除状态的存储器单元的阈值电压回到规定值以上，收敛擦除步骤后的阈值电压分布。
进而，在预编程、擦除、收敛的任何一个动作中，当然都是在进行这些动作后，进行检查这些动作是否完全进行的检查动作。
在此，说明擦除编程的具体例子，
图6展示了擦除顺序的一例，进而，在以下的说明中所使用的各电路展示在图1中。
指令寄存器19确认擦除指令，并且，在确认执行擦除动作的存储器单元阵列11的块时，控制电路21控制芯片内的各电路的动作，以执行图6的擦除顺序。
首先，在地址计数器16、记时器25等被复位后，对于被选择出的块内的存储器单元，执行预编程步骤(步骤ST1～ST2)。
预编程步骤按照图7的子程序所示的顺序进行。
首先，地址计数器16的地址Add被设定位初始值“0”，并且，记时器25的数值(与进行编程步骤的次数对应)周期被设定为初始值“0”(步骤ST41～ST42)。另外，在电位发生电路22中，调整编程校验P.V.的内部电源(步骤ST43)。
其后，读出根据地址Add选择出的存储器单元的数据(步骤ST44)。将根据地址Add选择出的存储器单元(选择出的单元)的数据和编程数据“0”比较(步骤ST45)。
即，将成为可以判断为编程状态的阈值(threshold value)的下限的电位(编程校验阈值)PVT1(例如，5.5V)设置为边界值，如果选择出的单元的阈值比边界值还高的话，就将选择出的单元的数据判定为“0”，如果选择出的单元的阈值比边界值还低的话，就将选择出的单元的数据判定为“1”。
而后，当选择出的单元的数据和编程数据“0”不一致时，判断为编程错误，对选择出的单元执行数据编程步骤(对浮动栅注入电子)。
该数据编程步骤，在达到预先设定的界限之前，在选择出的单元的数据和编程数据“0”一致之前，反复被执行(步骤ST48～ST49)。
另外，在对选择出的单元的编程次数周期(Cycle)达到预先设定的次数界限时，即使选择出的单元的数据和编程数据不一致，也结束预编程步骤(步骤ST46)。
这种情况下，将表示发生编程错误的信号ERROR设定为“1”(步骤ST47)。
另一方面，如果选择出的单元的数据和编程数据“0”一致，则判断为编程正常，通过使地址Add前进1步，对下一个地址所在的存储器单元(选择出的单元)，进行同样的动作。这时，记时器25的数值被复位为初始值(步骤ST42、ST51)。
另外，在选择出的单元的数据和编程数据“0”一致的情况中，当地址Add是该块内的最终地址时，结束预编程步骤。这时，在选择出的块内的存储器单元的阈值电压分布变为图8所示(步骤ST50)。
接着，识别表示编程错误的有无的信号ERROR是否是“1”，当编程错误已发生的情况下，即，当信号ERROR为“1”的情况下，结束擦除操作(步骤ST3)。
当确实执行了预编程的情况下，即，当信号ERROR为“0”的情况下，执行擦除步骤(步骤ST4)。
擦除步骤的进行顺序如图9的子程序所示。
首先，地址计数器16的地址Add被设定为初始值“0”，并且，记时器25的数值(与擦除次数对应)周期被设定为初始值“0”(步骤ST61～ST62)。另外，在电位发生电路22中，调整擦除校验E.V.内部电源(步骤ST63)。
其后，读出根据地址Add选择出的存储器单元的数据(步骤ST64)。将根据地址Add选择出的存储器单元(选择出的单元)的数据和预期值“1”比较(步骤ST65)。
即，将成为可以判断擦除状态的阈值(threshold value)的上限的电位(擦除校验阈值)EVT1(例如，3.0V)作为边界值，如果选择出的单元的阈值比边界值还高，就判断为选择出的单元的数据为“0”，如果选择出的单元的阈值比边界值还低，就判断为选择出的单元的数据为“1”。
而后，当选择出的单元的数据和预期值不一致的情况下，判断为擦除错误，对于选择出的块内的全部存储器单元，执行数据擦除步骤(抽出浮动栅中的电子的动作)。
在此，对选择出的块内的全部存储器单元同时执行数据擦除步骤，而这是快闪EEPROM中特有的动作。因而，即使对选择出的单元以外已经擦除结束的存储器单元，仍进行数据擦除步骤。
该数据擦除步骤，在达到预先设定的次数界限之前，在选择出的单元的数据和预期值“1”一致之前被反复进行(步骤ST66、ST68、ST69)。
另外，当对选择出的单元的编程次数周期达到了预先设定的次数界限时，即使选择出的单元的数据和预期值“1”不一致，仍结束擦除操作(步骤ST66)。
这种情况下，表示已发生擦除错误的信号ERROR被设定为“1”(步骤S67)。
另一方面，如果选择出的单元的数据和预期值“1”一致，则判断为擦除正常，通过使地址Add前进1步，对下一个地址所在的存储器单元(选择出的单元)进行同样的动作。
这时，记时器25的数值，不被复位到初始值。这是因为擦除动作对全部存储器单元进行的缘故(步骤ST71)。
另外，在选择出的单元的数据和预期值“1”一致的情况中，当地址Add是该块内的最终地址时，结束擦除动作。这时，选择出的块内的存储器单元的阈值，例如，变为图10所示(步骤ST70)。
接着，识别表示擦除错误的有无的信号ERROR是否是“1”，当擦除错误发生的情况下，即当信号ERROR为“1”的情况下，结束擦除动作(步骤ST5)。
当确实执行了擦除的情况下，即，当信号ERROR为“0”的情况下，执行收敛步骤(步骤ST6)。
收敛步骤的顺序按照图11所示的子程序进行。
首先，地址计数器16的地址(只选择列，行全部为未选择)Add被设定为初始值，并且，记时器25的数值(与进行了收敛步骤的次数对应)周期被设定为初始值“0”(步骤ST81～ST82)。另外，在电位发生电路22中，调整用于泄漏检验LCK.的内部电源(步骤ST83)。
其后，进行列泄漏检验(列电位的存储器单元的泄漏检验)(步骤ST84)。
所谓列泄漏检验，是将全部的行(字线)作为未选择状态，将1列作为选择状态，检验流过该被选择出的列的泄漏电流，判断过擦除状态的存储器单元是否存在的检验。
即，如果被选择出的列的全部存储器单元合计的泄漏电流比基准值还少，则判断为该被选择出的列的数据是“0”，如果被选择出的列的全部存储器单元的合计的泄漏电流比基准值还多，则判断为该被选择出的列的数据是“1”。
在此，基准值可以置换为存储器单元的阈值(threshold value)。总之，将该阈值设定为过擦除校验阈值OEVT。过擦除校验阈值OEVT例如被设定为0.5V左右。这是因为泄漏电流在阈值比0.5V还低的存储器单元中产生的缘故。
而后，比较被选择出的列的数据和预期值“0”(步骤ST85)。
当被选择出的列的数据和预期值“0”不一致的情况下，判断为收敛失败，对被选择出的列内的全部存储器单元同时执行本收敛步骤(去掉过擦除状态的动作)。
收敛步骤也可以称为弱编程步骤。所谓弱编程步骤，是与通常的编程步骤相比，设定更低的给被选择出的存储器单元的控制栅(字线)的电位的编程操作。在弱编程步骤中，例如，被选择出的字线被设定为Vpw(例如，不到10V的电位)。
该收敛步骤，在达到预先设定的次数界限之前，在被选择出的列的数据和预期值“0”一致之前，被反复进行(步骤ST86，ST88，ST89)。
另外，当针对被选择出的列的编程次数周期达到预先设定的次数界限时，即使被选择出的列的数据和预期值“0”不一致，仍然结束收敛步骤(步骤ST86)。
这种情况下，将表示收敛未完全进行的信号ERROR设定为“1”(步骤ST87)。
另一方面，如果被选择出的列的数据和预期值“0”一致，则对被选择出的列的全部存储器单元判断为收敛正常，通过使地址Add前进1步，对下一列存储器单元进行同样的动作(步骤ST91)。
另外，在被选择出的列的数据和预期值“0”一致的情况下中，当地址Add是选择该块内的最终列的地址时，结束收敛步骤。
而后，如果有关全部列结束收敛步骤，则选择出的块内的存储器单元的阈值电压分布，例如，变为图12所示(步骤ST90)。
接着，识别表示没有完全进行收敛的信号ERROR是否为“1”，当信号ERROR为“1”的情况下，结束擦除动作(步骤ST7)。
另一方面，当信号ERROR为“0”的情况下，在电位发生电路22中，调整擦除校验E.V.的内部电源(步骤ST8)。
其后，读出被选择出的块内的全部存储器单元的数据(步骤ST9)。将全部的存储器单元的数据和预期值“1”比较(步骤ST10)。
即，将成为可以判断擦除状态的阈值的上限的电位(擦除校验阈值)EVT1(例如，3.0V)作为边界值，选择出的单元的阈值如果比边界值还高，则判断为选择出单元的数据为“0”，如果选择出的单元的阈值比边界值还低，则判断为选择出的单元的数据为“1”。
而后，当被选择出的块内的全部存储器单元的数据和预期值“1”一致的情况下，结束擦除动作。
另一方面，当被选择出的块内的全部存储器单元的数据和预期值“1”不一致的情况下，再次进行擦除动作。
这样，在收敛步骤之后，进行擦除校验的步骤是因为，还考虑到通过收敛步骤，存储器单元的阈值电压分布的上限，有可能再次超过擦除校验阈值电位的上限电位EVT1的缘故。
可是，在NOR型快闪EEPROM中，例如，作为产品的可靠性试验，对存储器单元反复执行数据编程和数据擦除的写入(编程)/擦除测试。
该写入/擦除测试的顺序如图13所示。即，在写入/擦除周期的次数N达到最大值Nmax之前，除了反复进行数据编程和数据擦除这一点外，和上述的自动擦除顺序相同。总之，编程步骤的子程序变为如图7所示，擦除步骤的子程序变为如图9所示，收敛步骤的子程序变为如图11所示。
如上所述，例如，在以往的NOR型快闪EEPROM中，在擦除动作和写入/擦除测试中，为了防止过擦除状态的存储单元产生，在擦除顺序中编入收敛步骤。
但是，该收敛步骤使存储器单元的块擦除(或者芯片擦除)的时间增加。
特别是在擦除之后，存储器单元的阈值电压分布过宽，过擦除状态的存储器单元产生很多时，必须对几乎全部的位线(列)顺序进行列泄漏校验以及收敛步骤(弱编程)，块擦除(或者芯片擦除)时间非常长。
例如，如果假设在由浮动栅对沟道抽出电子的擦除步骤中，需要约100[ms]，在收敛步骤中需要约1[s]，在对全部位的预编程步骤中需要约700[ms]的时间，则例如在擦除动作(预编程步骤、擦除步骤、收敛步骤)中至少需要1.8[s]时间。
另外，例如在快闪EEPROM中，如上所述，作为可靠性试验，进行反复编程动作和擦除动作的写入/擦除测试。在此，在擦除动作中，当然包含收敛步骤。
因而，例如，当反复进行1000次编程动作和擦除动作的情况下，每1块需要1.8[s]×1000＝1800[s]时间，即，需要30分钟的时间。
可是，由于检验成本与检验时间成比例，因而检验时间增加意味着检验成本增加。
假如，在写入/擦除测试时，从擦除动作中去除收敛步骤，则是上述例子的情况，1次写入/擦除周期的时间变为0.8[s]。因而，在反复进行1000次编程动作和擦除动作的情况下，每一块需要0.8[s]×1000＝800[s]的时间。可以实现具有收敛步骤的情况下的一半以下的检验时间。
这样，具有进行收敛步骤的擦除编程的快闪EEPROM与具有不进行收敛步骤的擦除顺序的快闪EEPROM相比，检验时间成倍增加，使检验成本增大。
这种状况，例如，在被低电压化的NOR型快闪EEPROM中非常严重。即，被低压化后，如果电源电压Vcc，例如从5V降低到3V，则在写数据时，加给被选择出的字线的电位(读电位)Vcc也降低。
读电位Vcc下降，意味着必须将块擦除后的存储器单元的阈值电压分布收敛在Vss(0V)和Vcc之间的狭窄范围内。
总之，这种情况下，例如，如图14所示，因为成为擦除校验的基准的擦除校验阈值电位EVT1降低，所以如果假设块擦除后的存储器单元的阈值分布的宽度没有变化，则其阈值电压分布的下限阈值EVTL也降低。因而，其下限值EVTL大幅度低于上述的过擦除校验阈值电位OEVT，在收敛步骤中，成为用于使该下限EVTL比过擦除校验阈值电位还高的弱编程的对象的存储器单元的数量增多，其结果，使检验时间增加。
本发明就是为了解决上述的缺点而提出的，其目的在于：在有过擦除问题的快闪EEPROM中，通过提供在擦除动作时绝对不发生过擦除状态的存储器单元的新的擦除顺序，从擦除动作中去除收敛步骤(弱编程)，实现缩短擦除动作的时间、以及通过缩短检验时间带来的检验成本的降低。
本发明的非易失半导体存储器具备：控制电路，在擦除校验时输出第1控制信号；电位发生电路，根据第1控制信号，产生第1擦除校验阈值或者比第1擦除校验阈值还高的第2擦除校验阈值；校验电路，判断根据第1或者第2擦除校验阈值从存储器单元读出的数据的值，并且比较该数据的值和预期值来判断擦除是否结束。而后，当电位发生电路产生第2擦除校验阈值的情况下，擦除结束后的阈值电压分布的下限比成为过擦除单元是否存在的基准的过擦除阈值还高。
本发明的非易失存储器的擦除检验方法，将第1擦除校验阈值作为EVT1，在使用第1擦除校验阈值进行擦除校验时，将擦除结束后得到的第1阈值电压分布的下限作为EVTL，将比第1擦除校验阈值还高的第2擦除校验阈值作为EVT2，将成为过擦除块是否现在的基准的过擦除校验阈值作为OEVT，这种情况下，设定EVT2-EVT1≥OEVT-EVTL，并且，在对成为擦除的对象的存储器单元进行擦除步骤之后，用第2擦除校验阈值进行擦除校验读，判定从存储器单元读出的数据的值。而后，当用第2擦除校验阈值进行擦除校验读的情况下，擦除结束后得到的第2阈值电压分布的下限比过擦除校验阈值还高。
图1是展示以往的NOR型快闪EEPROM的图。
图2是展示图1的存储器单元阵列的图。
图3是展示用图2的虚线X包围的区域的器件构造的图。
图4是沿着图3的IV-IV线的断面图。
图5是沿着图3的V-V线的断面图。
图6是展示以往的自动擦除顺序的图。
图7是展示编程步骤的子程序的图。
图8是展示编程步骤后的单元s的阈值电压分布的图。
图9是展示擦除步骤的子程序的图。
图10是展示擦除步骤后的单元s的阈值电压分布的图。
图11的展示收敛步骤的子程序的图。
图12是展示收敛步骤后的单元s的阈值电压分布的图。
图13是展示以往的编程测试顺序的图。
图14是说明存储器单元的过擦除的图。
图15是展示涉及本发明的NOR型快闪EEPROM的图。
图16是展示生成擦除校验阈值的电路的图。
图17是展示图16的电路的动作的波形图。
图18是展示生成编程校验阈值的电路的图。
图19是展示图18的电路的动作的波形图。
图20是说明本发明的原理的图。
图21是说明本发明的原理的图。
图22是说明本发明的原理的图。
图23是展示适用了本发明的自动擦除顺序的图。
图24是展示编程步骤的子程序的图。
图25是展示编程步骤后的单元s的阈值电压分布的图。
图26是展示擦除步骤的子程序的图。
图27是展示擦除步骤后的单元s的阈值电压分布的图。
图28是展示适用了本发明的编程测试的顺序的图。
图29是展示本发明的快闪存储器的主要部分的方框图。
图30是展示图29的电位生成电路的具体例的图。
图31是展示图29的存储器的动作的波形图。
图32是展示ATD电路的一部分的例子的图。
图33是展示ATD电路的另一部分的例子的图。
图34是展示脉冲发生电路的例子的图。
图35是展示运算放大器的例子的图。
图36是展示图30的电位生成电路的变形例子的图。
图37是展示升压器的变形例子的图。
[A]
以下，参照附图详细说明本发明的非易失半导体存储器。
图15展示了本发明的NOR型快闪EEPROM的主要部分。
存储器单元阵列11由多个块组成，各块由NOR型存储器单元构成。
外部地址A0、A1、～A17，直接或者经由地址寄存器12被输入多路调制器13。地址计数器16生成内部地址。多路调制器13将外部地址以及内部地址的某一方提供给行译码器14以及列译码器15。
输入数据经由输入输出缓冲器17被给予数据寄存器18以及指令寄存器19。数据输入寄存器18的数据经由列选择电路20提供给存储器单元。
指令寄存器19识别由地址以及数据组成的指令，根据该指令向地址寄存器12、多路调制器13、数据输入寄存器18以及控制电路21输出控制信号。
控制电路21根据从指令寄存器19输出的控制信号识别下一个应该执行的动作模式。
电位发生电路22生成与动作模式对应的各种电位。由电位发生电路22生成的电位在各动作模式中被提供给存储器的控制栅极以及位线。
本发明的特征在于擦除检验中的擦除校验阈值(erase verifythreshoid value)，即，在擦除检验时提供给被选择出的字线的读电位上。即，控制电路21在擦除检验时将本发明特有的新型的控制信号MD提供给电位发生电路22。电位发生电路22可以根据该控制信号MD改变在擦除检验中的擦除校验阈值，即，改变擦除检验时的读电位。
同样地，本发明的特征在于：在编程校验中的编程校验阈值(program verify threshold value)，即，在编程校验读时，提供给被选择出的字线的读电位。即，控制电路21在编程校验时将本发明特有的新型的控制信号MD提供给电位发生电路22。电位发生电路22可以根据该控制信号MD改变编程校验中的编程校验阈值，即，编程校验时的读电位。
检验电路23判断是否确实对被选择出的存储器单元进行了数据的编程或者擦除，将其结果VERIOK的信号输出给控制电路21。
最终地址检出电路24在输出表示有无检出存储器单元阵列11的各块的最终地址的检出信号AEND的同时，输出表示有无检出存储器单元阵列11的最终块的检出信号BEND。
记时器25，计数对被选择出的存储器单元执行了几次数据的编程或者擦除。记时器25在对被选择出的存储器单元执行的数据的编程或者擦除达到规定次数时，将超时信号TIME OUT输出到控制电路21。
时钟发生电路26根据允许写入信号/WE、芯片启动信号/CE、允许输出信号/OE等信号，产生控制快闪EEPROM的内部动作的时钟。
图16是展示被配置在图15的电位发生电路22内，生成擦除检验时提供给被选择字线的电位的电路例子。
在运算放大器31、32的负输入端子上输入基准电位Vref。运算放大器31的输出端子被连接在P沟道型MOS晶体管P1的栅上，运算放大器32的输出端子被连接在N沟道型MOS晶体管N1的栅上。
2个MOS晶体管P1、N1被串联连接在高电位一侧的电源端子Vpp和低电位一侧的电源端子Vss之间。这2个MOS晶体管P1、N1的连接节点(漏极)n1成为本电路的输出端子。
在连接节点n1和低电位一侧的电源端子Vss之间，串联连接3个电阻R1、R2、R3和N沟道MOS晶体管N3。电阻R1和电阻R2的连接点n2被连接在运算放大器31、32的正侧输入端子上。
即，在本电路中，设定输出节点n1的电位Vreg，使得基准电位Vref和连接节点n2的电位彼此相等。
电阻R2和电阻R3的连接点为连接节点n3。在连接节点n3和低电位一侧的电源端子Vss之间，连接N沟道MOS晶体管N2。
另一方面，控制信号MD、EV被输入到与非电路NA1中。与非电路NA1的输出端子经由倒相器I2被连接在MOS晶体管N2的栅上。另外，控制信号MD的反转信号以及控制信号EV，被输入与非电路NA2。与非电路NA2的输出端子经由倒相器I3被连接在MOS晶体管N3的栅上。
控制信号EV在擦除检验时变为“1”。另外，在擦除检验时当控制信号MD变为“0”时，因为MOS晶体管N2变为截止状态，MOS晶体管N3变为导通状态，所以输出信号Vreg变为Vev1。另外，在擦除检验时当控制信号MD为“1”时，因为MOS晶体管N2为导通状态，MOS晶体管N3为截止状态，所以输出信号Vreg变为Vev2。
如图17所示，Vev1和Vev2具有Vev1＜Vev2的关系。即，如果在节点n3和低电位一侧电源端子Vss之间存在电阻R3，则Vreg变为Vev1，如果在节点n3和低电位一侧电源端子Vss之间没有电阻R3，则Vreg变为比Vev1还高的Vev2。
图18是展示被配置在图15的电位发生电路内，生成在编程校验读时提供给被选择的字线的电位的电路例子。
在运算放大器33、34的负输入端子上输入基准电位Vref。运算放大器33的输出端子被连接在P沟道型MOS晶体管P2的栅上，运算放大器34的输出端子被连接在N沟道型MOS晶体管N4的栅上。
2个MOS晶体管P2、N4被串联连接在高电位一侧的电源端子Vpp和低电位一侧的电源端子Vss之间。这2个MOS晶体管P2、N4的连接节点(漏极)n4为本电路的输出端子。
在连接节点n4和低电位一侧的电源端子Vss之间串联连接有3个电阻R4、R5、R6和N沟道MOS晶体管N6。电阻R4和电阻R5的连接节点n5被连接在运算放大器33、34的正侧输入输出端子上。
总之，在本电路中，设定输出节点n4的电位Vreg使得基准电位Vref和连接节点n5的电位彼此相等。
电阻R5和电阻R6的连接点为连接节点n6。在连接节点n6和低电位一侧的电源端子Vss之间连接N沟道MOS晶体管N5。
另一方面，控制信号MD、PV被输入与非电路NA3。与非电路NA3的输出端子经由倒相器I5被连接在MOS晶体管N5的栅上。另外，控制信号MD的反转信号以及控制信号PV被输入与非电路NA4。与非电路NA4的输出端子经由倒相器I6被连接在MOS晶体管N6的栅上。
控制信号PV在编程校验时成为“1”。另外，当在编程校验时控制信号MD为“0”时，因为MOS晶体管N5成为截止状态，MOS晶体管N6成为导通状态，所以输出信号Vreg成为Vpv1。另外，当在编程校验时控制信号MD为“1”时，因为MOS晶体管N5成为导通状态，MOS晶体管N6成为截止状态，所以输出信号Vreg成为Vpv2。
如图19所示，Vpv1和Vpv2具有Vpv1＜Vpv2的关系。即，如果在节点n6和低电位一侧电源端子Vss的之间有电阻R6，则Vreg成为Vpv1，如果在节点n6和低电位一侧电源端子Vss之间没有电阻R6，则Vreg成为比Vpv1还高的Vpv2。
进而，在图15的电位发生电路22中，除了图16以及图18的电路之外，当然还配置有生成编程时的编程电位Vpp和擦除时的擦除电位Vee等的电路。特别，在采用在编程时使编程电位Vpp分阶段变化的编程方法的情况下，例如将具有和图16或者图18相同的构成的编程电位发生电路配置在电位发生电路22内。
接着，说明图15至图19所示的使用NOR型快闪EEPROM的本发明的擦除动作的概念。
首先，作为前提条件，将以往的编程校验阈值(program verifythreshoid value)设置为PVT1，将擦除校验阈值设置为EVT1，将过擦除校验阈值设置为OEVT。
在这种条件下，当进行块擦除(芯片擦除)或者写入/擦除测试的情况下，首先，如图20所示，将块内的全部存储器单元设置为“0”—编程状态。这时，编程校验阈值如果采用上述的前提条件，因为被设定为PVT1，所以块内的“0”状态的存储器单元的阈值电压分布变为如图20所示。
此后，对块内的全部存储器单元进行数据擦除。另外，在该擦除动作中的擦除校验阈值，因为被设定为EVT1，所以擦除动作结束之后的块内的“1”状态(擦除状态)的存储器单元阈值电压分布变为如图20所示。总之，假设块内擦除状态的存储器单元的阈值电压分布上限为EVT1，下限为EVTL。
另一方面，过擦除校验阈值因为被设定为OEVT，所以具有低于过擦除校验阈值OEVT的阈值的存储器单元被判断为处于过擦除状态(在图20中用阴影线表示)。
因而，在以往，如图21所示，对于阈值低于过擦除校验阈值OEVT的存储器单元，由收敛步骤进行弱编程。其结果，块内擦除状态存储器单元的阈值电压分布的下限EVTL变为在过擦除校验阈值OEVT以上。
总之，在以往，因为有收敛步骤(弱编程)，所以编程擦除(或者芯片擦除)和写入/擦除测试的时间增加。
因此，在本发明中，首先，如图20所示，预先求擦除动作结束后的块内存储器单元阈值电压分布的下限EVTL和过擦除校验阈值OEVT的差VH(＝OEVT-EVTL)。
而后，在对块内的存储器单元进行数据擦除时，如图22所示，将擦除校验阈值EVT2设定为比EVT1只高VH的电位或者更高的电位。即，因为阈值电压分布的形态(阈值电压分布宽度)自身没有变化，所以应该将擦除后进行的擦除校验的擦除校验阈值设定为EVT2，擦除动作结束后的块内存储器单元阈值分布的下限EVTL必然在过擦除校验阈值OEVT以上(图22的实线)。
这样，如果采用本发明，应该将擦除校验阈值设定为满足以下关系的EVT2，因为不会产生过擦除状态的存储器单元，因而具有不需要收敛步骤的效果。
EVT2≥EVT1+(OEVT-EVTL)
另外，在本发明中，还可以根据动作模式切换这两种擦除校验阈值EVT1、EVT2。
如上所述，在擦除动作中因包含收敛步骤而产生的问题尤其在写入/擦除测试时明显。这是因为在写入/擦除测试中，多次(例如1000次)反复进行编程和擦除的缘故。
因而，在通常动作中的擦除模式中，作为擦除校验阈值，可以使用EVT1，在写入/擦除测试中的擦除模式中，作为擦除校验阈值，可以使用EVT2。因而，可以从写入/擦除测试中的擦除动作中去除收敛步骤，可以实现因校验时间缩短带来的校验成本的降低。
另外，在通常动作中的擦除模式中，作为擦除校验阈值通过使用EVT1，并且进行收敛步骤，能很容易地将擦除后的存储器单元的阈值分布收敛在Vss和Vcc之间，还可以与电源电压Vcc的低电压化对应。
可是，在将擦除校验阈值设定为EVT2时，因为将在本发明的写入/擦除测试时的隧道氧化膜的电荷通过量设置成和在通常动作时(以往的写入/擦除测试时)的隧道氧化膜的电荷通过量相等，所以编程校验阈值也从PVT1变更为用下式表示的电位PVT2。
PVT2≥PVT1+(OEVT-EVTL)
      ＝PVT1+(EVT2-EVT1)
总之，为了提高写入/擦除测试(隧道氧化膜的耐久性校验)的可靠性，需要将在写入/擦除测试时通过隧道氧化膜的电荷量设置成和在通常动作时通过隧道氧化膜的电荷量相等。另一方面，通过隧道氧化膜的电荷量，实际上等于擦除状态(“1”状态)存储器单元的阈值和编程状态(“0”状态)的存储器单元的阈值的差。
因而，如果将写入/擦除测试时的编程校验阈值设定为PVT2，则如下所示，可以使在写入/擦除测试时编程状态的存储器单元的阈值和擦除状态的存储器单元的阈值的差，即，读状态的存储器单元的阈值电压分布的下限PVT2和擦除状态的存储器单元的阈值电压分布的上限EVT2的差，等于在通常动作时编程状态的存储器单元的阈值和擦除状态存储器的阈值的差，即编程状态存储器单元的阈值电压分布的下限PVT1和擦除状态存储器单元的阈值电压分布的上限EVT1的差。
PVT2-EVT2＝PVT1-EVT1
这样，在作为擦除校验阈值使用EVT2时，如果作为编程校验阈值使用PVT2，则在写入/擦除测试时和通常动作时，因为实际上可以使通过存储器单元的隧道氧化膜的电荷量相等，所以可以提高写入/擦除测试(隧道氧化膜的耐久性校验)的可靠性。
以下，说明适用于本发明的擦除顺序。
图23展示了适用于本发明的擦除顺序的一例。
在以下说明中使用的各电路为图15所示的电路。
首先，指令寄存器19识别擦除指令，并且，如果识别执行擦除动作的存储器单元阵列11的块，则控制电路21控制芯片内的各电路的动作，使得执行图23的擦除顺序。
首先，在地址计数器16、记时器25等被复位之后，对被选择出的块内的存储器单元，执行预编程步骤(步骤ST1～ST2)。
预编程步骤按照图24的子程序所示的顺序进行。
首先，由控制电路21将控制信号PV设定为“1”，并且，将控制信号MD设定为“1”。由此，编程校验阈值(阈值)切换到PVT2(步骤ST40)。
另外，将地址计数器16的地址Add设定为初始值“0”，并且，将记时器25的数值(与编程次数对应)周期设定为初始值“0”(步骤ST41～ST42)。另外，在电位发生电路22中，调整编程校验P.V.的内部电源(步骤ST43)。
其后，读出根据地址Add选择出的存储器单元的数据(步骤ST44)。将根据地址Add选择出的存储器单元(选择出的单元)的数据和编程数据“0”比较(步骤ST45)。
即，将成为可以判断为编程状态的阈值下限的电位(编程校验阈值)PVT2作为边界值，如果选择出的单元的阈值比边界值还高，则判断为选择出单元的数据为“0”，如果选择出单元的阈值比边界值还低，则判断选择出的单元的数据为“1”。
而后，当选择出单元的数据和编程数据“0”不一致的情况下，判断为编程错误，对选择出的单元实行数据编程步骤(对浮动栅注入电子)。
该数据编程步骤，在达到预先设定的次数界限之前，在选择出的单元的数据和编程数据“0”一致之前，被反复执行(步骤ST48～ST49)。
另外，当对选择出的单元的编程次数周期达到预先设定的次数界限时，即使选择出的单元的数据和编程数据不一致，仍结束编程步骤(步骤ST46)。
这种情况下，将表示发生了编程错误的信号ERROR设定为“1”(步骤ST47)。
另一方面，如果选择出的单元的数据和编程数据“0”一致，则判断为选择出的单元的编程正常，通过使地址Add前进一步，对下一个地址所在的存储器单元(选择出的单元)进行同样的动作。这时，记时器25的数值被复位为初始值(步骤ST42、ST51)。
另外，在选择出的单元的数据和编程数据“0”一致的情况中，在地址Add是该块内的最终地址时，结束预编程步骤。这时，选择出的块内的存储器单元的阈值分布如图25所示(步骤ST50)。
以下，识别表示编程错误有无的信号ERROR是否为“1”，当发生编程错误的情况下，即，当信号ERROR为“1”的情况下，结束擦除动作(步骤ST3)。
当确实执行了预编程的情况下，即，信号ERROR为“0”的情况下，执行擦除步骤(步骤ST4)。
擦除步骤按照图26的子程序所示的顺序进行。
首先，由控制电路21将控制信号EV设定为“1”，并且，将控制信号MD设定为“1”。由此，擦除校验阈值(阈值)切换到EVT2(步骤ST60)。
另外，将地址计数器16的地址Add设定为初始值“0”，并且，将记时器25的数值(与擦除次数对应)周期设定在初始值“0”(步骤(ST61～ST62)。另外，在电位发生电路22中，调整擦除校验E.V.的内部电源(步骤ST63)。
此后，读出由地址Add选择出的存储器单元的数据(步骤ST64)。将根据地址Add选择出的存储器单元(以下，称为选择存储器单元)的数据和初始值“1”比较(步骤ST65)。
即，将可以判断为擦除状态的成为阈值上限的电位(擦除校验阈值)EVT2设置为边界值，如果选择出的单元的阈值比边界值还高，则判断为选择出的单元的数据为“0”，如果选择出的单元的阈值就比边界值还低，则判断为选择出的单元的数据为“1”。
而后，当选择出的单元的数据和期望值“1”不一致的情况下，判断为擦除错误，对选择出的块内的全部存储器单元执行数据擦除步骤(抽出浮动栅中的电子的动作)。
在此，虽然对选择出的块内的全部存储器单元执行了数据的擦除，但这是在快闪EEPROM中特有的动作。因而，即使对选择出的单元以外的已经擦除结束的存储器单元，也执行数据擦除步骤。
该数据擦除步骤在达到预先设定的次数界限之前，在选择出的单元的数据和预期值“1”一致之前，被反复执行(步骤ST66、ST68、ST69)。
另外，当对选择出的单元的编程次数周期达到预先设定的次数界限时，即使选择出的单元的数据和预期值“1”不一致，仍结束擦除动作(步骤ST66)。
这种情况下，将表示发生了擦除错误的信号ERROR设定为“1”(步骤ST67)。
另一方面，如果选择出的单元的数据和预期值“1”一致，则判断为选择出的单元的擦除正常，通过使地址Add前进1步，对下一个地址的存储器单元(选择出的单元)进行同样的动作。这时，记时器25的数值，不被复位到预期值。这是因为擦除动作是对全部存储器单元进行的缘故(步骤ST71)。
另外，在选择出的单元的数据和预期值“1”一致的情况下，在地址Add是该块内的最终地址时，结束数据擦除步骤。这时，选择出的块内的存储器单元的阈值电压分布例如如图27所示。即，块内的“1”状态的存储器单元的阈值分布的下限，并没有低于过擦除校验阈值OEVT(步骤ST70)。
以下，识别表示擦除错误的有无的信号ERROR是否为“1”，当擦除错误发生的情况下，即，当信号ERROR为“1”的情况下，结束擦除动作(步骤ST5)。
当确实执行了擦除的情况下，即，在信号ERROR为“0”的情况下，不进行收敛步骤，而结束擦除动作(步骤ST5)。
可是，本发明的擦除顺序，如上所述，作为产品的可靠性试验，反复进行编程操作和擦除操作的写入/擦除测试非常有效。
即，在通常动作中，控制信号PV或者控制信号EV为“1”时，将控制信号MD设置为“0”，使用通常的编程校验阈值PVT1或者擦除校验阈值EVT1。另外，在写入/擦除测试中，当控制信号PV或者控制信号EV为“1”时，将控制信号MD设置为“1”，使用PVT1或者比EVT1还高的编程校验阈值PVT2或者擦除校验阈值EVT2。
图28展示了适用了本发明的写入/擦除测试时的顺序。
在以下的说明中使用的各电路展示在图15中。
首先，地址计数器16、记时器25等被复位，在将写入/擦除周期的次数N置位为“0”之后，对选择出的块内的存储器单元执行编程步骤(ST1～ST2)。
编程步骤按照图24所示的子程序所示的顺序进行。
首先，用控制电路21将控制信号PV设定为“1”，并且，将控制信号MD设定为“1”。由此，编程校验阈值(阈值)切换到PVT2(步骤ST40)
另外，将地址计数器16的地址Add设定为初始值“0”，并且，将记时器25的数值(与编程次数对应)周期设定为初始值“0”(步骤ST41～ST42)。另外，在电位发生电路22中，调整编程校验P.V.的内部电源(步骤ST43)。
此后，读出根据地址Add选择出的存储器单元的数据(步骤ST44)。将根据地址Add选择出的存储器单元(选择出的单元)的数据和编程数据“0”比较(步骤ST45)。
即，将可以判断为编程状态的成为阈值的下限的电位(编程校验阈值)PVT2设置为边界值，如果选择出的单元的阈值比边界值还高，则判断为选择出的单元的数据为“0”，如果选择出的单元的阈值比边界值还低，则判断为选择出的单元的数据为“1”。
而后，当选择出的单元的数据和编程数据“0”不一致情况下，判断为编程错误，对选择出的单元执行数据编程步骤(对浮动栅注入电子)。
该数据编程步骤在达到预先设定的次数界限之前，在选择出的单元的数据和编程数据“0”不一致之前被反复进行(步骤ST48～ST49)。
另外，当对选择出的单元的编程次数周期达到预先设定的次数界限时，即使选择出的单元的数据和编程数据不一致，仍结束数据编程步骤(步骤ST46)。
这种情况下，将表示发生了编程错误的信号ERROR设定为“1”(步骤ST47)。
另一方面，如果选择出的单元的数据和编程数据“0”一致，则判断为编程正常，通过使地址Add前进一步，对下一个存储器单元(选择出的单元)进行同样的动作。这时，记时器25的数值，被复位为初始值(步骤ST42、ST51)。
另外，在选择出的单元的数据和编程数据“0”不一致的情况中，在地址Add是该块内的最终地址时，结束数据编程步骤。这时，选择出的块内的存储器单元的阈值电压分布如图25所示(步骤ST50)。
以下，识别表示编程错误的有无的信号ERROR是否为“1”，当编程错误发生的情况下，即，当信号ERROR为“1”的情况下，将该产品看作次品，结束写入/擦除测试(步骤ST3)。
当编程确实被执行了的情况下，即，当信号ERROR为“0”的情况下，执行擦除步骤(步骤ST4)。
擦除步骤按照图26的子程序所示的顺序执行。
首先，由控制电路21将控制信号EV设定为“1”，并且，将控制信号MD设定为“1”。由此，擦除校验阈值(阈值)切换到EVT2(步骤ST60)。
另外，将地址计数器16的地址Add设定在“0”，并且，将记时器25的数值(与擦除次数对应)周期设定为初始值“0”(步骤ST61～ST62)。另外，在电位发生电路22中，调整擦除校验E.V.的内部电源(步骤ST63)。
此后，读出根据地址Add选择出的存储器单元的数据(步骤ST64)。将根据地址Add选择出的存储器单元(选择出的单元)的数据和预期值“1”比较(步骤ST65)。
即，将可以判断为擦除状态的成为阈值的上限的电位(擦除校验阈值)EVT2设置为边界值，如果选择出的单元的阈值比边界值还高，则判断为选择出的单元的数据为“0”，如果选择出的单元的阈值比边界值还低，则判断为选择出的单元的数据为“1”。
而后，当选择出的单元的数据和预期值“1”不一致的情况下，判断为擦除错误，对选择出的块内的全部存储器单元执行数据擦除步骤(抽出浮动栅中的电子的动作)。
在此，虽然对选择出的块内全部存储器单元执行了数据擦除，但这是快闪EEPROM中特有的动作。因而，即使对于选择出的单元以外的已经完成了擦除的存储器单元，也执行数据擦除动作。
该数据擦除动作，在达到预先设定的次数界限之前，在选择出的单元的数据和预期值“1”一致之前，被反复进行(步骤ST66、ST68、ST69)。
另外，当对选择出的单元的编程次数周期达到预先设定的次数界限时，即使选择出的单元的数据和预期值“1”不一致，仍结束擦除动作(步骤ST66)。
这种情况下，将表示发生了擦除错误的信号ERROR设定为“1”(步骤ST67)。
另一方面，如果选择出的单元的数据和预期值“1”一致，则判断为擦除正常，通过使地址Add前进一步，对下一个地址的存储器单元(选择出的单元)进行同样的动作。这时，记时器25的数值不被复位为初始值。这是因为擦除动作是对全部存储器单元进行的缘故(步骤ST71)。
另外，在选择出的单元的数据和预期值“1”一致的情况下，在地址Add是该块内的最终地址时结束擦除动作。这时，选择出的块内的存储器单元的阈值电压分布例如如图27所示。即，块内的“1”状态的存储器单元的阈值分布的下限，因为并未低于过擦除校验阈值OEVT，所以此后，不需要进行收敛步骤(步骤ST70)。
下面，识别表示擦除错误有无的信号ERROR是否为“1”，当产生擦除错误的情况下，即，当信号ERROR为“1”的情况下，将该产品看作次品，结束写入/擦除测试(步骤ST5)。
当擦除被确实执行的情况下，即，当信号ERROR为“0”的情况下，识别改写次数N是否变为最大值Nmax，当写入/擦除周期的次数N未达到最大值Nmax时，再次执行上述的编程步骤和擦除步骤。
当改写次数N达到了最大值Nmax时，将该产品看作正品，结束写入/擦除测试(步骤ST5)。
如上所述，如果采用本发明的非易失半导体存储器，则除了通常的编程校验阈值PVT1以及通常的擦除校验阈值EVT1之外，可以生成新的比该PVT1以及EVT1还高的编程校验阈值PVT2以及擦除校验阈值EVT2。
而后，例如，如果使用该编程校验阈值PVT2以及擦除校验阈值EVT2进行擦除动作，因为不会发生过擦除状态的存储器单元，所以可以去除收敛步骤。因而，可以以短时间完成擦除动作。
尤其是在快闪EEPROM中，虽然作为可靠性试验执行写入/擦除测试(隧道氧化膜的耐久检验)，但如果在这时的擦除校验阈值中使用EVT2，因为不需要在擦除动作时进行收敛步骤，可以大幅度缩短校验时间，可以降低校验成本。另外，如果在写入/擦除测试中的编程校验阈值中使用PVT2，因为在写入/擦除测试时通过隧道氧化膜的电荷量(可以置换为阈值的差PVT2-EVT2)实际上等于在通常动作时通过隧道氧化膜的电荷量(PVT1-EVT1)，所以可以提高写入/擦除测试的可靠性。
可是，所谓的写入/擦除测试，就是反复进行编程动作和擦除动作，用编程校验阈值(阈值)和擦除校验阈值(阈值)判断“0”或者“1”。即，在写入/擦除测试中，因为不使用在通常动作时成为“0”或者“1”的判断基准(阈值)的读电位Vcc，所以可以进行写入/擦除测试而没有问题。
因而，在写入/擦除测试时，可以通过使用PVT2以及EVT2谋求缩短校验时间，在通常动作时，可以通过使用PVT1以及EVT1与电源电位(可以读)Vcc的低电压化对应。这种情况下，在通常动作中，在擦除动作中当然需要收敛步骤。
[B]
以下，参照附图详细说明本发明的非易失半导体存储器。
本发明涉及在读模式(包含校验读模式)时，生成读电位(提供给选择出的单元的字线的电位)的电位生成电路(potential generatingcircuit)。
例如，在1个存储器单元中存储2值数据(“1”，“0”)的NOR型快闪EEPROM中，“1”状态的存储器单元的阈值(thresholdvalue)，被设定在规定的范围(正值)内，“0”状态的存储器单元的阈值，被设定在比上述规定的范围的上限还高的正的值以上。而后，在读模式中，将选择出的单元的字线设定为在“1”状态的存储器单元的阈值和“0”状态的存储器单元的阈值之间的读电位Vread，将未选择单元的字线设定为接地电位Vgnd，通过由读出放大器检出位线的电位变化，判断存储器单元的状态。
可是，近年来，外部电源电位Vcc降低，读电位(例如，5V)Vread，通过用电位生成电路内的升压器(电荷泵电路)提升外部电源电位(例如，2V左右)Vcc产生。另外，在读模式中，从外部地址信号ADDi变化时开始的一定期间内，电位生成电路变为活动状态生成读电位Vread，从外部地址信号ADDi的变化时刻开始经过一定时间以上，当外部地址信号ADDi没有变化的情况下，将电位生成电路设置在待机的状态降低读时的消耗电流。
在此，所谓活动状态，是行译码器动作状态，并且，由具有大的驱动力(消耗电流大)的第1电位生成器(first potential generator)生成读电位Vread的状态。这种情况下，因为行译码器处于动作状态，所以在电位生成电路中，变为电气连接大负载(所选字线)的状态，并且，读电位Vread被传送到选择字线上(selected word line)。
另外，所谓待机状态，是行译码的非动作状态，并且，只用具有小驱动力(消耗电流小)的第2电位生成器(second potentialgenerator)生成读电位Vread的状态。这种情况下，因为行译码器是非动作状态，所以在电位生成电路上未电气连接大负载。第2电位生成器，在下个读动作中备置，起到了将电位生成电路的输出节点维持在读电位Vread上的效果。
但是，在以往的电位生成电路中，一般，在活动状态时，是具有大驱动力的第1电位生成器处于动作状态(第2电位生成器也处于动作状态)，在待机状态时，只有小驱动力的第2电位生成器处于动作状态(第1电位生成器处于非动作状态)。
这种情况下，假如从活动状态移至待机状态时，电位生成电路的输出节点的电位如果比读电位Vread还低，则电位生成电路的输出节点的电位，只被具有小驱动力的第2电位生成器提高到读电位Vread。因此，当下一个读动作开始时，即，外部地址信号ADDi变化，再次变为活动状态时，有电位生成电路的输出节点的电位比读电位Vread还低的情况。如果变成这种状态，例如，在下一个读动作中，由于选择出的字线的电位没有充分上升，成为读错误的原因等，对读动作产生不良影响。
本发明就是为了解决这种问题，其目的在于：在读模式中，当外部地址信号的变化未超过一定时间，而从活动状态移至待机状态时，当电位生成电路的输出节点的电位比读电位还低的情况下，即使变为待机状态，也不将具有大驱动力的第1电位生成器设置为非动作状态，在电位生成电路的输出节点的电位变为读电位之后，将第1电位生成器设置为非动作状态。
图29是展示本发明的NOR型快闪EEPROM的主要部分的图。
存储器单元阵列51例如由被连接在字线和位线之间的NOR单元构成。外部地址信号ADDi被输入地址缓冲器52。地址缓冲器52具有作为用于将外部地址信号ADDi输入到存储器芯片内的缓冲器的功能。在外部地址信号ADDi中，行地址信号被输入行译码器54，在外部地址信号ADDi中，列地址信号被输入列译码器55。
ATD(地址传送检测)电路63如果检测出外部地址信号ADDi的变化，就输出脉冲信号ATD。脉冲信号ATD被输入脉冲发生电路53。脉冲发生电路53如果收到脉冲信号ATD，就输出脉冲信号ACTIVE。
脉冲信号ACTIVE，被输入电位生成电路(potential generatingcircuit)62、行译码器54以及列译码器55。
脉冲信号ACTIVE在被输入行译码器54和列译码器55期间(ACTIVE＝“H”期间)，行译码器54和列译码器55变为动作状态。因而，例如，行译码器54在外部地址信号ADDi中根据行地址信号选择字线。被选择出的字线被电气连接在电位生成电路62上。
另外，如果变为ACTIVE＝“L”，则行译码器54和列译码器55变为非动作状态。
在脉冲信号ACTIVE被输入到电位生成电路62期间(ACTIVE＝“H”期间)，电位生成电路62成为活动状态。因而，电位生成电路62内具有大驱动力的第1电位生成器61a处于动作状态。这时，例如，电位生成电路62内具有小驱动力的第2电位生成器62b也变为动作状态(第2电位生成器61b，例如，经常处于动作状态)。
另外，如果变为ACTIVE＝“L”，则电位生成电路62变为待机状态。原则上，如果变为ACTIVE＝“L”，则电位生成电路62内具有大驱动力的第1电位生成器61a变为非动作状态。这时，例如，只有电位生成电路62内具有小驱动力的第2电位生成器61b变为动作状态。
但是，即使变成ACTIVE＝“L”，在电位生成电路62的输出节点的电位比读电位Vread还低的情况下，具有大驱动力的第1电位生成器61a也不变成非动作状态。这种情况下，在电位生成电路62的输出节点的电位变为读电位Vread之后，将第1电位生成器61a设置成非动作状态。
本发明的电位生成电路62的功能如上述，而用于实现其功能的具体的电路例子在后面详细叙述。
控制电路56，根据控制模式控制行译码器54、列译码器55、编程电路58以及读出放大器59的动作。例如，在编程模式时，行译码器54、列译码器55以及编程电路58成为动作状态，编程数据从存储器芯片的外部，经由输入输出(I/O)缓冲器57、编程电路58以及列选择电路60被转送到存储器阵列51。另外，例如，在读模式时，行译码器54、列译码器55以及读出放大器59成为动作状态，读数据从存储器阵列51，经由列选择电路60、读出放大器59以及输入输出(I/O)缓冲器57被输出到存储器芯片的外部。
图30展示图29的电位生成电路62的具体例子。
电位生成电路62，如上所述，由第1电位生成器61a和第2电位生成器61b构成。以下，顺序说明第1电位生成器61a的例子和第2电位生成器61b的例子。进而，在本例子中，假设：所谓活动状态，是ACTIVE＝“H”，行译码器动作的状态，所谓待机状态，是ACTIVE＝“L”，行译码器不动作的状态。
第1电位生成器61a，是具有大驱动力的活动用电位生成器。第1电位生成器61a，由升压器(电荷泵电路)81、环形振荡器82、探测器83以及控制电路84构成。
众所周知，升压器81由被串联连接的多个N沟道MOS晶体管QN4、QN5、QN6和被连接在这些MOS晶体管QN4、QN5、QN6的连接节点上的电容C3、C4构成。MOS晶体管QN4、QN5、QN6的源极和栅被相互连接，外部电源电位Vcc被输入源极一侧输入节点。
环形振荡器82由NAND电路G2以及倒相器I9、I10构成。环形振荡器82的输出信号，经由倒相器I4、I5被输入到电容器C3的一端，并且经由倒相器I6被输入电容器C4的一端。
检测器83由触发电路FF、运算放大器OP2、电阻R3、R4、倒相器I11、I12以及MOS晶体管QN7、QP6构成。
触发电路FF由P沟道MOS晶体管QP4、QP5以及N沟道MOS晶体管QN10、QN11构成。触发电路FF根据控制电路84的输出信号VppEB的值(“H”或者“L”)，控制P沟道MOS晶体管QP6的导通/截止。即，当控制电路84的输出信号VppEB的值是“H”时，触发电路FF将MOS晶体管QP6设置成截止状态，当控制电路84的输出信号VppEB的值是“L”时，触发电路FF将MOS晶体管QP6设置成导通状态。
众所周知，运算放大器OP2由P沟道MOS晶体管QP1、QP2、QP3以及N沟道MOS晶体管QN8、QN9构成。当MOS晶体管QN9的栅电位比基准电位Vref还低时，运算放大器OP2输出“H”，另外，当MOS晶体管QN9的栅电位比基准电位Vref还高时，运算放大器OP2输出“L”。
电阻R3、R4起到了检出电位生成电路62的输出节点N的电位，将其结果传送到运算放大器OP2的输入节点的作用。运算放大器OP2，如上所述，比较基准电位Vref和输入节点的电位(依赖于节点N的电位)，将其结果传送到环形振荡器82。
例如，当电位生成电路62的输出节点N的电位比读电位Vread还低的情况下，运算放大器OP2输出“H”。运算放大器OP2的输出信号，如果经由倒相器I11、I12，则成为信号OSCE。当信号OSCE是“H”时，环形振荡器82变为动作状态。另外，当电位生成电路62的输出节点N的电位实际上等于读电位Vread的情况下，运算放大器OP2输出“L”。这时，信号OSCE变为“L”，环形振荡器82变为非动作状态。
控制电路84，由NOR电路G3、G4以及倒相器I14构成。信号ACTIVE、PONRST被输入NOR电路G4。信号ACTIVE，如上所述，是从外部地址信号ADDi的变化时刻开始只经过一定时间变为“H”的信号。信号PONRST是用于使控制电路84的状态复位的复位信号。控制环形振荡器82的动作的信号OSCE，经由倒相器I14被输入NOR电路G3。
控制电路84的输出信号VppEB在NOR电路G4的3个输入信号全变为“L”时变为“H”。如果输出信号VppEB变为“H”，则第1电位生成器61a变为非动作状态。有关第1电位生成器61a的动作，在以后详细叙述。
第1电位生成器61a，尤其在活动状态(行译码器处于动作状态，在电位生成电路62上电气连接有选择出的字线的状态)中，将电位生成电路62的输出节点N的电位设定为读电位Vread，并且，在输出节点N的电位比读电位Vread还低时，起到迅速地使输出节点N的电位返回读电位Vread的作用。因此，电阻R3、R4的电阻值，被设定为低值，流过电阻R1、R2的电流的电流值也增大(例如，10E-5[A])。
因而，原则上，在活动状态的情况下，将第1电位生成器61a设置成动作状态以谋求选择出的字线的电位稳定化，在待机状态下，将第1电位生成器61a设置成非动作状态以谋求降低消耗电流。
第2电位生成器61b是具有小驱动力的待机用电位生成器。第2电位生成器61b由升压器(电荷泵电路)71、环形振荡器72以及探测器73构成。
众所周知，升压器71由被串联连接的多个N沟道MOS晶体管QN1、QN2、QN3和被连接在这些MOS晶体管QN1、QN2、QN3的连接节点上的电容C1、C2构成。MOS晶体管QN1、QN2、QN3的源极和栅被相互连接，外部电源电位Vcc被输入源极一侧输入节点。
环形振荡器72由NAND电路G1以及倒相器I7、I8构成。环形振荡器72的输出信号经由倒相器I1、I2被输入到电容C1的一端，并且经由倒相器I3被输入电容C2的一端。
探测器73由运算放大器OP1以及电阻R1、R2构成。电阻R1、R2起到检出电位生成电路62的输出节点N的电位，将其结果传送到运算放大器OP1的负侧输入节点的作用。运算放大器OP1比较基准电位(正侧输入节点的电位)Vref和负侧输入节点的电位(依赖于节点N的电位)，将其结果传送到环形振荡器72。
例如，当电位生成电路62的输出节点N的电位比读电位Vread还低的情况下，运算放大器OP1输出“H”，将环形振荡器72设置在动作状态。另外，当电位生成电路62的输出节点N的电位实际上等于读电位Vread的情况下，运算放大器OP1输出“L”，将环形振荡器72设置在非动作状态。
在第2电位生成器61b中，探测器73常处于动作状态。即，即使在活动状态以及待机状态的一个状态中，探测器73仍然经常检出电位生成电路62的输出节点N的电位。换言之，在电阻R1、R2上始终流过电流，因而，在第2电位生成器61b的探测器73中，为了降低消耗电流，需要尽可能将电阻R1、R2的阻值设置为高阻值，使流过R1、R2的电流的电流值减小(例如，数nA～数μA)。
在此，使第2电位生成器61的探测器73始终处于动作状态的理由是为了平滑地从活动状态转移到待机状态。即，假如，在活动状态时只将第1电位生成器61a的探测器83设置为活动状态，在待机状态时只将第2电位生成器61b的探测器73设置为活动状态，则在从活动状态转移到待机状态时，必须考虑为了将第2电位生成器61b的探测器73设置成动作状态的时间。
以下，说明图30的电位生成电路62的动作。
首先，信号PONRST成为“H”，控制电路84的输出信号VppEB的值被复位为“L”。因为输出信号VPPEB处于“L”，所以运算放大器OP2成为动作状态，MOS晶体管QP6成为导通状态。与此相反，MOS晶体管QP7成为截止状态。此后，信号PONRST成为“L”。
如果外部地址信号ADDi变化，则只从该变化时刻开始经过一定时间，信号ACTIVE变为“H”(活动状态)。在信号ACTIVE处于“H”期间，因为控制电路84的输出信号VPPEB的值维持“L”，所以运算放大器OP2处于动作状态，MOS晶体管维持导通状态。
因而，当电位生成电路62的输出节点N的电位比读电位Vread还低的情况下，运算放大器OP2输出“H”。这时，信号OSCE因为处于“H”状态，所以环形振荡器82变为动作状态。即，输出节点N的电位被第1电位生成器61a提升到读电位Vread。
另外，当电位生成电路62的输出节点N的电位实际上等于读电位Vread的情况下，运算放大器OP2输出“L”。这时，因为信号OSCE处于“L”，所以环形振荡器82变为非动作状态。
如果从外部地址信号ADDi的变化时刻开始经过一定时间，则信号ACTIVE变为“L”(待机状态)。如果信号ACTIVE变为“L”，虽然NOR电路G4的2个输入信号(ACTIVE、PONRST)变为“L”，但因为剩下的1个输入信号X为“H”(OSCE＝“H”，VppEB＝“L”)，所以控制信号84的输出信号VppEB的值维持“L”。因此，运算放大器OP2也维持动作状态，MOS晶体管QP6也维持导通状态。
在此，当电位生成电路62的输出节点N的电位比读电位Vread还低的情况下，运算放大器OP2输出“H”。这时，因为信号OSCE为“H”，所以环形振荡器82变为动作状态。即，即使在变为待机状态之后，输出节点N的电位仍被第1电位生成器61a提升到读电位Vread。
另外，当电位生成电路62的输出节点N的电位实际上等于读电位Vread的情况下，运算放大器OP2输出“L”。这时，因为信号OSCE为“L”，所以环形振荡器82变为非动作状态。另外，这时，因为NOR电路G3的输出信号X变为“L”，所以NOR电路G4的全部输入信号(ACTIVE、PONRST、X)成为“L”，控制电路84的输出信号VppEB的值成为“H”。因此，运算放大器OP2成为非动作状态，MOS晶体管QP6也成为截止状态。
其结果，第1电位生成器61a成为非动作状态，只有第2电位生成器61b成为动作状态。
进而，此后，如果外部地址信号ADDi再次变化，ACTIVE变为“H”，则控制电路84的输出信号VppEB的值成为“L”，第1电位生成器61a成为动作状态。
如上所述，如果采用本发明的电位生成电路，则在读模式中，在活动状态时，因为第1以及第2电位生成器61a、61b都处于动作状态，所以当电位生成电路62的输出节点N的电位比读电位Vread还低时，可以用具有大驱动力的第1电位生成器61a迅速将电位生成电路62的输出节点N的电位提升到读电位Vread。
另外，在待机状态时，当电位生成电路62的输出节点N的电位实际上等于读电位Vread时，因为第1电位生成器61a为非动作状态，所以用具有小驱动力的第2电位生成器61b，就可以将电位生成电路62的输出节点N的电位维持在读电位Vread。
进而，在本发明中，即使处于待机状态，当满足一定条件的情况下，第1电位生成器61a可以成为动作状态。即，当电位生成电路62的输出节点N的电位比读电位Vread还低时，即使处于待机状态，仍可以将第1以及第2电位生成器61a、61b设置为动作状态，用具有大的驱动力的第1电位生成器61a迅速地将电位生成电路62的输出节点N的电位提升到读电位Vread。
以下，参照图29-图31说明在实际的读模式中，图29以及图30的快闪存储器进行的动作的具体例子。
如果变为读模式，首先，信号PONRST成为“H”，控制电路84的输出信号VppEB的值被复位到“L”。因为输出信号VppEB为“L”，所以运算放大器OP2成为动作状态，MOS晶体管QP6成为导通状态。与此相反，MOS晶体管QN7成为截止状态。其后，信号PONRST成为“L”。
如果从存储器芯片的外部输入外部地址信号ADDi(如果外部地址ADDi变化)，随之，从ATD电路63输出脉冲信号ATD。另外，如果脉冲信号ATD被输入脉冲发生电路53，则脉冲发生电路53输出脉冲信号ACTIVE。信号ACTIVE在“H”期间，行译码器54以及列译码器55成为动作状态，作为存储器芯片，成为活动状态。
在本例子中，在从外部地址信号ADDi的输入时(相当于外部地址信号ADDi的变化时)开始经过了一定时间之后信号ACTIVE变为“H”。即，在活动状态和待机状态反复的情况下，从外部地址信号ADDi变化开始后到信号ACTIVE变为“H”之前，需要一定的延迟时间。但是，如果忽略该延迟时间，则从外部地址信号ADDi的变化时刻开始只经过一定时间，信号ACTIVE就变为“H”。
如果信号ACTIVE变为“H”(活动状态)，则如上所述，行译码器54变为动作状态，根据行地址信号选择出的字线(负载)被电气连接在电位生成电路62上。因而，电位生成电路62的输出节点N的电位，在信号ACTIVE变为“H”之前用第2电位生成器61b维持在Vread，而在信号ACTIVE变为“H”之后，电荷被释放到选择出的字线，成为比Vread还低的值。
另一方面，因为在信号ACTIVE为“H”期间，控制电路84的输出信号VppEB的值维持在“L”，所以运算放大器OP2维持在动作状态，MOS晶体管QP6维持在导通状态。因而，在该时刻，第1电位生成器51a以及第2电位生成器51b的双方变为动作状态。
在此，如上所述，电位生成电路62的输出节点N的电位，因为变得比读电位Vread还低，所以由第1以及第2电位生成器51a、51b，进行提升电位生成电路62的输出节点N的电位的动作。进而，在该时刻的提升动作，专栅由具有大驱动力的第1电位生成器51a进行。
即，在第1电位生成器51a中，运算放大器OP2输出“H”。这时，因为信号OSCE为“H”，所以环形振荡器82变为动作状态。即，输出节点N的电位由第1电位生成器61a内的升压器81提升。
在本例子中，在电位生成电路62的输出节点N的电位被提升到Vread之前，信号ACTIVE变为“L”(待机状态)。在此，以往，在此时刻，第1电位生成器51a也变为非动作状态，此后，只用第2电位生成器51b，将电位生成电路62的输出节点N的电位提升到Vread。
与此相反，在本发明中，即使信号ACTIVE变为“L”(待机状态)，当电位生成电路62的输出节点N的电位未达到Vread的情况下，也不将第1电位生成器51a设置成非动作状态。即，即使在待机状态下，也用第1以及第2电位生成器51a、51d双方，将电位生成电路62的输出节点N的电位提升到Vread。
具体地说，当信号ACTIVE变为“L”时，虽然NOR电路G4的2个输入信号(ACTIVE、PONRST)变为“L”，但因为剩下的1个输入信号X为“H”(OSCE＝“H”，VppEB＝“L”)，所以控制电路84的输出信号VPPEB的值维持在“L”。因此，运算放大器OP2处于动作状态，MOS晶体管QP6也维持导通状态。
因为电位生成电路62的输出节点N的电位比读电位Vread还低，所以运算放大器OP2输出“H”。这时，因为信号OSCE处于“H”，所以环形振荡器82变为动作状态。总之，即使变为待机状态之后，输出节点N的电位仍被第1电位生成器61A提升到读电位Vread。
此后，如果电位生成电路62的输出节点N的电位实际上等于读电位Vread，则运算放大器OP2输出“L”。这时，因为信号OSCE处于“L”，所以环形振荡器82变为非动作状态。另外，这时，因为NOR电路G3的输出信号X变为“L”，所以NOR电路G4的全部的输入信号(ACTIVE、PONRST、X)成为“L”，控制电路84的输出信号VPPEB的值成为“H”。因此，运算放大器OP2成为非动作状态，MOS晶体管QP6也成为截止状态。
其结果，第1电位生成器61a成为非动作状态，只有第2电位生成器61b成为动作状态。
进而，此后，如果外部地址信号ADDi变化，ACTIVE变为“H”，则控制电路84的输出信号VppEB的值成为“L”，第1电位生成器61a成为动作状态。另外，在信号ACTIVE变为“L”之前，当外部地址信号ADDi变化的情况下，当然不变为待机状态，而继续维持活动状态(ACTIVE＝“H”的状态)。
如上所述，如果采用具备本发明的电位生成电路的快闪存储器，则在读模式中，在活动状态时，因为第1以及第2电位生成器61a、61b都处于动作状态，所以在电位生成电路62的输出节点N的电位比读电位Vread还低时，就可以用具有大的驱动力的第1电位生成器61a，迅速地将电位生成电路62的输出节点N的电位提升到读电位Vread。
另外，在待机状态时，当电位生成电路62的输出节点N的电位实际上等于读电位Vread时，因为第1电位生成器61a处于非动作状态，所以可以用具有小驱动力的第2电位生成器61b，将电位生成电路62的输出节点N的电位维持在读电位Vread。另一方面，即使处于待机状态，当电位生成电路62的输出节点N的电位比读电位Vread还低时，仍可以将第1以及第2电位生成器61a、61b设置在动作状态，用具有大驱动力的第1电位生成器61a，迅速地将电位生成电路62的输出节点N的电位提升到读电位Vread。
图32以及图33展示了图29A的ATD电路63的一例。
在本例子中，ATD电路由2个部分构成。
第1部分是检出由多位组成的外部地址信号ADDi的1位的变化的电路。该电路如图32所示，只设置与外部地址信号ADDi的位数相当的数量。例如，为了简单说明，如果假设外部地址信号ADDi由6位(i＝O，1…5)构成，即，由ADD0、ADD1、…ADD5构成，则图32的电路存在6个。
图32的电路由延迟电路D21、NAND电路G21、NOR电路G22、G23以及倒相器I21、I22、I23构成。如果外部地址信号(1位)ADDi变化，则该电路检出其变化，输出脉冲信号ATDi(i＝0，1…5)。脉冲信号ATDi的脉冲幅度由延迟电路D21的延迟量确定。
第2部分是在由多位组成的外部地址信号ADDi的至少1位变化时，输出脉冲信号ATD的电路。该电路如图33所示，只设置1个。
图33的电路，由NOR电路G31、G32以及NAND电路G33构成。ATDi(i＝0，1…5)通常为“L”，ATD也为“L”。如果ATDi中的至少1个变为“H”，则ATD也变为“H”。总之，当由多位组成的外部地址信号ADDi的至少1位变化时，至少1个ATDi变为“H”(脉冲信号)，从图33的电路输出脉冲信号ATD。
图34展示了图29的脉冲发生电路53的一例。
脉冲发生电路，输入脉冲信号ATD，输出脉冲信号ACTIVE。脉冲发生电路，由被串联连接在电源Vcc端子和接地端子之间的MOS晶体管QP41、QN41以及电阻R41和电容C41、NOR电力G41、倒相器I41、I42构成。
首先，如果信号ATD变为“H”，则MOS晶体管QN41变为导通状态，电容C41的电荷被放电到接地端子上，脉冲发生电路被复位(ACTIVE＝“L”)。此后，如果信号ATD变为“L”，则NOR电路G41的2个输入信号都变为“L”，输出信号ACTIVE，立刻变为“H”。
另一方面，因为MOS晶体管QN41变为截止状态，MOS晶体管QP41变为导通状态，所以从电源Vcc向电容C41注入电荷。当经过由电阻R41的阻值以及电容C41的容量值确定的延迟时间时，倒相器I41的输入信号从“L”变为“H”。因而，NOR电路G41的一方的输入信号变为“H”，该输出信号ACTIVE变为“L”。
总之，伴随信号ATD从“H”到“L”的变化，具有由电阻R41的阻值以及电容C41的容量值确定的脉冲幅度的脉冲信号ACTIVE，被从图34的脉冲发生电路输出。
图35展示图29的读出放大器59的一例。
本例的读出放大器，由读出放大器部分A1以及偏置发生部分A2构成。
读出放大器部分A1由P沟道MOS晶体管QP51、QP52、QP53、QP54，N沟道MOS晶体管QN51、QN52、QN53、QN54、QN55，时钟倒相器I51以及倒相器I52、I53构成。
MOS晶体管QP51、QP52，QN51、QN52构成差动放大器，另外，MOS晶体管QP53、QP54，QN53、QN54也构成差动放大器。另外，倒相器I52、I53构成芯片电路LAT。数据线对DL、BDL，例如，经由缓冲器被连接在位线对上。
如果信号ACTIVE变为“H”，则MOS晶体管QN55成为导通状态，2个差动放大器变为动作状态。另外，如果信号ACTIVE变为“H”，则时钟倒相器I51变为动作状态。存储器单元的数据经由数据线对DL、BDL被输入读出到放大器部分A1。
例如，在存储器单元的数据为“1”时，变为DL＝“L”，BDL＝“H”，差动放大器的输出节点X变为“H”。因而，在锁存电路LAT上锁存数据“1”(节点P为“L”)，输出信号SAOUT变为“H”。另外，在存储器单元的数据为“0”时，变为DL＝“H”，BDL＝“L”，差动放大器的输出节点X变为“L”。因而，在锁存电路LAT上锁存数据“0”(节点P为“H”)，输出信号SAOUT变为“L”。
偏置发生部分A2由P沟道MOS晶体管QP55、QP56、QP57、QP58，N沟道MOS晶体管QN57、QN58、QN59、QN60、QN61以及倒相器I54构成。偏置发生部分A2具有在信号ACTIVE为“H”时，输出中间电位BIAS的功能。此中间电位BIAS被输入到读出放大器A1的MOS晶体管QN54的栅。
图36展示了图30的电位生成电路62的变形例。
本发明的电位生成电路的特征在于：省略了图30的第1电位生成器51a的升压器81以及振荡器82，或者图30的第2电位生成器51b的升压器71以及振荡器72其中一方，第1以及第2电位生成器51a、51b共有1个升压器和1个振荡器。
进而，在本例的电位生成电路中，在和图30的电位生成电路相同的部分上标同样的符号。
在本例的电位生成电路62中，设置2个新的开关电路(传输门)SW1、SW2。1个是由P沟道MOS晶体管QP71以及N沟道MOS晶体管QN71构成的开关电路SW1，该开关电路SW1被连接在运算放大器OP1的输出节点和振荡器72的输入节点之间。另一个是由P沟道MOS晶体管QP72以及N沟道MOS晶体管QN72构成的开关电路SW2，该开关电路SW2被连接在倒相器I11的输出节点和振荡器72的输入节点之间。
在本例中，当第1电位生成器61a为动作状态时，即，信号OSCE为“H”时，由MOS晶体管QP72、QN72组成的开关电路SW2变为导通状态，由MOS晶体管QP71、QN71组成的开关电路AW1变为截止状态。另外，当第1电位生成器61a为非动作状态时，即，在信号OSCE为“L”时，由MOS晶体管QP71、QN71组成的开关电路SW1变为导通状态，由MOS晶体管QP72、QN72组成的开关电路SW2变为截止状态。
总之，根据第1电位生成器61a的状态，控制开关电路SW1、SW2的通/断。
进而，虽然在上述的实施例中，以NOR型快闪存储器为例，但本发明在反复活动状态和待机状态的读模式中，也可以适用于需要给被选择出的字线提供比电源电位Vcc还高的电位Vread的存储器，例如，多级“与非”栅型快闪存储器。
另外，如果将图30以及图36的升压器71、81变成图37所示的构成，则例如在读模式时，也可以应用于将负电位设置成读电位的情况。

Claims (26)

1.一种非易失半导体存储器，包括：
控制电路，在擦除校验时输出第1控制信号；
电位发生电路，根据上述第1控制信号，发生第1擦除校验阈值或者比上述第1擦除校验阈值还高的第2擦除校验阈值；
校验电路，判断根据上述第1或者第2擦除校验阈值从存储器单元读出的数据的值，并且比较上述数据的值与预期值来判断擦除是否结束。
2.如权利要求1所述的非易失半导体存储器，其特征在于：
当上述电位发生电路发生上述第2擦除校验阈值的情况下，上述擦除结束之后的阈值电压分布的上限比上述第2擦除校验阈值还低，上述阈值电压分布的下限比成为过擦除单元是否存在的基准的过擦除校验阈值还高。
3.如权利要求1所述的非易失半导体存储器，其特征在于：
当上述电位发生电路发生上述第1擦除校验阈值的情况下，上述擦除结束之后的阈值电压分布的上限比上述第1擦除校验阈值还低，上述阈值电压分布的下限比成为过擦除单元是否存在的基准的过擦除校验阈值还低。
4.如权利要求3所述的非易失半导体存储器，其特征在于：
上述第1擦除校验阈值和上述第2擦除校验阈值的差与上述过擦除校验阈值和上述阈值电压分布的下限的差相同或者在其之上。
5.如权利要求1所述的非易失半导体存储器，其特征在于：
在写入/擦除测试时，上述电位发生电路发生上述第2擦除校验阈值，上述校验电路用上述第2擦除校验阈值判定上述数据的值。
6.如权利要求1所述的非易失半导体存储器，其特征在于：
在通常的动作时，上述电位发生电路发生上述第1擦除校验阈值，上述校验电路用上述第1擦除校验阈值判定上述数据的值。
7.如权利要求1所述的非易失半导体存储器，其特征在于：
上述控制电路输出第2控制信号，上述电位发生电路根据上述第2控制信号发生第1编程校验阈值或者比上述第1编程校验阈值还高的第2编程校验阈值，上述校验电路用上述第1或者第2编程校验阈值判定上述数据的值，比较上述数据的值和上述预期值来判定编程是否结束。
8.如权利要求7所述的非易失半导体存储器，其特征在于：
上述第1以及第2编程校验阈值的差实际上等于上述第1以及第2擦除校验阈值的差。
9.如权利要求7所述的非易失半导体存储器，其特征在于：
在写入/擦除测试时，上述电位发生电路发生上述第2编程校验阈值，上述校验电路用上述第2编程校验阈值判断上述数据的值。
10.如权利要求7所述的非易失半导体存储器，其特征在于：
在通常动作时，上述电位发生电路发生上述第1编程校验阈值，上述校验电路用上述第1编程校验阈值判断上述数据的值。
11.一种非易失半导体存储器的擦除校验方法，包括以下步骤：
将第1擦除校验阈值设置为EVT1；
在使用上述第1擦除校验阈值进行了擦除校验读时，将擦除结束后得到的第1阈值电压分布的下限设置成EVTL；
将比上述第1擦除校验阈值还高的第2擦除校验阈值设置成EVT2；
将成为过擦除单元是否存在的基准的过擦除校验阈值设置成OEVT，
这种情况下，设定为：EVT2-EVT1≥OEVT-EVTL，并且，
在对成为上述擦除对象的存储器单元进行了擦除步骤之后，使用上述第2擦除校验阈值进行上述擦除校验读，判断从上述存储器单元读出的数据的值。
12.如权利要求11所述的擦除校验方法，其特征在于：
当使用上述第2擦除校验阈值进行了上述擦除校验读的情况下，上述擦除结束之后得到的第2阈值电压分布的下限比上述过擦除校验阈值还高。
13.如权利要求11所述的擦除校验方法，其特征在于：
上述第1阈值电压分布的下限比上述过擦除校验阈值还低。
14.如权利要求11所述的擦除校验方法，其特征在于：
在写入/擦除测试时，用上述第2擦除校验阈值判定上述数据的值。
15.如权利要求11所述的擦除校验方法，其特征在于：
在通常动作时，用上述第1擦除校验阈值判断上述数据的值。
16.如权利要求11所述的擦除校验方法，其特征在于：
将第1编程校验阈值设置为PVT1；
将比上述第1编程校验阈值还高的第2编程校验阈值设定为PVT2，
这种情况下，设定为：PVT2-PVT1＝EVT2-EVT1，并且，
当用上述第1擦除校验阈值进行上述擦除校验读的情况下，使用上述第1编程校验阈值进行编程校验读，当使用上述第2擦除校验阈值进行上述擦除校验读的情况下，使用上述第2编程校验阈值进行编程校验读。
17.如权利要求16所述的擦除校验方法，其特征在于：
在写入/擦除测试时，用上述第2编程校验阈值判断上述数据的值。
18.如权利要求16所述的擦除校验方法，其特征在于：
在通常动作时，用上述第1编程校验阈值判定上述数据的值。
19.一种非易失半导体存储器，包括：
行译码器，在活动状态根据地址信号选择所选字线，在待机状态等待动作；
第1电位发生器，在读模式中产生读电位，该读电位通过电位发生电路的输出节点提供给所选字线；以及
第2电位发生器，驱动力小于第1电位发生器的驱动力，在读模式中产生读电位；其中，
所述第1电位发生器具有检测输出节点电位的探测器和控制所述第1电位发生器动作的控制电路，所述第1电位发生器在活动状态动作，待机状态中当输出节点电位低于读电位时所述第1电位发生器动作。
20.如权利要求19所述的非易失存储器，其特征在于：
所述第2电位发生器在活动状态和待机状态动作。
21.如权利要求19所述的非易失存储器，其特征在于：
待机状态中当输出节点电位基本等于读电位时所述第1电位发生器处于等待状态。
22.如权利要求19所述的非易失存储器，其特征在于：
待机状态中当输出节点电位基本等于读电位时所述探测器处于等待状态。
23.如权利要求19所述的非易失存储器，其特征在于：
所述控制电路根据所述探测器的输出信号控制第1电位发生器的动作。
24.如权利要求19所述的非易失存储器，其特征在于：
所述第1电位发生器根据所述探测器的输出信号升压输出节点电位。
25.如权利要求19所述的非易失存储器，其特征在于：
上述第1电位发生器在输出节点电位低于读电位时升压输出节点电位。
26.如权利要求19所述的非易失存储器，其特征在于：
上述非易失半导体存储器是NOR型快闪存储器。
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TW (1) TW439293B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100365735C (zh) * 2001-04-09 2008-01-30 斯班逊有限公司 闪存阵列中核心存储单元的软程序校验的装置和方法
CN100388391C (zh) * 2001-04-25 2008-05-14 斯班逊有限公司 或非闪速内存单元在高列泄漏下精确确认的装置与方法
CN101911207A (zh) * 2008-01-16 2010-12-08 富士通株式会社 半导体存储装置、控制装置、控制方法
CN101266839B (zh) * 2007-03-14 2011-08-31 海力士半导体有限公司 检测伪编程单元的方法和使用其对伪编程单元编程的方法
CN102568594A (zh) * 2010-12-16 2012-07-11 北京兆易创新科技有限公司 一种非易失存储器的过擦除处理方法和处理系统
CN102568589A (zh) * 2012-02-09 2012-07-11 清华大学 一种快闪存储器的数据擦除复位方法
CN107045889A (zh) * 2016-02-09 2017-08-15 华邦电子股份有限公司 半导体存储装置、其擦除方法及编程方法
CN109427405A (zh) * 2017-08-31 2019-03-05 北京兆易创新科技股份有限公司 一种NOR Flash的编程方法和编程装置
CN109872752A (zh) * 2017-12-01 2019-06-11 北京兆易创新科技股份有限公司 一种存储器擦除方法及装置
CN109887469A (zh) * 2017-11-15 2019-06-14 夏普株式会社 移位寄存器及具备该移位寄存器的显示装置
CN111261218A (zh) * 2020-04-27 2020-06-09 深圳市芯天下技术有限公司 多颗Norflash样品同时测试的方法
CN111951868A (zh) * 2019-05-14 2020-11-17 北京兆易创新科技股份有限公司 一种控制擦除的方法和装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW439293B (en) * 1999-03-18 2001-06-07 Toshiba Corp Nonvolatile semiconductor memory
JP2001319486A (ja) * 2000-05-12 2001-11-16 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2002133885A (ja) 2000-10-30 2002-05-10 Toshiba Corp 不揮発性半導体記憶装置
JP4907011B2 (ja) * 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
EP1355234B1 (en) * 2002-04-15 2016-06-29 Micron Technology, Inc. Use of an error correction circuit in program and erase verify procedures
DE60212332T2 (de) * 2002-04-26 2007-06-06 Stmicroelectronics S.R.L., Agrate Brianza Selbstreparatur-Methode für nicht flüchtige Speicher mit einer Architektur zur Fehlervermeidung sowie nicht flüchtiger Speicher
EP1365419B1 (en) * 2002-05-21 2008-12-31 STMicroelectronics S.r.l. Self-repair method for non volatile memory device with erasing/programming failure detection, and non volatile memory device therefor
US6836435B2 (en) * 2002-12-13 2004-12-28 Freescale Semiconductor, Inc. Compaction scheme in NVM
JP2004247026A (ja) * 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
US7046555B2 (en) * 2003-09-17 2006-05-16 Sandisk Corporation Methods for identifying non-volatile memory elements with poor subthreshold slope or weak transconductance
US6958936B2 (en) * 2003-09-25 2005-10-25 Sandisk Corporation Erase inhibit in non-volatile memories
JP4336212B2 (ja) * 2004-01-26 2009-09-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US7170793B2 (en) * 2004-04-13 2007-01-30 Sandisk Corporation Programming inhibit for non-volatile memory
US7009889B2 (en) * 2004-05-28 2006-03-07 Sandisk Corporation Comprehensive erase verification for non-volatile memory
US7187595B2 (en) * 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
US7298653B1 (en) * 2004-06-21 2007-11-20 National Semiconductor Corporation Reducing cross die variability in an EEPROM array
US7814377B2 (en) * 2004-07-09 2010-10-12 Sandisk Corporation Non-volatile memory system with self test capability
JP4521243B2 (ja) * 2004-09-30 2010-08-11 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去方法
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7457166B2 (en) * 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7400537B2 (en) * 2005-03-31 2008-07-15 Sandisk Corporation Systems for erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
JP4721797B2 (ja) * 2005-07-20 2011-07-13 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の書込方法
KR100705220B1 (ko) * 2005-09-15 2007-04-06 주식회사 하이닉스반도체 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7596031B2 (en) * 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
EP2072320A1 (en) 2007-12-18 2009-06-24 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO A method of operating an electromechnical converter, a controller and a computer program product
US7936634B2 (en) * 2008-04-28 2011-05-03 Macronix International Co., Ltd. Memory control circuit and memory accessing method
JP2010244665A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp フラッシュメモリおよびその消去方法
US8036044B2 (en) * 2009-07-16 2011-10-11 Sandisk Technologies Inc. Dynamically adjustable erase and program levels for non-volatile memory

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237535A (en) * 1991-10-09 1993-08-17 Intel Corporation Method of repairing overerased cells in a flash memory
JP3725911B2 (ja) * 1994-06-02 2005-12-14 株式会社ルネサステクノロジ 半導体装置
JP3238574B2 (ja) 1994-07-28 2001-12-17 株式会社東芝 不揮発性半導体記憶装置とその消去方法
WO1996024138A1 (fr) * 1995-01-31 1996-08-08 Hitachi, Ltd. Dispositif de memoire remanente et procede de regeneration
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
JPH10283776A (ja) * 1997-04-04 1998-10-23 Mitsubishi Electric Corp 半導体記憶装置
US6002630A (en) * 1997-11-21 1999-12-14 Macronix International Co., Ltd. On chip voltage generation for low power integrated circuits
JPH11328981A (ja) * 1998-05-12 1999-11-30 Matsushita Electric Ind Co Ltd 半導体記憶装置，およびレギュレータ
JP3629144B2 (ja) * 1998-06-01 2005-03-16 株式会社東芝 不揮発性半導体記憶装置
US6278316B1 (en) * 1998-07-30 2001-08-21 Kabushiki Kaisha Toshiba Pump circuit with reset circuitry
TW439293B (en) * 1999-03-18 2001-06-07 Toshiba Corp Nonvolatile semiconductor memory
KR100308192B1 (ko) * 1999-07-28 2001-11-01 윤종용 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법
US6108263A (en) * 1999-08-12 2000-08-22 Motorola, Inc. Memory system, method for verifying data stored in a memory system after a write cycle and method for writing to a memory system
JP4360736B2 (ja) * 2000-01-27 2009-11-11 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
JP3940544B2 (ja) * 2000-04-27 2007-07-04 株式会社東芝 不揮発性半導体メモリのベリファイ方法
US6292399B1 (en) * 2000-07-03 2001-09-18 Advanced Micro Devices, Inc. Method and low-power circuits used to generate accurate drain voltage for flash memory core cells in read mode
JP3709126B2 (ja) * 2000-07-05 2005-10-19 シャープ株式会社 不揮発性半導体メモリ装置の消去方法
JP2002157890A (ja) * 2000-11-16 2002-05-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
JP4282248B2 (ja) * 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
JP3984445B2 (ja) * 2001-09-12 2007-10-03 シャープ株式会社 不揮発性半導体メモリ装置のオーバーイレースセル検出方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100365735C (zh) * 2001-04-09 2008-01-30 斯班逊有限公司 闪存阵列中核心存储单元的软程序校验的装置和方法
CN100388391C (zh) * 2001-04-25 2008-05-14 斯班逊有限公司 或非闪速内存单元在高列泄漏下精确确认的装置与方法
CN101266839B (zh) * 2007-03-14 2011-08-31 海力士半导体有限公司 检测伪编程单元的方法和使用其对伪编程单元编程的方法
CN101911207A (zh) * 2008-01-16 2010-12-08 富士通株式会社 半导体存储装置、控制装置、控制方法
CN102568594A (zh) * 2010-12-16 2012-07-11 北京兆易创新科技有限公司 一种非易失存储器的过擦除处理方法和处理系统
CN102568594B (zh) * 2010-12-16 2016-01-06 北京兆易创新科技股份有限公司 一种非易失存储器的过擦除处理方法和处理系统
CN102568589A (zh) * 2012-02-09 2012-07-11 清华大学 一种快闪存储器的数据擦除复位方法
CN107045889B (zh) * 2016-02-09 2020-05-12 华邦电子股份有限公司 半导体存储装置、其擦除方法及编程方法
CN107045889A (zh) * 2016-02-09 2017-08-15 华邦电子股份有限公司 半导体存储装置、其擦除方法及编程方法
CN109427405A (zh) * 2017-08-31 2019-03-05 北京兆易创新科技股份有限公司 一种NOR Flash的编程方法和编程装置
CN109427405B (zh) * 2017-08-31 2021-03-12 北京兆易创新科技股份有限公司 一种NOR Flash的编程方法和编程装置
CN109887469A (zh) * 2017-11-15 2019-06-14 夏普株式会社 移位寄存器及具备该移位寄存器的显示装置
CN109887469B (zh) * 2017-11-15 2021-06-08 夏普株式会社 移位寄存器及具备该移位寄存器的显示装置
CN109872752A (zh) * 2017-12-01 2019-06-11 北京兆易创新科技股份有限公司 一种存储器擦除方法及装置
CN111951868A (zh) * 2019-05-14 2020-11-17 北京兆易创新科技股份有限公司 一种控制擦除的方法和装置
CN111951868B (zh) * 2019-05-14 2022-10-18 兆易创新科技集团股份有限公司 一种控制擦除的方法和装置
CN111261218A (zh) * 2020-04-27 2020-06-09 深圳市芯天下技术有限公司 多颗Norflash样品同时测试的方法

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