JP2010244665A - フラッシュメモリおよびその消去方法 - Google Patents
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Abstract
【解決手段】フラッシュメモリ(10)は、メモリセル(21)、検証回路(31)、および電源回路(32)を備える。検証回路は、メモリセルの消去状態を検証することによってメモリセルの閾値電圧を計測する。電源回路は、計測された閾値電圧に応じた強度のパルス電圧を最初のパルス電圧とする1又は2以上のパルス電圧をメモリセルに印加する。
【選択図】図1
Description
図6は、特許文献1、2における消去動作を概略的に示すフローチャートである。
20 メモリアレイ
21 メモリセル
30 消去電圧生成回路
31 検証回路
32 電源回路
40 レジスタ
d0〜d6、e1〜e4、f0〜f5、g0〜g5 閾値電圧分布
p1〜p6、q1〜q5 パルス電圧
Vth0
Claims (5)
- メモリセルと、
前記メモリセルの消去状態を検証することによって前記メモリセルの閾値電圧を計測する検証回路と、
前記閾値電圧に応じた強度のパルス電圧を最初のパルス電圧とする1又は2以上のパルス電圧を前記メモリセルに印加する電源回路と、を備えることを特徴とするフラッシュメモリ。 - 前記検証回路は、データ消去を中断した場合においてデータ消去を途中から再開するときに、前記メモリセルの消去状態を検証することによって前記メモリセルの閾値電圧を計測することを特徴とする、請求項1に記載のフラッシュメモリ。
- データ消去を中断する前に前記メモリセルに対して最後に印加されたパルス電圧の強度を記録するレジスタをさらに備え、
前記電源回路は、データ消去を途中から再開するときには、前記レジスタに記録された前記強度のパルス電圧を最初のパルス電圧とすることを特徴とする、請求項1又は2に記載のフラッシュメモリ。 - 消去状態を検証することによってメモリセルの閾値電圧を計測する工程と、
前記閾値電圧に応じた強度のパルス電圧を最初のパルス電圧とする1又は2以上のパルス電圧を前記メモリセルへ印加する工程と、を含むフラッシュメモリのデータ消去方法。 - フラッシュメモリのデータ消去を中断した場合においてデータ消去を途中から再開するときに、前記計測工程と前記印加工程とを含むことを特徴とする、請求項4に記載のデータ消去方法。
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