KR900003894A - 집적 반도체회로 - Google Patents

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KR900003894A
KR900003894A KR1019890011453A KR890011453A KR900003894A KR 900003894 A KR900003894 A KR 900003894A KR 1019890011453 A KR1019890011453 A KR 1019890011453A KR 890011453 A KR890011453 A KR 890011453A KR 900003894 A KR900003894 A KR 900003894A
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지멘스 악티엔게젤샤프트
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Abstract

내용 없음

Description

집적 반도체회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도의 일부분의 더욱 상세한 블록도 및 개략적이 회로도.
제9도는 회로의 개개의 논리유닛의 유리한 실시예의 블록도 및 개략적인 회로도.

Claims (19)

  1. 워드라인 및 비트라인, 상기 워드라인 및 상기 비트라인을 통해서 번지지정 가능한 메모리셀들을 갖는 최소한 하나의 메모리셀 필드와, 제가기 상기 비트라인들중 하나와 접속되어 상기 하나의 비트라인을 두개의 최소한 개략적으로 동일한 반비트라인들로 나눈, 상기 비트라인들의 수와 일치하는 복수의 평가회로를 포함하는 메모리 영역과, 한 블록의 논리유닛들로 이루어져 있으며, 상기 논리유닛들은 상기 비트라인을 통해서 상기 메모리 영역에서 독출되어 평가된 데이타의 디지탈 파로세싱을 실행하며, 상기 논리유닛들의 각각은 상기 비트라인들중의 하나의 상기 두개의 반비트라인들에 접속되어 있으며, 모드 선택신호에 의해 상기 블록의 논리유닛들의 여러가지 연산모드들을 선택하기 위한 수단을 포함하는 집적 반도체 회로.
  2. 제1항에 있어서, 상기 연산모드는 독출, 평가된 데이타가 변경되니 않은채로 있도록 모든 상기 모드 선택신호가 부작동되는 제1모드를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  3. 제1항에 있어서, 상기 논리유닛의 각각은 제2모드로서 독출, 평가된 데이타의 데이타반전을 실행하는 최소한 두개의 제1트랜지스터을 포함하며, 상기 제1트랜지스터는 드레인, 소오스 및 게이트를 가지며, 상기 논리유닛의 각각은 제1및 제2단자를 갖는 충전 커패시터를 포함하며, 상기 제1트랜지스터의 드레인은 상기 충전 커래시터의 제1단자에 접속되어 있고, 상기 충전 커패시터의 제2단자는 고정전위에 접속되어 있으며, 상기 제1트랜지스터의 각 소오스는 상기 두개의 반비트라인에 제각기 하나씩 접속되어 있으며, 상기 모드 선택신호는 상기 제1트랜지스터의 게이트에 공급된 두개의 제1모드 선택신호를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  4. 제3항에 있어서, 고정전위로 사전 충전 가능한 공통라인과, 상기 공통라인과 상기 충전 커패시터들의 제1단위들과의 사이에 접속된 제3트랜지스터들과, 상기 공통라인에 접속되어 상기 공통라인의 충전 상태를 인재해 내는 판별기회로를 포함하며, 상기 모드 선택신호는 제3모드로서, 독출, 평가된 데이타의 i-승 논리비교 (여기서i=상기 논리유닛의 수)를 실행하기 우하여 상기 제3트랜지스터를 제어하는 제2모드 선택신호를 포함하며, 상기 판별기회로는 i-승 논리비교의 결과가 존재하는 출력을 갖는 것을 특징으로 하는 집적 반도체 회로.
  5. 제4항에 있어서, 상기 공통라인과 공정전위와의 사이에 접속된 지원 커패시터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  6. 제4항에 있어서, 채널 및 게이트를 갖는 두개의 제1전달 트랜지스터들과 두개의 제2전달 트랜지스터들을 포함하며, 상기 제1전달 트랜지스터들중 하나와 상기 제2전달 트랜지스터들중 하나는, 상기 두개의 제1트랜지스터들의 드레인들과 상기 두개의 반비트라인들중 하나와의 사이에서 직렬로 그 채널들과 접촉되어 있으며, 상기 제1전달 트랜지스터들중 다른 하나와 상기 제2전달 트랜지스터중 다른 하나는 상기 두개의 제1트랜지스터들의 드레인들과 상기 두개의 반비트라인들중 다른 하나와의 사이에 직렬로 그 채널들과 접속되어 있으며, 상기 모드 선택신호는 상기 두개의 제2전달 트랜지스터들의 각각의 게이트에 각각 공급되는 두개의 제3모드 선택신호들을 포함하며, 상기 하나의 제1전달 트랜지스터의 게이트는 상기 다른 하나의 반비트라인에 접속되어 있으며, 상기 다른 하나의 제2전달트랜지스터의 게이트는 상기 하나의 반비트라인에 접속되어 있는 것을 특징으로 하는 집적 반도체 회로.
  7. 제6항에 있어서, 제1및 제2전극을 갖는 두개의 완충기억 커패시터를 포함하며, 상기 두개의 제1전달 트랜지스터의 게이트들의 각각의 상기 두개의 완충기억 커패시터들의 각각의 제1전극에 접속되어, 상기 두개의 제1전달 트랜지스터들의 게이트들과 상기 두개의 완충기억 커패시터의 제1전극들과의 사이에 두개의 서로 다른 메모리 절점을 규정하고 있으며, 상기 완충기억 커패시터의 제2전극은 고정전위에 접속되어 있으며, 메모리 트래지스터들은 채널 및 게이트들을 갖고 있으며, 상기 메모리 트랜지스터들의 상기 채널들의 각각은 상기 두개의 메모리 절점들의 각각 하나와 상기 반비트라인들중 대응하는 것과의 사이에 접속되어 있으며, 상기 모드 선택신호는 상기 메모리 트랜지스터들의 게이트에 접속된 제4모드 선택신호를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  8. 제6항에 있어서, 제1 및 제2전극을 갖는 두개의 완충기억 커패시터를 포함하며, 상기 두개의 제1전달 트랜지스터들의 게이트들은 상기 두개의 완충기억 커패시터들의 각각의 제1전극에 각각 접속되어, 그 사이에 두개의 서로다른 메모리절점을 규정하고 있으며, 상기 완충기억 커패시터들의 제2전국은 고정전위에 접속되어 있으며, 메모리 트랜지스터는 채널과 게이트를 가지며, 상기 메모리 트랜지스터들의 상기 채널들의 각각은 상기 두개의 메모리 절점들중 각각 하나와 상기 반비트라인들중 대응하는 것과의 사이에 접속되어 있으며, 상기 모드 선택신호는 상기 메모리 트랜지스터들의 각각의 게이트에 각각 접속된 두개의 제4모드 선택신호를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  9. 제7항에 있어서, 상기 논리유닛의 각각의 채널과 게이트를 갖는 시프트 트랜지스터를 포함하며, 상기 시프트 트랜지스터의 채널은 상기 충전 커패시터의 제1단자와, 인접한 비트라인의 상기 반비트라인들중 하나와의 사이에 접속되어 있으며, 상기 모드 선택신호는 시프트신호로서 상기 시프트 트랜지스터의 게이트에 공급된 제1모드 선택신호를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  10. 제8항에 있어서, 상기 논리유닛의 각각은 채널과 게이트를 갖는 시프트 트랜지스터를 포함하며, 상기 시프트 트랜지스터의 채널은 상기 충전 커패시터의 제1단자와, 인접한 비트라인의 상기 반비트라인들중 하나와의 사이에 접속되어 있으며, 상기 모드 선택신호는 시프트 신호로서 상기 시프트 트랜지스터의 게이트에 공급된 제5모드 선택신호를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  11. 제9항에 있어서, 상기 논리유닛과 상기 비트라인은 제1논리유닛 및 제1비트라인으로부터 최종 논리유닛 및 최종 비트라인까지 일정한 순서로 배치되어 있으며, 상기 충전 커패시터의 제1단자는 상기 제1논리유닛의 상기 시프트 트랜지스터를 통해서 상기 최종 비트라인과 상기 일정한 순서로 보인대로 접속되어 있는 것을 특징으로 하는 집적 반도체 회로.
  12. 제10항에 있어서, 상기 논리유닛과 상기 비트라인은 제1논리유닛 및 제1비트라인으로부터 최종 논리유닛과 최종 비트라인까지 일정한 순서로 배치되어 있으며, 상기 충전 커패시터의 제1단자는 상기 제1논리유닛의 상기 시프트 트랜지스터을 통해서 상기 최종 비트라인과 상기 일정한 순서로 보인바와 같이 접속되어 있는 것을 특징으로 하는 집적 반도체 회로.
  13. 제9항에 있어서, 상기 논리유닛 미 상기 비트라인은 제1논리유닛 및 제1비트라인으로부터 최종논리 유닛 및 최종비트라인까지 일정한 순서로 배치되어 있으며, 상기 충전 커패시터의 제1단자는 상기 최종논리유닛의 상기 시프트 트랜지스터를 통해서 상기 제 1비트라인과 상기 일정한 순서로 보인바대로 접속되어 있는 것을 특징으로 하는 집적 반도체 회로.
  14. 제10항에 있어서, 상기 논리유닛과 상기 비트라인은 제1논리유닛 및 제1비트라인으로부터 최종논리유닛 및 최종비트라인까지 일정한 순서로 배치되어 있으며, 상기 충전 커패시터의 제1단자의 상기 최종 논리유닛의 상기 시프트 트랜지스터를 통해서 상기 제1비트라인과 상기 일정한 순서를 보인바대로 접속되어 있는 것을 특징으로 하는 집적 반도체 회로.
  15. 제7항에 있어서, 상기 완충기억 커패시터는 상기 제1전달 트랜지스터의 포류용량인 것을 특징으로 하는 집적 반도체 회로.
  16. 제3항에 있어서, 상기 논리유닛의 각각의 상기 충전커패시터를 제공하는 정적 메모리셀을 포함하는 것을 특징으로 하는 직접 반도체 회로.
  17. 제1항에 있어서, 상기 메모리셀은 동적 랜덤메모리셀인 것을 특징으로 하는 집적 반도체 회로.
  18. 제1항에 있어서, 상기 메모리셀은 정적 랜덤메모리셀인 것을 특징으로 하는 집적 반도체 회로.
  19. 제1항에 있어서, 상기 메모리셀은 영속성타입의 메모리셀인 것을 특징으로 하는 집적반도체 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890011453A 1988-08-11 1989-08-15 집적반도체회로 KR0141488B1 (ko)

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