JP2947825B2

JP2947825B2 - 集積半導体回路

Info

Publication number: JP2947825B2
Application number: JP1202742A
Authority: JP
Inventors: クルト、ホフマン; ライナー、クラウス; オスカール、コワリク
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-08-11
Filing date: 1989-08-04
Publication date: 1999-09-13
Anticipated expiration: 2014-09-13
Also published as: JPH0298892A; EP0354265A1; EP0354265B1; DE3886742D1; KR0141488B1; HK167495A; KR900003894A; ATE99448T1

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は１つのメモリ範囲を有する集積半導体回路
であって、ワード線およびビット線を介してアドレス指
定可能なメモリセルを有する少なくとも１つのメモリセ
ル領域を含んでおり、ビット線の数に相応する数の評価
回路を含んでおり、その際に各評価回路が１つのビット
線と、各評価回路がこのビット線を２つの少なくとも近
似的に等しいビット線半部に分割するように接続されて
いる集積半導体回路に関するものである。

〔従来の技術〕

像処理、パターン処理およびデータバンクシステム内
の大量データの論理処理は最近のデータ処理においてま
すます重要になっている。これらの仕事に共通なこと
は、非常に大きいデータ量を処理しなければならないこ
とである。伝統的なデータ処理装置は処理を直列に実行
する。これは時間的に高い費用を必要とする。なぜなら
ば、たとえば特定の概念の探索の際に非常に多くのデー
タが１つのメモリ範囲から直列に読出されなければなら
ず、また所望の概念が見い出されるまでプロセッサのな
かで探索概念と比較されなければならないからである。

この問題の部分的解決策は内容アドレスメモリ（CA
M）の使用である。しかし、これは２つの欠点を有す
る。一方では現在得られるCAMメモリは最近の利用可能
なRAM又はROMメモリモジュール（1MBitメモリ容量）に
くらべて非常に小さいメモリ容量を有し（最大8kBit;米
国電気電子学会雑誌固体回路編（IEEE Journal of Soli
d−State Circuits）、第SC−20巻、第５号、1985年10
月、第951〜956頁参照）、また他方ではこれらのメモリ
モジュールは単に連想機能のみを行い得るものであり、
他のディジタル機能（たとえば論理、算術）を行い得な
い。さらにCAMメモリモジュールは通常のRAM又はROMメ
モリモジュールのように駆動可能でない。

別の部分的解決策は並列計算機のなかにメモリモジュ
ールを有する特殊なプロセッサを組み合わせることであ
る（“トランスピュータ”）。しかしトランスピュータ
は高価であり、構成に費用がかさみ、また任意の使用目
的に対する汎用性がない。

〔発明が解決しようとする課題〕

本発明の課題は、通常の半導体メモリモジュールを可
能なかぎりわずかな費用で、その使用が通常の仕方で必
要とされる時間的費用を減ずるように、また可能なかぎ
り汎用的に使用可能であるように形成することである。

〔課題を解決するための手段〕

この課題は、冒頭に記載した種類の半導体回路におい
て、請求項１の特徴部分に記載の手段によって解決され
る。有利な実施態様は請求項２以下にあげられている。

〔実施例〕

以下、図面ににより本発明を一層詳細に説明する。

第１図によれば、本発明による集積半導体回路は公知
のメモリ範囲MEMのほかに論理ユニットLUの１つのブロ
ックを含んでいる。メモリ範囲MEMはワード線WLおよび
ビット線BLを介してアドレス指定可能なメモリセルMCを
有する１つまたはそれ以上のメモリセル領域MCFを含ん
でいる。メモリ範囲MEMはさらにビット線BLの数に相応
する数の評価回路AMPLを含んでいる。各評価回路AMPL、
は第２図中に断片的に示されているように、１つのビッ
ト線BLと、各評価回路がビット線を２つの少なくとも近
似的に等しいビット線半部BLH、▲▼に分割する
ように接続されている。この分割がオープン−ビット線
方式で行われているか、フォールディッド−ビット線方
式で行われているかは、本発明にとって重要ではない。

本発明による集積半導体回路はさらに論理ユニットLU
の１つのブロックを含んでいる。各論理ユニットLUは１
つのビット線BLとその両ビット線半部BLH、▲▼
を介して接続されている。接続はそのつどの論理ユニッ
トLUの内部または外部で、たとえば図示されているよう
にビット線BLを当該の論理ユニットLUまで導くことによ
り行われ得る。

論理ユニットLUは、メモリ範囲MEMからビット線BLを
介して読出され評価回路AMPLのなかで評価かつ増幅され
るデータＡと、公知のように評価および増幅過程で生ず
る、データＡに対して相補性のデータとのディジタル
処理の役割をする。その際に“ディジタル処理”とは、
２つのビットの論理演算（オア、アンドなど）、１つま
たはそれ以上のビットの反転、ワード相互間の論理比
較、算術演算を特に意味する。論理ユニットLUのブロッ
クは種々の作動モードMODk（ｋ＝１…ｎ）で作動可能で
ある。作動モードMODkの選択のためには作動モード選択
信号φｊ（ｊ＝１…ｍ）が用いられる。

本発明の構成および機能は以下に個々の論理ユニット
LUにより説明される。しかし、それとは無関係にブロッ
クのすべての論理ユニットLUは互いに並列に作動せしめ
られる。

第１の作動モードMOD1ではすべての作動モード選択信
号φｊが不能動化されており、それによりすべての論理
ユニットLUが同じく不能動化されている。従って本発明
のこの実施態様では、読出され評価されるデータが不変
にとどまる。すなわち集積半導体回路の作動挙動は第１
の作動モードMOD1では、論理ユニットLUのブロックを含
んでいない比較可能な半導体メモリモジュールの作動挙
動と同一である。従って、本発明による半導体回路は相
応の半導体メモリモジュールと電気的にコンパチブルで
ある。

第３図による実施例では、各論理ユニットLUは少なく
とも２つのトランジスタT1、T2および１つの充電コンデ
ンサＣを含んでいる。トランジスタT1、T2はビット線BL
に与えられている評価されるデータＡの反転の役割をす
る。トランジスタT1、T2のドレインは共通に充電コンデ
ンサＣの第１の端子と接続されている。充電コンデンサ
Ｃの第２の端子は固定電位と接続されている。固定電位
としては、集積半導体回路の電圧供給の役割をする電位
VSS（接地電位に相応）またはVDDを使用することは推奨
される。第１のトランジスタT1のソースは一方のビット
線半部BLHと接続されており、また第２のトランジスタT
2のソースは他方のビット線半部▲▼と接続され
ている。２つの第１の作動モード選択信号φ１、φ２は
第１または第２のトランジスタT1、T2のゲートと接続さ
れている。

こうして可能なデータＡの反転は第２の作動モードMO
D2である。データＡの反転は作動中に下記の仕方で行わ
れる。先ず、公知の技術による各半導体メモリにおいて
通常のように、１つのデータＡが１つのメモリセルMCか
ら読出され、メモリセルMCに対応付けられているビット
線半部（この例では一方のビット線半部BLH）を介して
評価回路AMPLに与えられ、そこで評価かつ増幅される。
データＡは第１のトランジスタT1のソースにも与えられ
ている。いま、両第１の作動モード選択信号φ１、φ２
のうち、第１のトランジスタT1と接続されている一方
（φ１）が能動化される。データＡは充電コンデンサＣ
に到達し、これをデータＡの値（論理“1"、論理“0"）
に応じて充電又は放電する。続いて一方の第１の作動モ
ード選択信号φ１が不能動化され、また他方の第１の作
動モード選択信号φ２が能動化される。その結果、一方
のトランジスタT1は遮断し、他方のトランジスタT2は導
通する。充電コンデンサＣに蓄積された電荷はそれによ
り他方のビット線半部（この例ではビット線半部▲
▼）を経て評価回路AMPLに到達する。評価回路AMPLは
再び能動化され、従って評価回路AMPLが与えられている
データを評価する。しかしデータＡはこの新たな評価の
際に他方のビット線半部▲▼（元の評価と比較し
て）に与えられているので、評価回路AMPLはその相補性
状態に跳躍し、それにより最初の一方のビット線半部BL
Hにはいま最初に読出され評価されるデータＡに対して
反転されたデータが与えられている。このデータはい
ま通常のメモリ装置を介して半導体回路から読出され、
かつ（または）同一のビット線半部BLHにおける任意の
メモリセルMCに書込まれ得る。他方のビット線半部▲
▼に接続されているメモリセルMCには最初のデータ
Ａが書込まれ得る。

しかし読出され評価されるデータＡがデータ反転前に
他方のビット線半部▲▼に与えられていると（こ
れは公知のように通常の仕方でワード線アドレスの特定
の自由に選択可能なビットにより決定される）、相応に
両第１の作動モード選択信号φ１、φ２の機能が互いに
交換される（場合によっては同じくワード線アドレスの
上記のビットにより制御されて）。しかし交換は不可欠
ではない。なぜならば、両ビット線半部BLH、▲
▼には（無障害のメモリでは）評価が行われた後に常に
互いに相補性のデータが与えられているからである。こ
の場合、第２の作動モードMOD2の実行の際に、厳密に考
えて、一方のビット線半部BLHでは最初に（他方のビッ
ト線半部▲▼上に）読出されかつ評価されるデー
タＡが反転されずに、それに対して相補性のデータが
反転される。しかし、このことは問題ではない。なぜな
らば、作動モードφ１、φ２の能動化に続いて評価回路
AMPLのなかの新たな評価により第２のビット線半部▲
▼には最初に読出されるデータＡに対して相補性の
データが生ずるからである。

公知のように集積半導体回路ではアドレス指定された
ワード線WLおよびビット線アドレスを介しての単一のメ
モリセルMCのアドレス指定によりすべてのメモリセルMC
のなかでアドレス指定されたワード線WLに記憶されたデ
ータAiがビット線BLiを介して並列に読出され、またす
べての評価回路AMPLにより評価されかつ増幅される。デ
ータAiの集合からの特定のデータＡの選択がビット線ア
ドレスにより続いて行われ、その際に、アドレス指定さ
れたビット線BLに与えられておりまた評価かつ増幅され
たデータが外部ビット線上に出力される。これらの与え
られた状態に基づいて、その結果として、前記の第２の
作動モードMOD2が論理ユニットLUのすべてのブロックに
対して並列に進行する。すなわち第２の作動モードMOD2
は１つのワード線WLのすべてのメモリセルMCのデータAi
の同時反転を可能にする。

第４図による実施例では論理ユニットLUのブロックは
さらに、より長い線の場合に一般に通常のように、或る
固有キャパシタンスを有する（第４図中には示されてい
ない）共通の線Ｌを含んでいる。すなわち共通線Ｌは、
コンデンサに類似して、固定電位、たとえば電位VDDま
たはVSSに予充電可能である。共通線Ｌはさらに弁別器
回路DISCと接続されている。弁別器回路DISCは共通線Ｌ
の充電状態を認識する役割をする。

第４図に示されている本発明の別の実施例では、共通
線Ｌが支援キャパシタンスCLと接続されている。支援キ
ャパシタンスCLは固定電位VSS、VDDの１つと接続されて
いる。支援キャパシタンスCLは作動中に共通線Ｌの予充
電可能性に関して支援作用をする。なぜならば、支援キ
ャパシタンスCLは前記の固有キャパシタンスの作用を支
援するからである。

共通線Ｌは各論理ユニットLUのなかで第３のトランジ
スタT3の電流経路（MOSトランジスタではチャネルに等
しい）を介して充電コンデンサＣの第１の端子と接続さ
れている。第３のトランジスタT3は第２の作動モード選
択信号φ３により制御されており、従ってスイッチング
可能である。この配置は本発明による集積半導体回路の
第３の作動モードMOD3としての論理演算の意味でｉデー
タ（ｉ＝論理ユニットLUの数）の相互比較を可能にす
る。

第３の作動モードMOD3は論理ユニットLUのブロックの
回路技術的設計（第３のトランジスタT3:pまたはｎチャ
ネルトランジスタ；第２の作動モード選択信号φ3:第３
のトランジスタT3のチャネル形式に関係して“正移行”
または“負移行";共通線Ｌが集積半導体回路の供給電位
VDDまたは接地電位VSSに予充電；弁別器回路DISCの選
定）に応じてアンド、オア、ナンド、ノアの論理演算を
可能にする。動作の仕方に関するこれ以上の情報と弁別
器回路DISCおよび共通線Ｌに対する可能な予充電装置の
設計とについては、本願出願人による国際特許出願PCT/
DE88/00158号明細書を参照されたい。

以下に作動の仕方を簡単に説明する。先ず選択された
ワード線WLの能動化により、このワード線WLに接続され
ているすべてのメモリセルMCのなかに記憶されているデ
ータAiがそれぞれ付属のビット線BLを介して読まれ、ま
た対応付けられている評価回路AMPLにより評価かつ増幅
される。その後、すべてのビット線BLiはそれらのビッ
ト線半部BLH、▲▼の各１つに（たとえば一方の
ビット線半部BLHに）、そのつどのビット線BLを介して
ワード線WLに対応付けられているメモリセルMCから読出
されている論理データＡを有する。第１の作動モード選
択信号φ１、φ２（例ではφ１）の能動化によりデータ
Aiが並列に、能動化された第１の作動モード選択信号
（φ１と仮定）に対応付けられているトランジスタ（た
とえばT1）を介して充電コンデンサＣの第１の端子に到
達し、またこれを当該のデータＡの値（論理１または論
理０）に応じて充電または放電する。その際に、評価回
路AMPLを充電コンデンサＣと接続されている状態に保つ
ために、能動化された第１の作動モード選択信号（φ１
と仮定）が能動化された状態にとどまることは有利であ
る。しかし、第１の作動モード選択信号φ１を不能動化
することも可能である。

共通線Ｌは遅くともいま固定電位VDD、VSSの１つに充
電されなければならない。支援キャパシタンスCLの使用
の際には、これは固定電位VDD、VSSの１つと接続されて
いる。

以下に、この方法に従って本装置により可能ないくつ
かの論理比較を説明する。まずアンド比較では共通線Ｌ
は固定電位VDDに予充電されているものとする（VDDの値
はたとえばデータ“論理1"のレベルに等しい）。いま第
２の作動モード選択信号φ３が能動化される。前もって
すべての充電コンデンサＣに固定電位VDDの値と等しい
値の“論理1"を有するデータＡが記憶されたならば、す
べての第３のトランジスタT3は遮断されており（ｎチャ
ネル−トランジスタが仮定されている）、共通線Ｌは予
充電された状態にとどまる。このことを弁別器回路DISC
が認識する。弁別器回路DISCはその出力端Ｏに、この場
合に論理演算“アンド”の結果が“論理1"であることを
指示する相応の信号を発する。

しかし充電コンデンサＣの少なくとも１つに固定電位
VSSの値と等しい値の論理０がデータＡとして記憶され
たならば、この少なくとも１つの充電コンデンサＣに対
応付けられている第３のトランジスタT3が導通し、この
ことは共通線Ｌの電位の低下に通ずる。このことを再び
弁別器回路DISCが認識する。弁別器回路DISCはその出力
端Ｏに、この場合に論理演算“アンド”の結果が“論理
0"であることを指示する（上記信号に対して相補性の）
相応の信号を発する。

こうして、すべての充電コンデンサＣに論理１が存在
する場合に対する弁別器回路DISCの出力信号０のレベル
の選択に応じてアンド比較もナンド比較も実現され得
る。

共通線Ｌが固定電位VSS（＝接地電位）の値に予充電
されると、充電コンデンサＣに記憶されているすべての
データが論理０に等しい場合に対する分別器回路DISCの
出力端Ｏにおける信号の値の選択に応じて、オアまたは
ノア機能が第３の作動モードMOD3として達成され得る。
当業者はこのことを上記のアンド／ナンド比較の実施例
から容易に理解できる。第２の作動モード選択信号φの
能動化のために、固定電位VSSとVDDとの間の値のレベル
を用意することも望ましい。その他の点については前記
国際特許出願PCT/DE88/00158号明細書を参照されたい。
その開示内容は、関連があるかぎり、本説明の構成部分
である。特に上記明細書には、作動中に選択的にアン
ド、ナンド、オア、ノアの論理比較の実行を可能にする
装置も開示されている。

しかし、第４図による装置により第２の作動モードMO
D2も実行されるべきであれば、第３のトランジスタT3を
常に遮断状態に保つこと、すなわち第２の作動モード選
択信号φ３を常に不能動状態に保つことが必要である。

本発明の別の有利な実施例が第５図に示されている。
第５図には、既に説明した特徴のほかに、各論理ユニッ
トLUの下記の特徴も示されている。

データ反転の役割をする第１の両トランジスタT1、T2
のドレインと１つのビット線BLの両ビット線半部BLH、
▲▼の各々との間に各１つの第１のトランスファ
トランジスタTT1、TT11および第２のトランスファトラ
ンジスタTT2、TT12がそれらの電流経路（MOSトランジス
タではチャネルに等しい）で直列に相前後して配置され
ている。両第２のトランスファトランジスタTT2、TT12
のゲートはそれぞれ２つの第３の作動モード選択信号φ
４、φ５の１つと接続されている。一方の第１のトラン
スファトランジスタTT1のゲートは他方のビット線半部
▲▼と接続されている。他方の第１のトランスフ
ァトランジスタTT11のゲートは一方のビット線半部BLH
と接続されている。

この実施例は第４の作動モードMOD4としてビット線BL
ごとに排他的ノア、オアおよびアンドのブール演算の一
回ないし多数回の実行を可能にする。一回の実行の際に
は、メモリセルMCから読出され評価される各個のデータ
Ａが当該の論理ユニットLUに与えられている比較データ
Ｘと所望のブール演算により比較される。すなわち２つ
のビットが互いに比較される。多数回の実行の際には、
次々に多数のメモリセルMCから単一のビット線BLに沿っ
て読出され評価される多数のデータAp（ｐ＝データの
数）が、次々に当該の論理ユニットLUに与えられている
多数の比較データXpと所望のブール演算により比較され
る（ワードごとの比較）。

詳細には第４の作動モードMOD4は下記の経過を有す
る。開始時に、すべての論理ユニットLUの充電コンデン
サＣが固定電位VDDに充電される（その値は再び論理１
のレベルの値に等しい）。充電は共通線Ｌおよびそれに
付属の第３のトランジスタT3を介して、もしくはビット
線BLを介して行われる。後者の場合には評価回路AMPLは
任意の評価状態にもたらされ、それによりそれぞれビッ
ト線半部BLH、▲▼の１つに論理１が与えられて
いる。そのための手段は当業者に周知である。各論理ユ
ニットLUにいま両第１のトランジスタT1、T2のうち論理
１が与えられているビット線半部BLH、▲▼と接
続されているトランジスタが両第１の作動モード選択信
号φ１、φ２のそれに対応付けられている一方または他
方により導通状態に切換えられる。こうして論理１が固
定電位VDDとして各充電コンデンサＣに到達する。これ
らは予充電されている。続いて両第１の作動モード選択
信号φ１、φ２は、第２の作動モード選択信号φ３とお
なじく、不能動化された状態にとどまる。

後続の過程に対しては単一のビット線BLおよびそれに
接続されている論理ユニットLUが考察される。残りのビ
ット線BLおよび論理ユニットLUにおける相応の過程は考
慮されずにとどまる。

公知の仕方でいま、ビット線BLと接続されておりワー
ド線WLによりアドレス指定されたメモリセルMCのなかに
記憶されているデータＡが読出され、また評価回路AMPL
により評価かつ増幅される。以下では、データＡが一方
のビット線半部BLHに与えられているものと仮定する。
こうして他方のビット線半部▲▼にはデータＡに
対して相補性のデータＡが与えられている。いま一方の
第３の作動モード選択信号φ４は比較データの値をと
り、また他方の第３の作動モード選択信号φ４は比較デ
ータＸに対して相補性の比較データＸの値をとる。

読出され評価されるデータＡおよび比較データＸが等
しいならば、一方の第１のトランスファトランジスタTT
1および他方の第２のトランスファトランジスタTT12が
遮断され（データＡ＝比較データＸ＝論理１）、もしく
は他方の第１のトランスファトランジスタTT11および一
方の第２のトランスファトランジスタTT2が遮断される
（データＡ＝比較データＸ＝論理０）。こうして両方の
場合に充電コンデンサＣに記憶された論理１（＝固定電
位VDD）は持続する。すなわち充電コンデンサＣにはブ
ール演算“データＡと比較データＸとの排他的ノア演
算”＝“論理１と論理１との排他的ノア演算”＝“論理
０と論理０との排他的ノア演算”の結果が与えられてい
る。

しかし、読出され評価されるデータＡおよび比較デー
タＸが等しくないならば、一方の第１のトランスファト
ランジスタTT1および一方の第２のトランスファトラン
ジスタTT2（データＡ＝論理0;比較データＸ＝論理
１）、または他方の第１のトランスファトランジスタTT
11および他方の第２のトランスファトランジスタTT12
（データＡ＝論理1;比較データＸ＝論理０）が導通して
いる。これらの両方の場合のいずれの場合にも、（デー
タＡ＝論理０もしくは相補性データ＝論理０であるの
で）論理０（＝固定電位VSS＝接地電位）の状態を有す
るビット線半部BLH、▲▼は上記の導通している
トランスファトランジスタを介して充電コンデンサＣの
第１の電極と接続されている。こうしては充電コンデン
サＣは固定電位VSS＝接地電位に放電される。

こうして記憶されたビット（データＡ）が比較ビット
Ｘと比較される。

前記のステップを（固定電位VDDへの充電コンデンサ
Ｃの予充電を例外として）相続いて多数回繰り返すと、
多数の（種々のメモリセルMCのなかに一方のビット線BL
に沿って記憶された）データApが（時間的に相続いて）
多数のデータXpと比較され得る（たとえば排他的ノアの
ブール演算）。最終結果は（その間に二度と再び固定電
位VDDに充電されない）充電コンデンサＣの最終状態に
より決定されている。この最終結果は両第１のトランジ
スタT1、T2の１つおよび相応の第１の作動モード選択信
号φ１、φ２を介して評価回路AMPLに与えられ、またこ
れにより評価され得るので、評価回路AMPLに安定に供給
され、またたとえばメモリ範囲MEMのデータ出力端を介
して読出し可能である。こうして非常に迅速に集積半導
体回路のなかでたとえばメモリセルMCのなかにビット線
BLに沿って記憶されたワード（データAp）がワード形態
で存在する探索ワード（比較データXp）と比較され得
る。比較自体はすべてのビット線BLを介して同時に並列
に行われる。各個のビット線BLにおける結果は相前後し
て個々の評価回路AMPLからたとえば上記のデータ出力端
を介して個々のビット線アドレスの供給により読出し可
能である。

しかし本実施例により論理演算オアおよびナンドも実
行され得る。

ａ）オア演算：第４の作動モードMOD4は先に排他的ノア演算により下
記の例外により説明されたように実行される。ビット線
半部BLHへのデータＡの供給の際に一方の第３の作動モ
ード選択信号φ４は比較データＸに対して相補性のデー
タＸと結び付けられる。他方の第３の作動モード選択信
号φ５は常に不能動化されている。比較データＸが論理
１の値を有すると、両第２のトランスファトランジスタ
TT2、TT12は常に遮断されており、充電コンデンサＣに
は予充電が持続しており、このことは結果として論理１
を意味する。それに対して、比較データＸが論理０の値
を有すると、一方の第２のトランスファトランジスタTT
2がデータのために常に導通している。それに対し
て、一方の第１のトランスファトランジスタTT1は、ま
さにデータＡが論理０の値を有するときに導通してい
る。この場合、充電コンデンサＣは固定電位VSSの論理
０に放電される。そうでなければ、一方の第１のトラン
スファトランジスタTT1は遮断されており、それにより
充電コンデンサＣは充電された状態にとどまる。

ｂ）ナンド演算：オア演算と対照的に一方の第３の作動モード選択信号
φ４は常に不能動化されており、他方の第３の作動モー
ド選択信号φ５には比較データＸが与えられている。充
電コンデンサＣは、データＡ（再び、一方のビット線半
部BLHに与えられていると仮定する）もデータＸも等し
く論理１である場合にのみ、論理０に放電される。そう
でなければ、常に少なくとも第１のトランスファトラン
ジスタTT1、TT11の１つおよび第２のトランスファトラ
ンジスタTT2、TT12の１つは遮断されている。

第６図には本発明の別の有利な実施例が示されてい
る。この実施例は第５図による実施例と下記の特徴によ
り相違している。

両第１のトランスファトランジスタTT1、TT11のゲー
トが追加的に、２つのメモリ節点S1、S11を形成して２
つの一時記憶キャパシタンスC1、C11の第１の電極と接
続されている。両一時記憶キャパシタンスC1、C11の第
２の電極が両固定電位VSS、VDDの１つと接続されてい
る。さらに両メモリ節点S1、S11と相応のビット線半部
▲▼、BLHとの間にメモリトランジスタST1、ST11
がそれらのチャネルで配置されている。メモリトランジ
スタのゲートが第４の作動モード選択信号φ６と接続さ
れている。

この実施例は本発明による集積半導体回路の第５の作
動モードMOD5での作動を可能にする。第５の作動モード
MOD5では種々のブール演算、たとえばアンド、ナンド、
オア、ノア、排他的オア、排他的ノアが可能である。そ
のために、論理ユニットLUの全ブロックに対してそれぞ
れ並列に、各ビット線半部BLH（または▲▼）に
比較データＸが与えられる（たとえば、前記のように、
すべてのビット線半部BLHに同一の比較データＸが共通
線Ｌおよび一方の第１のトランジスタT1を介して、また
は半導体メモリのデータ入力端および個々の評価回路AM
PLを介して。後者の場合には、種々のビット線半部BLH
に比較データＸの種々の論理値を与えることが可能であ
る。）。個々のビット線半部BLHに与えられている比較
データＸ（または種々の比較データにおけるXi）がいま
評価回路AMPLを介して評価され、従ってそれぞれ他方の
ビット線半部▲▼には比較データＸに対して相補
性のデータが生ずる（評価回路AMPLの公知のフリップ
フロップ機能）。続いて第４の作動モード選択信号φ６
が能動化され、従ってビット線BLごとにビット線半部BL
H、▲▼に与えられている比較データまたはそれ
に対して相補性のデータが付属のメモリ節点S1、S11
の第１の電極に到達し、またそこに記憶される。その後
に第４の作動モード選択信号φ６は再び不能動化され
る。

メモリ節点S1、S11を予充電するこのモードに対して
代替的に、比較データXiをすべてのビット線BLに対して
並列にメモリセル領域MCFから読出すことも可能であ
る。そのために、通常のように、特定のワード線WLがア
ドレス指定され、従ってワード線WLと接続されているす
べてのメモリセルMCのなかに記憶されているデータが互
いに並列にビット線BL上に到達し、また評価回路AMPLに
より評価且つ増幅される。その後、メモリ節点S1、S11
への記憶が第４の作動モード選択信号φ６により前記の
ように行われる。

いま論理ユニットLUのブロックの充電コンデンサＣ
が、先に説明した作動モードMODkにおいて既に説明した
ように、固定電位VDDまたはVSSに予充電される。いまか
ら本来の論理演算が実行可能である。

これは次の２種類のモードａ）ビット線向きｂ）ワード線向きで行われ得る。

先ずａ）ビット線向きモードを説明する。

そのための具体的な課題設定は下記のとおりである。
メモリセルMCのなかで（同じ）ビット線BLに記憶された
各データＡにブール演算ナンドが比較データＸを用いて
応用するものとし、その際に比較データＸは各データＡ
に対して異なる値を有し得る（すなわちデータAp（ｐ＝
ワード線WLの数）の列がｐ種類の比較データＸを含んで
いるデータワードXpと比較される。

データＡが一方のビット線半部BLHを介して読出され
ると、ナンド演算の実行のために一方の第３の作動モー
ド選択信号φ４は論理０に一定にセットすべきであり、
他方の第３の作動モード選択信号φ５は論理１にセット
すべきである。しかしデータＡが他方のビット線半部▲
▼を介して読出されると、ナンド演算の実行のた
めに一方の第３の作動モード選択信号φ４は論理１に一
定にセットすべきであり、他方の第３の作動モード選択
信号φ５は論理０にセットすべきである。いま本来のブ
ール演算が、第４の作動モードMOD4に関して既に説明し
た仕方と類似の仕方で、ただし下記の主な相違点を有す
る仕方で実行される。

1.）第３の作動モード選択信号φ４、φ５はそれらの上
記の値論理０または論理１を一定に有する。それらは真
の制御信号として作用し、第４の作動モードMOD4の場合
のように比較データまたはそれに対して相補性のデータ
としては作用しない。その結果として一方の第２のト
ランスファトランジスタTT2は常に遮断されており、他
方の第２のトランスファトランジスタTT12は常に導通し
ている。

2.）論理比較が、読出すべき各データＡを（上記のデー
タワードXpの意味で）比較データＸの１つの（他の）値
と比較すべきであるように、実行すべきであれば、デー
タワードXpの相応の比較データＸは、相応のデータＡが
読出されかつ評価される前に、記憶されるべきである。
しかし種々のデータApをそれぞれ同じ比較データＸと比
較すべきであれば、後者はただ１回（すなわち第１のデ
ータＡに対する読出し過程の開始前に）記憶されればよ
い。

一層詳細な説明は当業者に対しては前記の第４の作動
モードMOD4に対する対比により必要でない。しかし、個
々の充電コンデンサＣの充電状態（すなわち論理演算の
結果）はそのつどの論理ユニットLUに対応付けられてい
るビット線BLを介してメモリセル領域MCFのメモリセルM
Cのなかに記憶可能であることを指摘しておく。

ブール演算アンドの実行は、先ずブール演算ナンドが
実行され、またその結果（すなわち充電コンデンサＣの
第１の端子における充電状態）が前記の第２の作動モー
ドMOD2により反転されるという仕方で行われる。

ブール演算オアの実行のためには、第３の作動モード
選択信号φ４、φ５が前記のナンド演算にくらべて交換
される（すなわちこの例では、一方の第３の作動モード
選択信号φ４は一定に論理１を有し、また他方の第３の
作動モード選択信号φ５は一定に論理０を有する）。

ノア演算は、先ずオア演算が第５の作動モードMOD5と
して実行され、またそれに続いて第２の作動モードMOD2
（反転）が実行されることによって、前記のアンド演算
と類似に、実行される。

相応のことが排他的オア演算にも当てはまる。そのた
めには両第３の作動モード選択信号φ４、φ５は論理１
に保つべきである。排他的ノア機能は第５の作動モード
MOD5の実行の後に第２の作動モードMOD2の応用により達
成される。

次に第５の作動モードMOD5のｂ）ワード線向きモード
を説明する。

そのための具体的な課題設定は下記のとおりである。
メモリセルMCのなかで（同じ）ビット線BLに記憶された
各データＡにブール演算ナンドが比較データＸを用いて
応用するものとし、その際に各論理ユニットLUに他の比
較データＸを（同時に）与え得る（すなわち論理ユニッ
トLUの全ブロックに完全な比較値Xi（ｉ＝論理ユニット
LUの全数）が与えられている）。個々の比較データＸは
先ず前記の仕方でメモリ節点S1、S11のなかに記憶され
る。次いで、まだ行われていない場合には、論理ユニッ
トLUの充電コンデンサＣが固定電位VDDまたはVSSに予充
電される。

いま特定のワード線WLがアドレス指定され、それと結
び付けられているメモリセルMCのなかに記憶されたデー
タＡがビット線BL上に読出され、また評価回路AMPLによ
り評価かつ増幅される。第３の作動モード選択信号φ
４、φ５はいま、第５の作動モードMOD5の点Ａのもとに
既に説明された値をとる（ナンド／アンド演算：φ４＝
論理０、φ５＝論理1;オア／ノア演算：φ４＝論理１、
φ５＝論理0;排他的オア／排他的ノア演算：φ４＝φ５
＝論理1;それぞれ一方のビット線半部BLH上のデータＡ
の読出しの際に）。

それにより各論理ユニットLUにおいてそれぞれのビッ
ト線半部BLH上に与えられているデータＡがそのつどの
メモリ節点S1に記憶された比較データＸと（または他方
のビット線半部▲▼上に与えられている相補性デ
ータがそのつどのメモリ節点S11に記憶された比較デ
ータと）、与えられた第３の作動モード選択信号φ
４、φ５に相応して比較される。各個の論理ユニットLU
において比較から得られたブール演算（この例ではナン
ド演算）の結果は、前記の作動モードに類似して、その
つどの充電コンデンサＣの電位状態を決定する。この結
果は再び、前記のように、反転可能であり（第２の作動
モードMOD2）、評価回路AMPLおよび半導体メモリのデー
タ出力端を介して読出し可能であり、またメモリセル領
域MCFのなかに記憶可能である。さらに論理ユニットLU
の全ブロックの充電コンデンサＣに並列に第３の作動モ
ードMOD3が応用可能である。

第７図による実施例は、単一の第４の作動モード選択
信号φ６の代わりに２つの互いに無関係に制御可能な第
４の作動モード選択信号φ６、φ７を有する点で、第６
図による実施例と相違している。第４の作動モード選択
信号φ６は各論理ユニットLUにおいて一方のメモリトラ
ンジスタST1のゲートと接続されている。それに対して
他方の第４の作動モード選択信号φ７は各論理ユニット
LUにおいて他方のメモリトランジスタST11のゲートと接
続されている。この実施例により前記の第５の作動モー
ドMOD5がそれらの個々の種々の演算により“マスキング
ビット”の使用のもとに可能である。論理ユニットLUの
ブロックからの１つ（またはそれ以上）の特定の論理ユ
ニットLUが第５の作動モードMOD5の実行のために使用さ
れてはならないならば、（すなわちたとえば、その充電
コンデンサＣの充電状態がなんらかのデータに無関係に
不変にとどまるべきであれば、）論理ユニットLUの両メ
モリ節点S1、S11のなかに、（ｎチャネルトランジスタ
が“論理0"の場合に）両第１のトランスファトランジス
タTT1、TT11を確実に遮断する値を記憶すべきである。
それによって充電コンデンサＣは放電され得ない。

両ビット線半部BLH、▲▼（それらを介して比
較データおよびそれに対して相補性のデータＸがメモ
リ節点S1、S11に充電される）は周知のように常に互い
に相補性の電気的状態を有する。すなわち第６図中の作
動モード選択信号φ６の能動化により両メモリ節点S1、
S11は同時に、両第１のトランスファトランジスタTT1、
TT11を遮断する等しい値を記憶し得ない。しかし、この
ことは２つの異なる互いに無関係な作動モード選択信号
φ６、φ７の使用により達成可能である。記憶すべき値
“論理1"が両第１のトランスファトランジスタTT1、TT1
1を遮断するという仮定のもとに、下記のように進めら
れる。

先ず一方のビット線半部BLHが（公知の前記の措置に
より）値“論理0"で占められる。次いで一方の第４の作
動モード選択信号φ６が能動化され、従って与えられて
いる“論理0"が一方のメモリ節点S1に到達する。それに
続く一方の第４の作動モード選択信号φ６の不能動化に
より“論理0"が一方のメモリ節点S1に記憶された状態に
とどまり、それと接続されている他方の第１のトランス
ファトランジスタT11は確実に遮断された状態にとどま
る。

それに続いて他方のビット線半部▲▼が値“論
理0"で占められる。次いで他方の第４の作動モード選択
信号φ７が能動化され、従って与えられている“論理0"
が他方のメモリ節点S11に到達する。それに続く他方の
第４の作動モード選択信号φ７の不能動化により“論理
0"が他方のメモリ節点S11に記憶された状態にとどま
り、それと接続されている他方の第１のトランスファト
ランジスタT11は同じく確実に遮断された状態にとどま
る。

第６図および第７図の実施例において作動モードMOD3
またはMOD4が実行されるべきであれば、第４の作動モー
ド選択信号φ６、φ７は能動化された状態に保つべきで
ある。第２の作動モードMOD2の実行には第４の作動モー
ド選択信号φ６、φ７は影響しない。なぜならば、第３
の作動モード選択信号φ４、φ５が不能動化されている
からである。第１の作動モードMOD1の実行のためには、
前記のように、すべての作動モード選択信号φｊを不能
動状態に保つべきである。

第８図および第９図には本発明の別の実施例が示され
ている。これらの実施例は、メモリセルMCのなかにワー
ド線に沿って記憶されており、またこれらから（並列
に）読出されかつ評価されるデータAiと、メモリ節点S1
のなかに記憶されている比較データXiとの加算および減
算を可能にする。これらの実施例はさらに乗算および除
算を可能にする。なぜならば、これらは周知のように単
に加算および減算の多数回の実行であるからである。こ
れらの算術演算は本発明による回路の第６の作動モード
MOD6である。第７図による実施例と比較して、第８図お
よび第９図による実施例は追加的にそれぞれ１つのシフ
トトランジスタTSを有する。シフトトランジスタTSはそ
の電流経路（＝チャネル）で論理ユニットLUの充電コン
デンサＣの第１の端子と個々の論理ユニットLUの順番が
先行（第８図）または後続（第９図）のビット線BLとの
間に配置されている。一方のビット線半部BLHへの接続
が行われるか、他方のビット線半部▲▼への接続
が行われるかは、実現可能な機能に対して、原理的に見
て、重要ではない。シフトトランジスタTSはそのゲート
で共通に、第５の作動モード選択信号として作用するシ
フト信号φＳと接続されている。この配置はシフトレジ
スタ機能を可能にする。充電コンデンサＣに記憶された
電位はそれによって相応の隣りのビット線BLにさらに書
込み可能であり、またこれから両トランジスタT1、T2の
１つを介してそれと接続されている充電コンデンサＣに
さらに書込み可能である。

第８図による実施例では、一方のオペランド（たとえ
ばデータAi）の“最上位ビット”はビット線BLの考察し
ている順序（上から下へ）で最初のビット線に与えられ
ている。それに対して第９図による実施例では、“最上
位ビット”は考察している順序で最後のビット線BLに与
えられている。

原理的に加算は下記の仕方で進行する。先ず一方のオ
ペランド（論理ユニットLUごとに１つの比較データＸ）
が論理ユニットLUの一方の能動化メモリ節点S1（または
S11）のなかに記憶される。次いで他方のオペランド
（ビット線ごとにデータＡとして）が並列に、特定のア
ドレス指定されたワード線WLと接続されているすべての
メモリセルMCから読出され、評価され、かつ増幅され
る。両オペランドはいま、第４の作動モードMOD4として
既に説明されたように、ブール演算“排他的オア”とし
て互いに論理演算される（これはいわゆる“半加算”に
相当する）。結果は個々の充電コンデンサＣに生ずる充
電状態により与えられる。この結果はいま他方のワード
線WLのアドレス指定のもとにメモリセル領域MCFのなか
に復帰書込みされる。続いて、最初にアドレス指定され
たワード線WLがもう一度アドレス指定され、それにより
そこに記憶されたデータＡが（もう一度）ビット線BLに
到達する。いまブール演算“アンド”が第４の作動モー
ドMOD4としてデータＡおよび（なお記憶されている）比
較データＸに対して実行される。それによって論理ユニ
ットLUごとにいわゆる桁上げ（“桁上げビット”）が充
電コンデンサＣに生ずる。シフト信号φＳの能動化によ
りこの桁上げがいま隣りのビット線上にさらにシフトさ
れ、そのビット線上で評価回路AMPLにより評価かつ増幅
される。シフト信号φＳは再び不能動化される。こうし
て取り扱われる桁上げはいまそのつどの論理ユニットLU
の一方のメモリ節点S1のなかに記憶される。いま、前記
の排他的オア演算の結果を記憶するのに用いられたワー
ド線がアドレス指定される。上記の結果は再びビット線
上に読出され、評価され、増幅され、また第４の作動モ
ードMOD4により、メモリ節点S1に記憶された桁上げに関
してブール演算“排他的オア”を受ける。その結果は次
いで加算の全結果である。

減算の際には先ず第２の作動モードMOD2（反転）が、
続いて第６の作動モードMODが実行される。減算の多数
回の実行により除算も可能である。

順番が最初の論理ユニットLUにおいて充電コンデンサ
Ｃの第１の端子がシフトトランジスタTSを介して、順番
が最後のビット線BLと接続されていること、または順番
が最後の論理ユニットLUにおいて充電コンデンサＣの第
１の端子がシフトトランジスタTSを介して、順番が最初
のビット線BLと接続されていることは特に有利である。
この実施例により、いわゆるモジュロ加算およびモジュ
ロ減算が可能である。

一時記憶キャパシタンスC1、C11は必ずしも分離した
回路要素の形態で実現される必要はない。一時記憶キャ
パシタンスとして第１のトランスファトランジスタTT
1、TT11の寄生キャパシタンス効果（たとえばその酸化
物ゲート−キャパシタンス）を利用することは有利であ
る。

さらに充電コンデンサＣがスタティックメモリセルに
より置換されていることは有利である。

メモリセル領域MCFのメモリセルMCが“ダイナミック
ランダムアクセスメモリセル”形式または“スタティッ
クランダムアクセスメモリセル”形式または不揮発形式
（たとえばEPROM、EEPROMのような）メモリセルである
ことは有利である。

本発明による集積半導体回路はさらに前記の種々の作
動モードMODkの組み合わせにより、別の説明されない作
動を実行し得る可能性を提供する。

【図面の簡単な説明】

第１図は本発明による回路の概要を示す図、、第２図は
その一部分を示す図、第３図ないし第９図は回路の個々
の論理ユニットの有利な実施例の回路図である。 AMPL……評価回路 BL……ビット線 BLH、▲▼……ビット線半部Ｃ……充電コンデンサ C1、C11……一時記憶キャパシタンス CL……支援キャパシタンス DISC……弁別器回路Ｌ……共通線 LU……論理ユニット MC……メモリセル MCF……メモリセル領域 MEM……メモリ範囲 MODk……作動モード S1、S11……メモリ節点 ST1、ST11……メモリトランジスタ TS……シフトトランジスタ TT1〜TT12……トランスファトランジスタ VDD、VSS……固定電位 WL……ワード線 φｊ……作動モード選択信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−20388（ＪＰ，Ａ) 特開昭60−20389（ＪＰ，Ａ) 特開昭62−86600（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/409

Claims

(57)【特許請求の範囲】

【請求項１】１つのメモリ範囲（MEM）を有する集積半
導体回路であって、ワード線（WL）およびビット線（BL）を介してアドレス
指定可能なメモリセル（MC）を有する少なくとも１つの
メモリセル領域（MCF）を含んでおり、ビット線（BL）の数に相応する数の評価回路（AMPL）を
含んでおり、その各評価回路（AMPL）が１つのビット線
（BL）と接続されており、論理ユニット（LU）の１つのブロックを含んでおり、各論理ユニット（LU）は１つのビット線（BL）と接続さ
れ、論理ユニット（LU）はメモリ範囲（MEM）からビッ
ト線（BL）を介して読出され評価されるデータのディジ
タル処理に用いられ、論理ユニット（LU）のブロックは種々の作動モード（MO
Dk,k＝１…ｎ）で作動可能であり、作動モード（MODk）
は作動モード選択信号（φj,j＝１…ｍ）により選択可
能であり、各評価回路（AMPL）はビット線を２つの少なくとも近似
的に等しいビット線半部（BLH、BLH）に分割するように
ビット線（BL）と接続されており、各論理ユニット（LU）はビット線（BL）とその両ビット
線半部（BLH、BLH）を介して接続されており、各論理ユニット（LU）は少なくとも２つのトランジスタ
（T1、T2）及び１つの充電コンデンサ（Ｃ）を含んでお
り、充電コンデンサ（Ｃ）の第１の端子はトランジスタ（T
1、T2）のそれぞれのドレイン・ソース間経路を介して
ビット線半部（BLH、BLH）の１つと接続され、第２の端
子は固定電位（VSS;VDD）に接続されており、トランジスタ（T1、T2）のゲートは２つの第１の作動モ
ード選択信号（φ１、φ２）と接続されている集積半導体回路において、充電コンデンサ（Ｃ）の第１の端子は第３のトランジス
タ（T3）を介してスイッチング可能に共通線（Ｌ）と接
続され、共通線（Ｌ）は共通線（Ｌ）の充電状態を認識するため
弁別器回路（DISC）と接続され、第３のトランジスタ（T3）が読出され評価されるデータ
のｉ重（ｉ＝論理ユニット（LU）の数）の論理比較の実
行のため第２の作動モード選択信号（φ３）により制御
され、ｉ重の論理比較の結果が弁別器回路（DISC）の出力端に
生ずることを特徴とする集積半導体回路。
【請求項２】共通線（Ｌ）が固定電位（VDD;VSS）の１
つに予充電可能であることを特徴とする請求項１記載の
集積半導体回路。
【請求項３】第１の作動モード（MOD1）ではすべての作
動モード選択信号（φｊ）が不能動化されており、読出
され評価されるデータが不変にとどまることを特徴とす
る請求項１記載の集積半導体回路。
【請求項４】共通線（Ｌ）が、固定電位（VSS、VDD）の
１つと接続されている支援キャパシタンス（CL）と接続
されていることを特徴とする請求項１記載の集積半導体
回路。
【請求項５】第１の両トランジスタ（T1、T2）のドレイ
ンと両ビット線半部（BLH、BLH）との間に各１つの第１
のトランスファトランジスタ（TT1、TT11）および第２
のトランスファトランジスタ（TT2、TT12）がそれらの
チャネルで直列に相前後して配置され、両第２のトラン
スファトランジスタ（TT2、TT12）のゲートがそれぞれ
２つの第３の作動モード選択信号（φ４、φ５）の１つ
と接続され、一方の第１のトランスファトランジスタ
（TT1）のゲートが他方のビット線半部（BLH）と接続さ
れ、他方の第１のトランスファトランジスタ（TT11）の
ゲートが一方のビット線半部（BLH）と接続されている
ことを特徴とする請求項１ないし４のいずれか１つに記
載の集積半導体回路。
【請求項６】両第１のトランスファトランジスタ（TT
1、TT11）のゲートが更に、２つのメモリ節点（S1、S1
1）を形成して２つの一時記憶キャパシタンス（C1、C1
1）の第１の電極と接続され、一時記憶キャパシタンス
（C1、C11）の第２の電極が固定電位（VSS、VDD）と接
続され、両メモリ節点（S1、S11）と相応のビット線半
部（BLH、BLH）との間にメモリトランジスタ（ST1、ST1
1）がそれらのチャネルで配置され、メモリトランジス
タ（ST1、ST11）のゲートが第４の作動モード選択信号
（φ６）と接続されていることを特徴とする請求項５記
載の集積半導体回路。
【請求項７】両第１のトランスファトランジスタ（TT
1、TT11）のゲートが更に、２つのメモリ節点（S1、S1
1）を形成して２つの一時記憶キャパシタンス（C1、C1
1）の第１の電極と接続され、一時記憶キャパシタンス
（C1、C11）の第２の電極が固定電位（VSS、VDD）と接
続され、両メモリ節点（S1、S11）と相応のビット線半
部（BLH、BLH）との間にメモリトランジスタ（ST1、ST1
1）がそれらのチャネルで配置され、メモリトランジス
タ（ST1、ST11）の各ゲートが２つの第４の作動モード
選択信号（φ６、φ７）の１つと接続されていることを
特徴とする請求項５記載の集積半導体回路。
【請求項８】各論理ユニット（LU）において充電コンデ
ンサ（Ｃ）の第１の端子がさらにシフトトランジスタ
（TS）のチャネルを介して、順番が先行または後続のビ
ット線（BL）のビット線半部（BLH、BLH）の１つと接続
され、シフトトランジスタ（TS）のゲートにシフト信号
（φＳ）が第５の作動モード選択信号として与えられて
いることを特徴とする請求項６または７記載の集積半導
体回路。
【請求項９】順番が最初の論理ユニット（LU）において
充電コンデンサ（Ｃ）の第１の端子がシフトトランジス
タ（TS）を介して、順番が最後のビット線（BL）と接続
されていることを特徴とする請求項８記載の集積半導体
回路。
【請求項１０】順番が最後の論理ユニット（LU）におい
て充電コンデンサ（Ｃ）の第１の端子がシフトトランジ
スタ（TS）を介して、順番が最初のビット線（BL）と接
続されていることを特徴とする請求項８記載の集積半導
体回路。
【請求項１１】一時記憶キャパシタンス（C1、C11）が
第１のトランスファトランジスタ（TT1、TT11）の寄生
キャパシタンスとして形成されていることを特徴とする
請求項６ないし10のいずれか１つに記載の集積半導体回
路。
【請求項１２】各論理ユニット（LU）の充電コンデンサ
（Ｃ）がスタティックメモリセルにより置換されている
ことを特徴とする請求項１ないし11のいずれか１つに記
載の集積半導体回路。
【請求項１３】メモリセル（MC）がダイナミックランダ
ムアクセスメモリセルであることを特徴とする請求項１
ないし12のいずれか１つに記載の集積半導体回路。
【請求項１４】メモリセル（MC）がスタティックランダ
ムアクセスメモリセルであることを特徴とする請求項１
ないし12のいずれか１つに記載の集積半導体回路。
【請求項１５】メモリセル（MC）が不揮発性のメモリセ
ルであることを特徴とする請求項１ないし12のいずれか
１つに記載の集積半導体回路。