JP2701463B2 - 半加算回路 - Google Patents
半加算回路Info
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- JP2701463B2 JP2701463B2 JP17670089A JP17670089A JP2701463B2 JP 2701463 B2 JP2701463 B2 JP 2701463B2 JP 17670089 A JP17670089 A JP 17670089A JP 17670089 A JP17670089 A JP 17670089A JP 2701463 B2 JP2701463 B2 JP 2701463B2
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- drain
- signal
- switch means
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半加算回路に関する。より詳細には、電界効
果形トランジスタ（以下、FETと略称する）で構成する
のに適し、低コストで高速な半加算回路に関する。
果形トランジスタ（以下、FETと略称する）で構成する
のに適し、低コストで高速な半加算回路に関する。
従来の技術 従来の半加算回路は、CMOS論理ゲートを組合わせて構
成されている。複数ビットの半加算回路は、ビット数に
等しい数の１ビット半加算回路で構成することができ
る。
成されている。複数ビットの半加算回路は、ビット数に
等しい数の１ビット半加算回路で構成することができ
る。
第５図は、従来の半加算回路の一例を示すブロック図
である。
である。
第５図に示す半加算回路は、４ビットの半加算回路で
あり、１ビット半加算器１〜４を具備する。１ビット半
加算器１は、外部から入力データ信号D1および桁上げ信
号C1を共通の入力とするNORゲート11およびNANDゲート1
2と、NANDゲート12の出力を入力とし桁上げ信号C2を１
ビット半加算器２に出力するNOTゲート13と、NORゲート
11およびNOTゲート13の出力を入力とし、加算データ信
号S1を外部に出力するNORゲート14とを具備する。これ
ら４つのゲートはすべてCMOS論理ゲートである。
あり、１ビット半加算器１〜４を具備する。１ビット半
加算器１は、外部から入力データ信号D1および桁上げ信
号C1を共通の入力とするNORゲート11およびNANDゲート1
2と、NANDゲート12の出力を入力とし桁上げ信号C2を１
ビット半加算器２に出力するNOTゲート13と、NORゲート
11およびNOTゲート13の出力を入力とし、加算データ信
号S1を外部に出力するNORゲート14とを具備する。これ
ら４つのゲートはすべてCMOS論理ゲートである。
１ビット半加算器２〜４も１ビット半加算器１と同一
の構成であり、外部から入力データ信号D2〜D4を、さら
に１ビット半加算器１〜３から桁上げ信号C2〜C4をそれ
ぞれ入力し、桁上げ信号C3〜C5を、さらに加算データ信
号S2〜S4をそれぞれ出力する。
の構成であり、外部から入力データ信号D2〜D4を、さら
に１ビット半加算器１〜３から桁上げ信号C2〜C4をそれ
ぞれ入力し、桁上げ信号C3〜C5を、さらに加算データ信
号S2〜S4をそれぞれ出力する。
上記の半加算回路の１ビット半加算器１の動作につい
て説明する。
て説明する。
２つの入力、すなわち入力データ信号D1および桁上げ
信号C1が共に論理値“0"のとき、NORゲート11の出力が
論理値“1"となり、NORゲート14の出力、すなわち加算
データ信号S1は論理値“0"となる。また、このとき、NA
NDゲート12の出力は論理値“1"となり、NOTゲート13の
出力、すなわち桁上げ信号C2は論理値“0"となる。
信号C1が共に論理値“0"のとき、NORゲート11の出力が
論理値“1"となり、NORゲート14の出力、すなわち加算
データ信号S1は論理値“0"となる。また、このとき、NA
NDゲート12の出力は論理値“1"となり、NOTゲート13の
出力、すなわち桁上げ信号C2は論理値“0"となる。
２つの入力D1およびC1のうち、いずれか一方が論理値
“1"、他方が論理値“0"のとき、NORゲート11およびNOT
ゲート13の出力は、共に論理値“0"となるから、加算デ
ータ信号は論理値“1"、桁上げ信号C2は論理値“0"とな
る。
“1"、他方が論理値“0"のとき、NORゲート11およびNOT
ゲート13の出力は、共に論理値“0"となるから、加算デ
ータ信号は論理値“1"、桁上げ信号C2は論理値“0"とな
る。
２つの入力D1およびC1が共に論理値“1"のときは、NO
Tゲート13の出力が論理値“1"となるから、加算データ
信号S1は論理値“0"、桁上げ信号C2は論理値“1"とな
る。
Tゲート13の出力が論理値“1"となるから、加算データ
信号S1は論理値“0"、桁上げ信号C2は論理値“1"とな
る。
１ビット半加算器２〜４も上記と同様に動作する。
周知のように、CMOSの２入力NORゲート、NANDゲート
はそれぞれ４個のFETを要し、同じくNOTゲートは２個の
FETを要する。従って、第５図の半加算回路は、１ビッ
ト当たり14個のFETを要する。ｎビットの半加算回路で
は必要FET数は14nとなるから、たとえば16ビットの半加
算回路は224個のFETを要する。また、１つの桁上げ信号
が印加されるFET数は出力側４個、入力側４個の合計８
個である。
はそれぞれ４個のFETを要し、同じくNOTゲートは２個の
FETを要する。従って、第５図の半加算回路は、１ビッ
ト当たり14個のFETを要する。ｎビットの半加算回路で
は必要FET数は14nとなるから、たとえば16ビットの半加
算回路は224個のFETを要する。また、１つの桁上げ信号
が印加されるFET数は出力側４個、入力側４個の合計８
個である。
発明が解決しようとする課題 上述した従来の半加算回路は、１ビット当たりの必要
なFET数が多いので、高価であり、消費電力が大きい。
また、１つの桁上げ信号が多数のFETに印加されるた
め、桁上げ信号に対する負荷容量が大きく、桁上げ信号
の演算時間が長く、動作が遅いという欠点がある。
なFET数が多いので、高価であり、消費電力が大きい。
また、１つの桁上げ信号が多数のFETに印加されるた
め、桁上げ信号に対する負荷容量が大きく、桁上げ信号
の演算時間が長く、動作が遅いという欠点がある。
そこで、本発明の目的は、上記従来技術の問題点を解
決した使用するFETの数が少なく、消費電力が小さく、
且つ動作が速い半加算回路を提供することにある。
決した使用するFETの数が少なく、消費電力が小さく、
且つ動作が速い半加算回路を提供することにある。
課題を解決するための手段 本発明に従うと、複数の１ビット半加算器を備え、入
力されたデータ信号と桁上げ信号との加算演算を行い、
加算データ信号と桁上げ信号とを出力する複数ビットの
半加算回路において、 一定の周期で同時にオン／オフする第１および第２の
スイッチ手段と、前記第１のスイッチ手段がオフである
期間のほぼ中間でオフからオンになり、その後前記第１
のスイッチ手段がオフからオンになるより以前にオンか
らオフになる第３のスイッチ手段と、第１のFETと、前
記第１のFETの導電形と異なる導電形の第２のFETと、第
１および第２の制御信号出力端とを備え、前記第３のス
イッチ手段を介して前記第１のFETのソースおよび前記
第１のスイッチ手段を介して前記第２のFETのドレイン
にそれぞれ第１の電源電圧が印加され、前記第２のスイ
ッチ手段を介して前記第１のFETのドレインおよび前記
第２のFETのソースに前記第１の電源電圧と異なる電圧
の第２の電源電圧が印加され、前記第１および第２のFE
Tのゲートに前記入力桁上げ信号が印加され、前記第１
および第２のFETのドレインがそれぞれ前記第１および
第２の制御信号出力端に接続されている制御回路を具備
し、 前記１ビット半加算器が、前記第１および第２のスイ
ッチ手段とほぼ等しい周期で同時にオン／オフする第４
〜７のスイッチ手段と、第３および第４の制御出力端
と、前記第１のFETと等しい導電形で、ソースに前記第
１の制御信号出力端が接続され、ドレインが前記第３の
制御信号出力端および前記第６のスイッチ手段を介して
前記電源の前記第２の端子に接続され、ゲートに前記入
力データ信号が印加される第３のFETと、前記第１のFET
と等しい導電形で、ソースに前記第１の電源電圧が、ド
レインに前記第７のスイッチ手段を介して前記第２の電
源電圧が印加され、ゲートが前記第４の制御出力信号端
に接続されている第４のFETと、前記第２のFETと等しい
導電形で、ソースが前記第２の制御信号出力端に、ドレ
インが前記第４の制御信号出力端にそれぞれ接続され、
ドレインに前記第４のスイッチ手段を介して前記第１の
電源電圧が、ゲートに入力データ信号がそれぞれ印加さ
れる第５のFETと、前記第２のFETと等しい導電形で、ソ
ースに前記第２の電源電圧が、ドレインに前記第５のス
イッチ手段を介して前記第１の電源電圧がそれぞれ共通
に印加され、ドレインが前記加算データ信号端子に共通
に、ゲートがそれぞれ前記第３の制御出力信号端および
前記第４のFETのドレインに接続された第６および第７
のFETとを具備し、 前記第３の制御出力端が上位ビットの１ビット半加算
器の前記第３のFETのソースに、前記第４の制御出力端
が前記第５のFETのソースに接続され、最上位ビットの
１ビット半加算器の前記第４のFETのドレインが、前記
桁上げ信号を出力することを特徴とする半加算回路が提
供される。
力されたデータ信号と桁上げ信号との加算演算を行い、
加算データ信号と桁上げ信号とを出力する複数ビットの
半加算回路において、 一定の周期で同時にオン／オフする第１および第２の
スイッチ手段と、前記第１のスイッチ手段がオフである
期間のほぼ中間でオフからオンになり、その後前記第１
のスイッチ手段がオフからオンになるより以前にオンか
らオフになる第３のスイッチ手段と、第１のFETと、前
記第１のFETの導電形と異なる導電形の第２のFETと、第
１および第２の制御信号出力端とを備え、前記第３のス
イッチ手段を介して前記第１のFETのソースおよび前記
第１のスイッチ手段を介して前記第２のFETのドレイン
にそれぞれ第１の電源電圧が印加され、前記第２のスイ
ッチ手段を介して前記第１のFETのドレインおよび前記
第２のFETのソースに前記第１の電源電圧と異なる電圧
の第２の電源電圧が印加され、前記第１および第２のFE
Tのゲートに前記入力桁上げ信号が印加され、前記第１
および第２のFETのドレインがそれぞれ前記第１および
第２の制御信号出力端に接続されている制御回路を具備
し、 前記１ビット半加算器が、前記第１および第２のスイ
ッチ手段とほぼ等しい周期で同時にオン／オフする第４
〜７のスイッチ手段と、第３および第４の制御出力端
と、前記第１のFETと等しい導電形で、ソースに前記第
１の制御信号出力端が接続され、ドレインが前記第３の
制御信号出力端および前記第６のスイッチ手段を介して
前記電源の前記第２の端子に接続され、ゲートに前記入
力データ信号が印加される第３のFETと、前記第１のFET
と等しい導電形で、ソースに前記第１の電源電圧が、ド
レインに前記第７のスイッチ手段を介して前記第２の電
源電圧が印加され、ゲートが前記第４の制御出力信号端
に接続されている第４のFETと、前記第２のFETと等しい
導電形で、ソースが前記第２の制御信号出力端に、ドレ
インが前記第４の制御信号出力端にそれぞれ接続され、
ドレインに前記第４のスイッチ手段を介して前記第１の
電源電圧が、ゲートに入力データ信号がそれぞれ印加さ
れる第５のFETと、前記第２のFETと等しい導電形で、ソ
ースに前記第２の電源電圧が、ドレインに前記第５のス
イッチ手段を介して前記第１の電源電圧がそれぞれ共通
に印加され、ドレインが前記加算データ信号端子に共通
に、ゲートがそれぞれ前記第３の制御出力信号端および
前記第４のFETのドレインに接続された第６および第７
のFETとを具備し、 前記第３の制御出力端が上位ビットの１ビット半加算
器の前記第３のFETのソースに、前記第４の制御出力端
が前記第５のFETのソースに接続され、最上位ビットの
１ビット半加算器の前記第４のFETのドレインが、前記
桁上げ信号を出力することを特徴とする半加算回路が提
供される。
作用 本発明の半加算回路は、プリチャージ信号およびイネ
ーブル信号という２つの制御信号を使い、ダイナミック
動作をさせていることにより、出力レベルの変化時にお
いて電源間に貫通電流が流れない。従って、本発明は１
ビット当たりの必要なFET数が少く安価であり、消費電
力が小さい。さらに、１つの桁上げ信号が加わるFET数
が少く、したがって桁上げ信号に対する負荷容量が小さ
いので、桁上げ信号の演算時間が短く動作が速い。
ーブル信号という２つの制御信号を使い、ダイナミック
動作をさせていることにより、出力レベルの変化時にお
いて電源間に貫通電流が流れない。従って、本発明は１
ビット当たりの必要なFET数が少く安価であり、消費電
力が小さい。さらに、１つの桁上げ信号が加わるFET数
が少く、したがって桁上げ信号に対する負荷容量が小さ
いので、桁上げ信号の演算時間が短く動作が速い。
以下、本発明を実施例により、さらに詳しく説明する
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。
実施例１ 第１図に、本発明の半加算回路の一実施例の回路図を
示す。
示す。
第１図の半加算回路は、４ビットの半加算回路であ
り、１ビット半加算器21〜24と、制御回路20とを具備す
る。１ビット半加算器21〜24は、それぞれ４個のＰ形FE
Tと５個のＮ形のFETとを具備する。
り、１ビット半加算器21〜24と、制御回路20とを具備す
る。１ビット半加算器21〜24は、それぞれ４個のＰ形FE
Tと５個のＮ形のFETとを具備する。
１ビット半加算器21は、ソースがそれぞれ電源電圧V
DDおよび電源電圧VSSに接続されているＰ型FET P1、
P2、P3、Ｎ型FET N2、N3およびN4と、ゲートがともに入
力データD1の端子に、ソースがそれぞれ制御回路20の桁
上げ信号１の出力端および制御信号CL1の出力端に
接続されているＮ型FET N1およびＰ型FET P4と、ゲート
がＰ型FET P2のドレインに、ソースが電源電圧VSSに、
ドレインがＮ型FET N3のドレインと加算データ信号S1の
出力端に、それぞれ接続されているFET N5とを具備す
る。
DDおよび電源電圧VSSに接続されているＰ型FET P1、
P2、P3、Ｎ型FET N2、N3およびN4と、ゲートがともに入
力データD1の端子に、ソースがそれぞれ制御回路20の桁
上げ信号１の出力端および制御信号CL1の出力端に
接続されているＮ型FET N1およびＰ型FET P4と、ゲート
がＰ型FET P2のドレインに、ソースが電源電圧VSSに、
ドレインがＮ型FET N3のドレインと加算データ信号S1の
出力端に、それぞれ接続されているFET N5とを具備す
る。
Ｐ型FET P1およびP3のゲートはそれぞれプリチャージ
信号の端子に、ドレインはそれぞれＮ型のFET N1およ
びN3のドレインに接続されている。Ｎ型FET N2およびN4
のゲートはそれぞれプリチャージ信号Ｐの端子に、ドレ
インはそれぞれＰ型FET P2およびP4のドレインに接続さ
れている。また、Ｎ型FET N1のドレインはＰ型FET P2の
ゲートおよび桁上げ信号２の出力端に、Ｐ型FET P4
のドレインはＮ型FET N3のゲートおよび制御信号CL2の
出力端に接続されている。
信号の端子に、ドレインはそれぞれＮ型のFET N1およ
びN3のドレインに接続されている。Ｎ型FET N2およびN4
のゲートはそれぞれプリチャージ信号Ｐの端子に、ドレ
インはそれぞれＰ型FET P2およびP4のドレインに接続さ
れている。また、Ｎ型FET N1のドレインはＰ型FET P2の
ゲートおよび桁上げ信号２の出力端に、Ｐ型FET P4
のドレインはＮ型FET N3のゲートおよび制御信号CL2の
出力端に接続されている。
１ビット半加算器22〜24も上記の１ビット半加算器21
と同一の構成であり、入力データ信号D2〜D4、加算デー
タ信号S2〜S4、桁上げ信号２〜４、３〜
５、制御信号CL2〜CL4、CL3〜CL5は、１ビット半加算
器21の入力データ信号D1、加算データ信号S1、桁上げ信
号１、２、制御信号CL1、CL2にそれぞれ対応し
ている。また、１ビット半加算器21のＰ型FET P2に対応
する１ビット半加算回路24のＰ型FET P32のドレイン
は、次段の４ビット半加算回路の桁上げ信号Ciの端子に
接続され得る桁上げ信号Coの端子に、接続されている。
と同一の構成であり、入力データ信号D2〜D4、加算デー
タ信号S2〜S4、桁上げ信号２〜４、３〜
５、制御信号CL2〜CL4、CL3〜CL5は、１ビット半加算
器21の入力データ信号D1、加算データ信号S1、桁上げ信
号１、２、制御信号CL1、CL2にそれぞれ対応し
ている。また、１ビット半加算器21のＰ型FET P2に対応
する１ビット半加算回路24のＰ型FET P32のドレイン
は、次段の４ビット半加算回路の桁上げ信号Ciの端子に
接続され得る桁上げ信号Coの端子に、接続されている。
制御回路20は、ゲートがプリチャージ信号‖の端子
に、ソースが電源電圧VDDに接続されているＰ型FET P01
と、ゲートがプリチャージ信号Ｐの端子に、ソースが電
源電圧VSSに接続されているＮ型FET N02と、ゲートが下
位からの桁上げ信号Ciの端子に共通に接続されているＮ
型FET N01およびＰ型FET P02を具備する。
に、ソースが電源電圧VDDに接続されているＰ型FET P01
と、ゲートがプリチャージ信号Ｐの端子に、ソースが電
源電圧VSSに接続されているＮ型FET N02と、ゲートが下
位からの桁上げ信号Ciの端子に共通に接続されているＮ
型FET N01およびＰ型FET P02を具備する。
Ｐ型FET P01のドレインはそれぞれＮ型FET N01のドレ
インおよび桁上げ信号１の出力端に、Ｎ型FET N02
のドレインはＰ型FET P02のドレインおよび制御信号
１の出力端に、接続されている。Ｎ型FET N01のソー
スは電源電圧VSSに、Ｐ型FET P02のソースはFET P03の
ドレインに、Ｐ型FET P03のゲートは、イネーブル信号
の端子に、またソースは、電源電圧VDDに、接続され
ている。
インおよび桁上げ信号１の出力端に、Ｎ型FET N02
のドレインはＰ型FET P02のドレインおよび制御信号
１の出力端に、接続されている。Ｎ型FET N01のソー
スは電源電圧VSSに、Ｐ型FET P02のソースはFET P03の
ドレインに、Ｐ型FET P03のゲートは、イネーブル信号
の端子に、またソースは、電源電圧VDDに、接続され
ている。
以下、第３図を共に参照して、制御回路20の動作につ
いて説明する。第３図は、制御回路20の動作状態をを表
すタイム・チャートである。
いて説明する。第３図は、制御回路20の動作状態をを表
すタイム・チャートである。
プリチャージＰは、区間ａで論理値“1"、区間ｂ、
ｃ、ｄ、ｅ…‥で論理値“0"をとる。プリチャージ
は、プリチャージ信号Ｐと逆相の信号である。また、イ
ネーブル信号は、区間ａの開始時に論理値“0"から
“1"に区間ｂ、ｃ、ｄ、ｅ…‥のほぼ中間に論理値“1"
から“0"に変わる信号である。
ｃ、ｄ、ｅ…‥で論理値“0"をとる。プリチャージ
は、プリチャージ信号Ｐと逆相の信号である。また、イ
ネーブル信号は、区間ａの開始時に論理値“0"から
“1"に区間ｂ、ｃ、ｄ、ｅ…‥のほぼ中間に論理値“1"
から“0"に変わる信号である。
まず、区間ａにおける動作について説明する。
この区間で下位からの桁上げ信号Ciを論理値“0"にす
る。Ｐ型FET P01がオン、Ｎ型FET N01がオフであるか
ら、制御信号１の出力端は電源電圧VDDの電位（論
理値“1"の電位）にチャージされる。また、Ｎ型FET N
02がオン、Ｐ型FET P03がオフであるから、制御信号CL1
の出力端は、電源電圧VSSの電位（論理値“0"の電位）
にチャージされる。このように、区間ａは桁上げ信号
１および制御信号CL1の各出力端をプリチャージして
制御サイクルの初期状態にセットする区間である。Ｐ型
FET P01およびＮ型FET N02は、このプリチャージ動作を
制御するスイッチとして動作している。
る。Ｐ型FET P01がオン、Ｎ型FET N01がオフであるか
ら、制御信号１の出力端は電源電圧VDDの電位（論
理値“1"の電位）にチャージされる。また、Ｎ型FET N
02がオン、Ｐ型FET P03がオフであるから、制御信号CL1
の出力端は、電源電圧VSSの電位（論理値“0"の電位）
にチャージされる。このように、区間ａは桁上げ信号
１および制御信号CL1の各出力端をプリチャージして
制御サイクルの初期状態にセットする区間である。Ｐ型
FET P01およびＮ型FET N02は、このプリチャージ動作を
制御するスイッチとして動作している。
区間ｂ、ｄは、下位からの桁上げ信号Ciが論理値“1"
である場合の制御区間である。Ciが“1"である場合、Ｐ
型FET P01がオフ、Ｎ型FET N01がオンであるから、桁上
げ信号１の出力端は論理値“0"の電位にチャージさ
れる。また、Ｎ型FET N02およびＰ型FET P02が共にオフ
であるから、制御信号CL1の出力端は論理値“0"の電位
が保持される。
である場合の制御区間である。Ciが“1"である場合、Ｐ
型FET P01がオフ、Ｎ型FET N01がオンであるから、桁上
げ信号１の出力端は論理値“0"の電位にチャージさ
れる。また、Ｎ型FET N02およびＰ型FET P02が共にオフ
であるから、制御信号CL1の出力端は論理値“0"の電位
が保持される。
区間ｃ、ｅは、下位からの桁上げ信号Ciが論理値“0"
である場合の制御区間である。Ciが“0"である場合、Ｐ
型FET P01およびＮ型FET N01が共にオフであるから、桁
上げ信号１の出力端は論理値“1"の電位が保持され
る。また、Ｎ型FET N02がオフおよびＰ型FET P02がオン
であるから、イネーブル信号が論理値“0"になると、
制御信号CL1の出力端は論理値“1"の電位にチャージさ
れる。
である場合の制御区間である。Ciが“0"である場合、Ｐ
型FET P01およびＮ型FET N01が共にオフであるから、桁
上げ信号１の出力端は論理値“1"の電位が保持され
る。また、Ｎ型FET N02がオフおよびＰ型FET P02がオン
であるから、イネーブル信号が論理値“0"になると、
制御信号CL1の出力端は論理値“1"の電位にチャージさ
れる。
第４図を共に参照して１ビット半加算器21の動作につ
いて説明する。第４図は、１ビット半加算器21の動作状
態を表すタイム・チャートである。
いて説明する。第４図は、１ビット半加算器21の動作状
態を表すタイム・チャートである。
プリチャージ信号Ｐ、、CL1信号および１信号
は、第３図と等しいので、説明を省略する。入力データ
信号D1は、区間ａのほぼ中間で論理値が変化する信号で
ある。
は、第３図と等しいので、説明を省略する。入力データ
信号D1は、区間ａのほぼ中間で論理値が変化する信号で
ある。
まず、区間ａにおける動作について説明する。
Ｐ型FET P1がオン、Ｎ型FET N1がオフであるから、桁
上げ信号２の出力端は論理値“1"の電位にチャージ
される。また、Ｎ型FET N4がオン、Ｐ型FET P4がオフで
あるから、制御信号CL2の出力端は論理値“0"の電位に
チャージされる。
上げ信号２の出力端は論理値“1"の電位にチャージ
される。また、Ｎ型FET N4がオン、Ｐ型FET P4がオフで
あるから、制御信号CL2の出力端は論理値“0"の電位に
チャージされる。
さらに、Ｎ型FET N2がオン、Ｐ型FET P2がオフである
から、Ｎ型FET N5はゲートが論理値“0"の電位にチャー
ジされ、オフになる。また、Ｐ型FET P3がオン、Ｎ型FE
T N3がオフであるから、加算データ信号S1の出力端は論
理値“1"の電位にチャージされる。このように、区間ａ
は桁上げ信号２、制御信号CL2および加算データ信
号S1の各出力端をプリチャージして演算サイクルの初期
状態にセットする区間である。Ｐ型FET P1、Ｐ型FET
P3、Ｎ型FET N2およびＮ型FET N4は、このプリチャージ
動作を制御するスイッチとして動作している。
から、Ｎ型FET N5はゲートが論理値“0"の電位にチャー
ジされ、オフになる。また、Ｐ型FET P3がオン、Ｎ型FE
T N3がオフであるから、加算データ信号S1の出力端は論
理値“1"の電位にチャージされる。このように、区間ａ
は桁上げ信号２、制御信号CL2および加算データ信
号S1の各出力端をプリチャージして演算サイクルの初期
状態にセットする区間である。Ｐ型FET P1、Ｐ型FET
P3、Ｎ型FET N2およびＮ型FET N4は、このプリチャージ
動作を制御するスイッチとして動作している。
区間ｂは、入力データ信号D1が論理値“1"、桁上げ信
号１が“0"である場合の演算区間である。Ｐ型FET
P1がオフ、Ｎ型FET N1がオンであるから、桁上げ信号
２の出力端は論理値“0"の電位にチャージされる。ま
た、Ｎ型FET N4およびＰ型FET P4が共にオフであるか
ら、制御信号CL2の出力端には論理値“0"の電位が保持
される。さらに、Ｎ型FET N2がオフ、Ｐ型FET P2がオン
であるから、Ｎ型FET N5はゲートが論理値“1"の電位に
チャージされ、オンになる。また、Ｐ型FET P3およびＮ
型FET N3が共にオフであるから、加算データ信号S1の出
力端は論理値“0"の電位にチャージされる。
号１が“0"である場合の演算区間である。Ｐ型FET
P1がオフ、Ｎ型FET N1がオンであるから、桁上げ信号
２の出力端は論理値“0"の電位にチャージされる。ま
た、Ｎ型FET N4およびＰ型FET P4が共にオフであるか
ら、制御信号CL2の出力端には論理値“0"の電位が保持
される。さらに、Ｎ型FET N2がオフ、Ｐ型FET P2がオン
であるから、Ｎ型FET N5はゲートが論理値“1"の電位に
チャージされ、オンになる。また、Ｐ型FET P3およびＮ
型FET N3が共にオフであるから、加算データ信号S1の出
力端は論理値“0"の電位にチャージされる。
区間ｃは、入力データ信号D1、桁上げ信号１が、
共に論理値“0"である場合の演算区間である。Ｐ型FET
P1およびＮ型FET N1が共にオフであり、Ｎ型FET N2のソ
ースが論理値“1"であるから、桁上げ信号２の出力
端は論理値“1"の電位が保持される。また、Ｎ型FET N4
がオフ、Ｐ型FET P4がオンであるから、制御信号CL2の
出力端は論理値“0"の電位が保持される。さらに、Ｎ型
FET N2およびＰ型FET P2が共にオフであるから、Ｎ型FE
T N5はゲートが論理値“0"の電位に保持され、オフのま
まとなる。また、Ｐ型FET P3およびＮ型FET N3が共にオ
フであるから、加算データ信号S1の出力端は論理値“1"
の電位が保持される。
共に論理値“0"である場合の演算区間である。Ｐ型FET
P1およびＮ型FET N1が共にオフであり、Ｎ型FET N2のソ
ースが論理値“1"であるから、桁上げ信号２の出力
端は論理値“1"の電位が保持される。また、Ｎ型FET N4
がオフ、Ｐ型FET P4がオンであるから、制御信号CL2の
出力端は論理値“0"の電位が保持される。さらに、Ｎ型
FET N2およびＰ型FET P2が共にオフであるから、Ｎ型FE
T N5はゲートが論理値“0"の電位に保持され、オフのま
まとなる。また、Ｐ型FET P3およびＮ型FET N3が共にオ
フであるから、加算データ信号S1の出力端は論理値“1"
の電位が保持される。
区間ｄは、入力データ信号D1、桁上げ信号１が、
共に論理値“0"である場合の演算区間である。Ｐ型FET
P1およびＮ型FET N1が共にオフであるから、桁上げ信号
２の出力端は論理値“1"の電位が保持される。ま
た、Ｎ型FET N4がオフ、Ｐ型FET P4がオンであるが、Ｐ
型FET P4のソースが論理値“0"であるから、制御信号CL
2の出力端は論理値“0"の電位が保持される。したがっ
て、Ｎ型FET N2およびＰ型FET P2が共にオフであるか
ら、Ｎ型FET N5はゲートが論理値“0"の電位に保持さ
れ、オフのままとなる。また、Ｐ型FET P3およびＮ型FE
T N3が共にオフであるから、加算データ信号S1の出力端
は論理値“1"の電位が保持される。
共に論理値“0"である場合の演算区間である。Ｐ型FET
P1およびＮ型FET N1が共にオフであるから、桁上げ信号
２の出力端は論理値“1"の電位が保持される。ま
た、Ｎ型FET N4がオフ、Ｐ型FET P4がオンであるが、Ｐ
型FET P4のソースが論理値“0"であるから、制御信号CL
2の出力端は論理値“0"の電位が保持される。したがっ
て、Ｎ型FET N2およびＰ型FET P2が共にオフであるか
ら、Ｎ型FET N5はゲートが論理値“0"の電位に保持さ
れ、オフのままとなる。また、Ｐ型FET P3およびＮ型FE
T N3が共にオフであるから、加算データ信号S1の出力端
は論理値“1"の電位が保持される。
区間ｅは、入力データ信号D1が論理値“0"、桁上げ信
号１が“1"である場合の演算区間である。Ｐ型FET
P1およびＮ型FET N1が共にオフであるから、桁上げ信号
１の出力端は論理値“1"の電位が保持される。ま
た、Ｎ型FET N4がオフ、Ｐ型FET P4がオンであるから、
制御信号CL1が論理値“1"になると、制御信号CL2の出力
端は論理値“1"にチャージされる。したがって、Ｎ型FE
T N2およびＰ型FET P2が共にオフであるから、Ｎ型FET
N5はゲートが論理値“0"の電位に保持され、オフのまま
となる。また、Ｐ型FET P3がオフ、Ｎ型FET N3がオンで
あるから、加算データ信号S1の出力端は論理値“0"の電
位にチャージされる。
号１が“1"である場合の演算区間である。Ｐ型FET
P1およびＮ型FET N1が共にオフであるから、桁上げ信号
１の出力端は論理値“1"の電位が保持される。ま
た、Ｎ型FET N4がオフ、Ｐ型FET P4がオンであるから、
制御信号CL1が論理値“1"になると、制御信号CL2の出力
端は論理値“1"にチャージされる。したがって、Ｎ型FE
T N2およびＰ型FET P2が共にオフであるから、Ｎ型FET
N5はゲートが論理値“0"の電位に保持され、オフのまま
となる。また、Ｐ型FET P3がオフ、Ｎ型FET N3がオンで
あるから、加算データ信号S1の出力端は論理値“0"の電
位にチャージされる。
第３図および第４図に図示するように、プリチャージ
信号Ｐ、イネーブル信号が、ともに論理チャージ“0"
をタイミングTeで、加算データ信号S1をサンプルする。
なお、区間ｂ、ｃ、ｄでもタイミングTeに対応するTb、
Tc、Tdで、加算データ信号S1をサンプルする。
信号Ｐ、イネーブル信号が、ともに論理チャージ“0"
をタイミングTeで、加算データ信号S1をサンプルする。
なお、区間ｂ、ｃ、ｄでもタイミングTeに対応するTb、
Tc、Tdで、加算データ信号S1をサンプルする。
以上説明したように、本発明の半加算回路では、１ビ
ット半加算器を９個のFETで実現している。また、制御
回路は、５個のFETで構成されている。従って、本実施
例の４ビット半加算回路は、41個のFETで構成されてい
る。この４ビット半加算回路４個からなる16ビット半加
算回路は164個のFETで構成される。また、１つの桁上げ
信号が接続されるFET数は、出力側２個，入力側１〜３
個の合計３〜５個である。
ット半加算器を９個のFETで実現している。また、制御
回路は、５個のFETで構成されている。従って、本実施
例の４ビット半加算回路は、41個のFETで構成されてい
る。この４ビット半加算回路４個からなる16ビット半加
算回路は164個のFETで構成される。また、１つの桁上げ
信号が接続されるFET数は、出力側２個，入力側１〜３
個の合計３〜５個である。
実施例２ 第２図に、本発明の半加算回路の他の実施例の回路図
を示す。
を示す。
第２図の半加算回路は、第１図の半加算回路の１ビッ
トの半加算器21のＰ型FET P1、P3、Ｎ型FET N2、N4、制
御回路20のＰ型FET P01、P03、Ｎ型FET N02に代えて、
他のスイッチ素子SP1、SP3、SN2、SN4、SP01、SP03、SN
02をそれぞれ使用し、また、１ビットの半加算器22〜24
においても同様にFETに代えて他のスイッチ素子を使用
したものである。
トの半加算器21のＰ型FET P1、P3、Ｎ型FET N2、N4、制
御回路20のＰ型FET P01、P03、Ｎ型FET N02に代えて、
他のスイッチ素子SP1、SP3、SN2、SN4、SP01、SP03、SN
02をそれぞれ使用し、また、１ビットの半加算器22〜24
においても同様にFETに代えて他のスイッチ素子を使用
したものである。
本実施例の半加算回路では、上記の各スイッチ素子の
オン／オフを第１図の回路の対応するFETのオン／オフ
に対応させることにより、第３図および第４図のタイム
・チャートと同様の動作をするので、動作説明について
は省略する。
オン／オフを第１図の回路の対応するFETのオン／オフ
に対応させることにより、第３図および第４図のタイム
・チャートと同様の動作をするので、動作説明について
は省略する。
なお、第１図の半加算回路においてＰ型FET P02と
P03、第２図の半加算回路においてはＰ型FET P02とスイ
ッチ素子SP03の接続位置を入替えても動作は変わらな
い。
P03、第２図の半加算回路においてはＰ型FET P02とスイ
ッチ素子SP03の接続位置を入替えても動作は変わらな
い。
発明の効果 以上説明したように本発明の半加算回路は、プリチャ
ージ信号およびイネーブル信号を使い、ダイナミック動
作をさせていることにより、出力レベルの変化時におい
て電源間に貫通電流が流れない。また、１ビット当たり
の必要FET数が少ないので消費電力が小さく、コストも
低い。さらに１つの桁上げ信号が印加されるFET数を少
なくでき、桁上げ信号に対する負荷容量を小さくできる
ので、桁上げ信号の演算時間が短く高速で動作するとい
う効果がある。
ージ信号およびイネーブル信号を使い、ダイナミック動
作をさせていることにより、出力レベルの変化時におい
て電源間に貫通電流が流れない。また、１ビット当たり
の必要FET数が少ないので消費電力が小さく、コストも
低い。さらに１つの桁上げ信号が印加されるFET数を少
なくでき、桁上げ信号に対する負荷容量を小さくできる
ので、桁上げ信号の演算時間が短く高速で動作するとい
う効果がある。
第１図は、本発明の半加算回路の一実施例を示す回路図
であり、 第２図は、本発明の半加算回路の他の実施例を示す回路
図であり、 第３図は、第１図の半加算回路の制御回路20の動作を表
すタイム・チャートであり、 第４図は、第１図の半加算回路の１ビット半加算器21の
動作を表すタイム・チャートであり、 第５図は、従来の半加算回路の一例を示すブロック図で
ある。 〔主な参照符号〕 20……制御回路、 21〜24……１ビット半加算器， P01〜P03,P1〜P4,N02,N1〜N1〜N5……FET、 P,……プリチャージ信号、 ……イネーブル信号、 Ci,１〜5,Co……桁上げ信号、 D1〜D4……入力データ信号、 S1〜S4……加算データ信号、 CL1〜CL5……制御信号、 VDD,VSS……電源端子、 １〜４……１ビット半加算器、 C1〜C5……桁上げ信号、 11,14……NORゲート、 12……NANDゲート、 13……NOTゲート、 SP01,SP03,SN02,SP1,SP3,SN2,SN4……スイッチ素子。
であり、 第２図は、本発明の半加算回路の他の実施例を示す回路
図であり、 第３図は、第１図の半加算回路の制御回路20の動作を表
すタイム・チャートであり、 第４図は、第１図の半加算回路の１ビット半加算器21の
動作を表すタイム・チャートであり、 第５図は、従来の半加算回路の一例を示すブロック図で
ある。 〔主な参照符号〕 20……制御回路、 21〜24……１ビット半加算器， P01〜P03,P1〜P4,N02,N1〜N1〜N5……FET、 P,……プリチャージ信号、 ……イネーブル信号、 Ci,１〜5,Co……桁上げ信号、 D1〜D4……入力データ信号、 S1〜S4……加算データ信号、 CL1〜CL5……制御信号、 VDD,VSS……電源端子、 １〜４……１ビット半加算器、 C1〜C5……桁上げ信号、 11,14……NORゲート、 12……NANDゲート、 13……NOTゲート、 SP01,SP03,SN02,SP1,SP3,SN2,SN4……スイッチ素子。
Claims (1)
- 【請求項１】複数の１ビット半加算器を備え、入力され
たデータ信号と桁上げ信号との加算演算を行い、加算デ
ータ信号と桁上げ信号とを出力する複数ビットの半加算
回路において、 一定の周期で同時にオン／オフする第１および第２のス
イッチ手段と、前記第１のスイッチ手段がオフである期
間のほぼ中間でオフからオンになり、その後前記第１の
スイッチ手段がオフからオンになるより以前にオンから
オフになる第３のスイッチ手段と、第１のFETと、前記
第１のFETの導電形と異なる導電形の第２のFETと、第１
および第２の制御信号出力端とを備え、前記第３のスイ
ッチ手段を介して前記第１のFETのソースおよび前記第
１のスイッチ手段を介して前記第２のFETのドレインに
それぞれ第１の電源電圧が印加され、前記第２のスイッ
チ手段を介して前記第１のFETのドレインおよび前記第
２のFETのソースに前記第１の電源電圧と異なる電圧の
第２の電源電圧が印加され、前記第１および第２のFET
のゲートに前記入力桁上げ信号が印加され、前記第１お
よび第２のFETのドレインがそれぞれ前記第１および第
２の制御信号出力端に接続されている制御回路を具備
し、 前記１ビット半加算器が、前記第１および第２のスイッ
チ手段とほぼ等しい周期で同時にオン／オフする第４〜
７のスイッチ手段と、第３および第４の制御出力端と、
前記第１のFETと等しい導電形で、ソースに前記第１の
制御信号出力端が接続され、ドレインが前記第３の制御
信号出力端および前記第６のスイッチ手段を介して前記
電源の前記第２の端子に接続され、ゲートに前記入力デ
ータ信号が印加される第３のFETと、前記第１のFETと等
しい導電形で、ソースに前記第１の電源電圧が、ドレイ
ンに前記第７のスイッチ手段を介して前記第２の電源電
圧が印加され、ゲートが前記第４の制御出力信号端に接
続されている第４のFETと、前記第２のFETと等しい導電
形で、ソースが前記第２の制御信号出力端に、ドレイン
が前記第４の制御信号出力端にそれぞれ接続され、ドレ
インに前記第４のスイッチ手段を介して前記第１の電源
電圧が、ゲートに入力データ信号がそれぞれ印加される
第５のFETと、前記第２のFETと等しい導電形で、ソース
に前記第２の電源電圧が、ドレインに前記第５のスイッ
チ手段を介して前記第１の電源電圧がそれぞれ共通に印
加され、ドレインが前記加算データ信号端子に共通に、
ゲートがそれぞれ前記第３の制御出力信号端および前記
第４のFETのドレインに接続された第６および第７のFET
とを具備し、 前記第３の制御出力端が上位ビットの１ビット半加算器
の前記第３のFETのソースに、前記第４の制御出力端が
前記第５のFETのソースに接続され、最上位ビットの１
ビット半加算器の前記第４のFETのドレインが、前記桁
上げ信号を出力することを特徴とする半加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17670089A JP2701463B2 (ja) | 1989-07-07 | 1989-07-07 | 半加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17670089A JP2701463B2 (ja) | 1989-07-07 | 1989-07-07 | 半加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341516A JPH0341516A (ja) | 1991-02-22 |
| JP2701463B2 true JP2701463B2 (ja) | 1998-01-21 |
Family
ID=16018216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17670089A Expired - Lifetime JP2701463B2 (ja) | 1989-07-07 | 1989-07-07 | 半加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701463B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6509006B2 (ja) | 2015-03-30 | 2019-05-08 | セイコーエプソン株式会社 | テープカートリッジ |
-
1989
- 1989-07-07 JP JP17670089A patent/JP2701463B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341516A (ja) | 1991-02-22 |
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