JPH01304533A - 半加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半加算回路に関し、特に電界効果形トランジス
タ（以下ＦＥＴと称す）によシ構成するのに適する半加
算回路に関する。

〔従来の技術〕

従来、この種の半加算回路は、０ＭＯ８論理ゲートを組
合わせて構成されている。複数ビットの半加算回路は、
ビット数に等しい数の１ビット半加算回路で構成するこ
とができる。この従来の半加算回路は第４図に示すよう
に２ビットの半加算回路であり、下位ビット用の１ビッ
ト半加算器３と、上位ビット用の１ビット半加算器４と
、ＮＯＴゲート３５とを具備して構成されている。１ビ
ット半加算器３は、外部から入力データ信号Ｄ１および
桁上げ信号Ｃ１１を入力とするＮＯＲゲート３１と出力
がさらに上位ビット用の桁上げ信号ＣＱＩとなるＮＡＮ
Ｄゲート３２と、ＮＯＲゲート３１の出力を入力とする
ＮＯＴゲート３３と、ＮＡＮＤゲート３２・ＮＯＴゲー
ト３３の出力を入力とし加算データ信号Ｓ１を外部に出
力するＮＡＮＩ）ゲート３４とを備えて構成されている
。これら４つのゲートはすべて０ＭＯ８論理ゲートであ
る。１ビット半加算器４も１ビット半加算器３と同一の
構成であり、外部から入力データ信号Ｄ２を、さらに１
ビット半加算器３の桁上げ信号Ｃｏｔを入力とするＮＯ
Ｔゲート３５の出力から桁上げ信号Ｃｉ２をそれぞれ入
力し、桁上げ信号ＣＯ２を、さらに加算データ信号Ｓ２
を、外部にそれぞれ出力する。

１ビット半加算器３・４は、いずれも同様に動作するか
ら１ビット半加算器３の動作について説明する。

２つの入力、すなわち入力データ信号Ｄ１・桁上げ信号
Ｃｉｌが共に論理値″０１のとき、ＮＯＲゲート３１の
出力が論理値１１゛、ＮＯＴゲート３３の出力が論理値
”０°となシ、ＮＡＮＤゲート３４の出力すなわち加算
データ信号Ｓ１は論理値１１°　となる。またこのとき
、ＮＡＮＤゲート３２の出力すなわち桁上げ信号Ｃｏｔ
は論理値１１°となる。

２つの入力のうち、いずれか一方が論理値１１１、他方
が論理値′０″のときは、ＮＯＴゲート３３・ＮＡＮＤ
ゲート３２の出力が共に論理値°１１となるから、加算
データ信号ＳＩは論理値”０１２桁上げ信号ＣＯＩは論
理値”１”となる。

２つの入力が共に論理値１１１のときは、ＮＡＮＤゲー
ト３２の出力すなわち桁上げ信号亜が論理値“０“とな
るから、加算データ信号Ｓ１は論理値ＭＶとなる。

上記の入出力関係は、たしかに１ビット半加算器の入出
力関係となっている。

て、第２図に示す従来例は、】ビット当た９１４個のＦ
ＥＴを要する。ｎビットの同様な半加算回を要する。

〔発明が解決しようとする課題〕

上述した従来の半加算回路は、１ビット当たりの必要な
ＦＥＴ数が多いので、高価であ多消費電力が大きいとい
う欠点がある。

〔発明の従来技術に対する相違点〕

上述した従来の半加算回路に対し、本発明は１ビット当
たりの必要なＦＥＴ数が少く安価であシ、消費電力が小
さいという相違点を有する。

〔課題を解決するだめの手段〕

本発明の半加算回路は、周期的にかつ同時にオン・オフ
する第一・第二のスイッチ手段と、同一導電形である第
１〜第５のＦＥＴとを備え、前記第１・第３のＦＥＴの
ソースを前記第２のＦ　Ｅ　Ｔのドレイン・ゲートに、
ドレインを前記第１・第３のスイッチ手段を介して電源
の第１の端子に、ゲートを共通に第１の入力桁上げ信号
端子に、それぞれ接続し、前記第２・第５のＦＥＴの、
ソースを共通に前記電源の第２の端子に、ゲートを共通
に入力データ信号端子に、それぞれ接続し、さらに、前
記第４のＦＥＴの、ソースを前記第５のＦＥＴのドレイ
ンに、ドレインを前記第３のＦＥＴのドレイン加算デー
タ信号端子に、ゲートを第２の入力桁上げ信号端子に、
それぞれ接続し、前記第１のＦＥＴのドレインを出力桁
上げ信号端子に接続している１ビット半加算器を具備し
て構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す、第１図において、本
実施例は２ビットの半加算回路であり、下位ビット用の
１ピツト半加算器１と、上位ビット用の１ビット半加算
器２と、ＮＯＴゲート１１・１２とを具備して構成され
ている。

１ビット半加算器１は、Ｐ形のＦ　Ｅ　Ｔ　Ｐ　Ｉ−Ｐ
　２とＮ形のＦＥＴＮ、・Ｎ２・Ｎ３・Ｎ４・Ｎ５とを
備えて構成されている。

ＦＥＴ　Ｐ、、Ｐ、の、ゲートは共通にプリチャージ信
号Ｐの端子に、ソースは共通に電源電圧ＶＤＤの端子に
、それぞれ接続されている。ＦＥＴＮ。

・Ｎ３の、ソ・−スはＦＥＴＮ、のドレイン・ゲートに
、ドレインはＦＥＴＰ、・Ｐ３のドレインに、ゲートは
共通に入力桁上げ信号Ｃ１Ｉの端子に、それぞれ接続さ
れている。ＦＥＴＮ、・Ｎ５の、ソースは共通に電源電
圧ＶＳＳの端子に、ゲートは共通に入力データ信号Ｄ１
の端子に、それぞれ接続されている。さらに、ＦＥＴＮ
４の、ソースはＦＥＴＮ。

のドレインに、ドレインはＦＥＴＮ３のドレインと加算
データ信号Ｓ１の端子に、ゲートは入力桁上げ信号Ｃｉ
ｌの反転位相をもつ入力桁上げ信号Ｃ１１に、それぞれ
接続されている。また、ＦＥＴＮ。

のドレインは出力桁上げ信号Ｃｏｔの端子に接続されて
いる。

１ビット半加算器２も１ビット半加算器１と同一の構成
であシ、入力データ信号Ｄ２・加算データ信号層・入力
桁上げ信号Ｃｉ２・Ｃｉ２−桁上げ信号層は、１ビット
半加算器１の入力データ信号Ｄ１・加算データ信号８．
−人力桁上げ信号Ｃｉｌ・Ｃｉｌ・桁上げ信号ＣＧ＋に
それぞれ対応している。

また、ＮＯＴゲート１１の、入力は入力桁上げ信号Ｃｉ
ｌの端子に、出力は入力桁上げ信号Ｃｉｌの端子に、そ
れぞれ接続され、ＮＯＴゲート１２の、入力は入力桁上
げ信号σ丙の端子と桁上げ信号Ｃπの端子に、出力は入
力桁上げ信号Ｃｉ２の端子に、それぞれ接続されている
。

１ビット半加算器１・２はいずれも同様に動作するから
、１ビット半加算器１の動作について説明する。

第３図は、１ビット半加算器１の動作を説明するための
タイムチャートである。プリチャージ信号Ｐは、第３図
に図示するように区間ａで電源電圧Ｖｓｓ（以下、論理
値１０″と称する）、区間ｂ・ｃ−ｄ−ｅ・・・で電源
電圧ＶＤＤ（以下、論理値“１１と称する）をとる信号
である。まず、区間ａにおける動作について説明する。

五の区間で入力データ信号Ｄ１・入力桁上げ信号Ｃｉｌ
を共に論理値１０″にする。ＦＥＴＰ、・高がオン・オ
フであるから、桁上げ信号ＣＯＩの出力端は論理値１１
１の電位にチャージされる。また、ＦＥＴＰ２がオンで
あシＦＥＴＮ、・Ｎ５が共にオフであるから、加算デー
タ信号Ｓｌの出方端は論理値Ｉｌｌの電位にチャージさ
れる。このように、区間ａは桁上げ信号Ｃ０ｔ−及び加
算データ信号層の各出力端をプリチャージして演算サイ
クルの初期状態にセットする区間である。ＦＥＴＰ、−
Ｐ、ば、このプリチャージ動作を制御するスイッチとし
て動作している。

区間すは、入カデータ信号りビ入カ桁上げ信号Ｃｉｌが
共に論理値′１″である場合の演算区間である。ＦＥＴ
Ｐｌがオフであり、ＦＥＴＮ、・Ｎ２が共にオンである
から、桁上げ信号Ｃｏｔの出方端は論理値″０１の電位
にチャージされる。また、Ｆ　Ｅ　ＴＰ２・Ｐ４がオフ
であｆｉＦＥＴＮ３がオンであるがＦＥＴＮ、のソース
の電位が論理値”１°の電位であるから、加算データ信
号Ｓ１の出力端は論理値″１″の電位が保持される。

区間Ｃは、入力データ信号り、・入力桁上げ信号Ｃｉｌ
が論理値１１６・１０１である場合の演算区間である。

ＦＥＴＰ、・Ｎｌが共にオフであるから、桁上げ信号Ｃ
０１の出力端は論理１１１の電位が保持される。また、
ＦＥＴＰ、がオフであシＦＥＴＮ、・ＮＳが共にオンで
あるから、加算データ信号Ｓ、の出力端は論理値１０１
の電位にチャージされる。

区間ｄは、入力データ信号Ｄ１・入力桁上げ信号Ｃ１１
が論理値＊　ＯＩ　、　＃　１１である場合の演算区間
である。ＦＥＴＰ、・Ｎ、が共にオフであるから、桁上
げ信号Ｃｏｔの出力端は論理値“１“の電位が保持され
る。また、ＦＥＴＰ２がオフでありＦＥＴＮ３がオンで
あシさらにＦＥＴＮ３のソース電位が論理値１０１の電
位であるから、加算データ信号８゜の出力端は論理値１
０１の電位にチャージされる。

区間ｅは、入力データ信号Ｄｌ・入力桁上げ信号Ｃｉｌ
が共に論理値１０１である場合の演算区間である。ＦＥ
ＴＰｌ・Ｎ、が共にオフであるから、桁上げ信号ＣＯＩ
の出力端は論理値Ｊｌの電位が保持される。また、ＦＥ
ＴＰ２・Ｎ３・Ｎ５が共にオフであるから、加算データ
信号Ｓ１の出力端は論理値１１１の電位が保持される。

第３図に示すように、区間ｂ−ｃ−ｄ−ｅにおけるタイ
ミングＴｂ−Ｔｃ−Ｔｄ−Ｔｅで、加算データ信号Ｓｌ
をサンプリングする。

以上のように、１ビット半加算器１は、たしかに１ビッ
ト半加算器としての入出力関係を満足するように動作す
る。

１ビット半加算器１は、７個のＦＥＴから構成されてい
る。第１図に示す実施例と同様にして１６ピツトの半加
算回路を構成すれば、必要なＦＥＴ数は１１２個である
。

第２図は本発明の別の一実施例を示す回路図である。

第２図において、本実施例は、第１図に示す一実施例と
同様に２ビットの半加算回路であるが、１ビット半加算
器１におけるＦＥＴＰ、・Ｐ２の代わシに、他のスイッ
チ素子５ＰＩ−８Ｐ２を使用し、また１ビット半加算器
２においても同様に他のスイッチ素子を使用して構成さ
れている。

さらに、スイッチ素子のオン・オフをＦＥＴのオン・オ
フに対応させることによシ、第３図のタイムチャートと
同様の動作をするので、動作説明については省略する。

なお、第１図・第２図において、ＦＥＴＮ、とＮ２の接
続位置またはＦＥＴＮ４とＮ５の接続位置を入替えても
動作は変わらない。

〔発明の効果〕 以上説明したように本発明は、プリチャージ信号を使い
、ダイナミック動作をさせることにより、出力レベルの
変化時において電源間に貫通電流が流れず、しかも１ビ
ット当だシの必要ＦＥＴ数が少いので消費電力が小さい
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例である半加算回路を示す回路
図、第２図は本発明の他の一実施例を示す回路図、第３
図は第１図における１ビット半加算器１の動作を説明す
るだめのタイムチャート、　　・第４図は従来の半加算
回路を示す回路図である。 １・２・・・・・・１ビット半加算器、１１・１２・・
・・・・ＮＯＴゲート、Ｐｌ・Ｐ、、Ｎ１〜Ｎ５・・・
・・・ＦＥＴ。 ■　・■　・・・・・・電源電圧、Ｐ・・・・・・プリ
チャージ信号、Ｃｉｌ・Ｃ１１，Ｃｉｌ・Ｃｉ２・・・
・・・入力桁上げ信号、Ｄ、、Ｄ２・・・・・・入力デ
ータ信号、Ｃ０１Ｔ　Ｃ０２・・・・・・桁上げ信号、
Ｓｌ　＋　Ｎ２・・・・・・加算データ信号、３・４・
・・・・・１ビット半加算器、３３・３５・・・・・・
ＮＯＴゲート、３１・・・・・・ＮＯＲゲート、３２・
３４・・・・・・ＮＡＮＤゲート、ａ、ｂ−ｃ−ｄ−ｅ
−−−−−一区間、Ｔｂ−Ｔｃ−Ｔｄ−Ｔｅ・・・・・
・タイミング、ＳＰ、・ＳＰ、・・・・・・スイッチ素
羊　Ｉ　間 第　２　ガ 卒　３　回

Claims (1)

【特許請求の範囲】
1. 周期的にかつ同時にオン・オフする第１・第２のスイッ
   チ手段と、同一導電形である第１〜第５の電界効果形ト
   ランジスタとを備え、前記第１・第３の電界効果形トラ
   ンジスタのソースを前記第２の電界効果形トランジスタ
   のドレイン・ゲートに、ドレインを前記第１・第２のス
   イッチ手段を介して電源の第１の端子に、ゲートを共通
   に第１の入力桁上げ信号端子に、それぞれ接続し、前記
   第２・第５の電界効果形トランジスタのソースを共通に
   前記電源の第２の端子に、ゲートを共通に入力データ信
   号端子に、それぞれ接続し、さらに、前記第４の電界効
   果形トランジスタの、ソースを前記第５の電界効果形ト
   ランジスタのドレインに、ドレインを前記第３の電界効
   果形トランジスタのドレインと加算データ信号端子に、
   ゲートを第２の入力桁上げ信号端子に、それぞれ接続し
   、前記第１の電界効果トランジスタのドレインを出力桁
   上げ信号端子に接続している１ビットの半加算器を有す
   ることを特徴とする半加算回路。