JPH0352327A - ３ステート出力回路 - Google Patents
３ステート出力回路Info
- Publication number
- JPH0352327A JPH0352327A JP1187757A JP18775789A JPH0352327A JP H0352327 A JPH0352327 A JP H0352327A JP 1187757 A JP1187757 A JP 1187757A JP 18775789 A JP18775789 A JP 18775789A JP H0352327 A JPH0352327 A JP H0352327A
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- JP
- Japan
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- node
- transistor
- output
- conductivity type
- power supply
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- Pending
Links
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３ステート出力回路に関する。
従来３ステート出力回路は、論理回路構或となっていた
。第３図（ａ）は従来の出力回路の一例を示す接続図で
ある。同図に示すように入力信号Ａ及びＢを入力とする
ＮＡＮＤゲート１２と、入力信号をインバータｌ１によ
り反転した信号と入力信号Ｂを入力とするＮＯＲゲート
１３の出力なＰチャネルトランジスタ１４とＮチャネル
トランジスタ１５に供給し出力を得ている。このような
回路において、入力信号Ａが“０”の時には入力信号Ｂ
にかかわらずＮＡＮＤゲート１２の出力は“１”，ＮＯ
Ｒゲート１３の出力は“０”となりトランジスタ１４．
１５共にオフとなり出力は高インピーダンス状態を示す
ことになる。入力信号Ａが“１”の時は入力信号Ｂが“
０”の時ＮＡＮＤゲート１２の出力は“１”，ＮＯＲゲ
ート１３の出力は“１”となり出力信号は“０”状態を
示し、入力信号Ｂが“ｌ”の時は出力信号は“１”状態
を示すことになる。
。第３図（ａ）は従来の出力回路の一例を示す接続図で
ある。同図に示すように入力信号Ａ及びＢを入力とする
ＮＡＮＤゲート１２と、入力信号をインバータｌ１によ
り反転した信号と入力信号Ｂを入力とするＮＯＲゲート
１３の出力なＰチャネルトランジスタ１４とＮチャネル
トランジスタ１５に供給し出力を得ている。このような
回路において、入力信号Ａが“０”の時には入力信号Ｂ
にかかわらずＮＡＮＤゲート１２の出力は“１”，ＮＯ
Ｒゲート１３の出力は“０”となりトランジスタ１４．
１５共にオフとなり出力は高インピーダンス状態を示す
ことになる。入力信号Ａが“１”の時は入力信号Ｂが“
０”の時ＮＡＮＤゲート１２の出力は“１”，ＮＯＲゲ
ート１３の出力は“１”となり出力信号は“０”状態を
示し、入力信号Ｂが“ｌ”の時は出力信号は“１”状態
を示すことになる。
第３図（ｂ）は、第１図（ａ）に示した論理ゲートをよ
り具体的な素子で示した回路図である。同図に示すよう
に、出力回路を論理回路構或とすると、回路構成素子数
はｌ２必要となる。
り具体的な素子で示した回路図である。同図に示すよう
に、出力回路を論理回路構或とすると、回路構成素子数
はｌ２必要となる。
上述した従来の出力回路は、論理回路構成となっている
ため、構成素子数が１２と多くなってしまう欠点があっ
た。
ため、構成素子数が１２と多くなってしまう欠点があっ
た。
本発明の目的は、非論理回路構或で３ステート出力回路
を構或し、構成素子数を減少させることが可能な３ステ
ート出力回路を提供することにある。
を構或し、構成素子数を減少させることが可能な３ステ
ート出力回路を提供することにある。
本発明の３ステート出力回路は、第１及び第２の入力端
子、第１及び第２の電源端子、第１乃至第３の節点及び
出力端子と、ゲートが前記第１の入力端子に接続されソ
ース・ドレイン路が前記第１の電源端子と前記第１の節
点間に接続された一導電型の第１のトランジスタと、ゲ
ートが前記第１の入力端子に接続されソース・ドレイン
路が前記第１の節点と前記第２の電源端子間に接続され
た逆導電型の第２のトランジスタと、ゲートが前記第２
の入力端子に接続されソース・ドレイン路が前記第１の
節点と前記第３の節点間に接続された一導電型の第３の
トランジスタと、ゲートが前記第１の入力端子に接続さ
れソース・ドレイン路が前記第３の節点と前記第２の電
源端子間に接続された逆導電型の第４のトランジスタと
、ゲートが前記第２の入力端子に接続されソース・ドレ
イン路が前記第１の電源端子と前記第２の節点間に接続
された一導電型の第５のトランジスタと、ゲートが前記
第１の節点に接続されソース・ドレイン路が前記第Ｉの
電源端子と前記第２の節点間に接続された一導電型の第
６のトランジスタと、ゲートが前記第１の節点に接続さ
れソース・ドレイン路が前記第２の節点と前記第３の節
点間に接続された逆導電型の第７のトランジスタと、ゲ
ートが前記第２の入力端子に接続されソース・ドレイン
路が前記第３の節点と前記第２の電源端子間に接続され
た逆導電型の第８のトランジスタと、ゲートが前記第２
の節点に接続されソース・ドレイン路が前記第１の電源
端子と前記出力端子間に接続された一導電型の第９のト
ランジスタと、ゲニトが前記第３の節点に接続されソー
ス・ドレイン路が前記出力端子と前記第２の電源端子間
に接続された逆導電型の第１Ｏのトランジスタとを含む
ことを特徴とする。
子、第１及び第２の電源端子、第１乃至第３の節点及び
出力端子と、ゲートが前記第１の入力端子に接続されソ
ース・ドレイン路が前記第１の電源端子と前記第１の節
点間に接続された一導電型の第１のトランジスタと、ゲ
ートが前記第１の入力端子に接続されソース・ドレイン
路が前記第１の節点と前記第２の電源端子間に接続され
た逆導電型の第２のトランジスタと、ゲートが前記第２
の入力端子に接続されソース・ドレイン路が前記第１の
節点と前記第３の節点間に接続された一導電型の第３の
トランジスタと、ゲートが前記第１の入力端子に接続さ
れソース・ドレイン路が前記第３の節点と前記第２の電
源端子間に接続された逆導電型の第４のトランジスタと
、ゲートが前記第２の入力端子に接続されソース・ドレ
イン路が前記第１の電源端子と前記第２の節点間に接続
された一導電型の第５のトランジスタと、ゲートが前記
第１の節点に接続されソース・ドレイン路が前記第Ｉの
電源端子と前記第２の節点間に接続された一導電型の第
６のトランジスタと、ゲートが前記第１の節点に接続さ
れソース・ドレイン路が前記第２の節点と前記第３の節
点間に接続された逆導電型の第７のトランジスタと、ゲ
ートが前記第２の入力端子に接続されソース・ドレイン
路が前記第３の節点と前記第２の電源端子間に接続され
た逆導電型の第８のトランジスタと、ゲートが前記第２
の節点に接続されソース・ドレイン路が前記第１の電源
端子と前記出力端子間に接続された一導電型の第９のト
ランジスタと、ゲニトが前記第３の節点に接続されソー
ス・ドレイン路が前記出力端子と前記第２の電源端子間
に接続された逆導電型の第１Ｏのトランジスタとを含む
ことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための回路図
である．同図に示すように、入力端子ＡはＰチャネルト
ランジスタ３，Ｎチャネルトランジスタ６及び９に接続
されている。入力端子ＢはＰチャネルトランジスタ４，
Ｎチャネルトランジスタ７及び８に接続されている。Ｐ
チャネルトランジスタ１及び２は電源端子と第２の節点
Ｎ Ｚ ａ間に接続され、Ｐチャネルトランジスタ３は
Ｎ源端子と第１の節点Ｎｌ ａ間に、Ｎチャネルトラン
ジスタ６はＮ １ ａと接地電源間に、Ｐチャネルトラ
ンジスタ４はＮｌａと第３の節点Ｎ３ａ間にそれぞれ接
続されている。Ｎチャネルトランジスタ７はＮ２ａとＮ
３ａ間に、Ｎチャネルトランジスタ８及び９はＮ３ａと
接地電源間にそれぞれ接続されている。Ｎ２ａは電源端
子と出力端子Ｃ間に接続されたＰチャネルトランジスタ
５に接続され、Ｎ３ａは出力端子Ｃと接地電源間に接続
されたトランジスタ１０に接続されている。
である．同図に示すように、入力端子ＡはＰチャネルト
ランジスタ３，Ｎチャネルトランジスタ６及び９に接続
されている。入力端子ＢはＰチャネルトランジスタ４，
Ｎチャネルトランジスタ７及び８に接続されている。Ｐ
チャネルトランジスタ１及び２は電源端子と第２の節点
Ｎ Ｚ ａ間に接続され、Ｐチャネルトランジスタ３は
Ｎ源端子と第１の節点Ｎｌ ａ間に、Ｎチャネルトラン
ジスタ６はＮ １ ａと接地電源間に、Ｐチャネルトラ
ンジスタ４はＮｌａと第３の節点Ｎ３ａ間にそれぞれ接
続されている。Ｎチャネルトランジスタ７はＮ２ａとＮ
３ａ間に、Ｎチャネルトランジスタ８及び９はＮ３ａと
接地電源間にそれぞれ接続されている。Ｎ２ａは電源端
子と出力端子Ｃ間に接続されたＰチャネルトランジスタ
５に接続され、Ｎ３ａは出力端子Ｃと接地電源間に接続
されたトランジスタ１０に接続されている。
次に、本実施例の動作について説明する。まず入力信号
Ａが“０″，入力信号Ｂが“０”の場合を考えると、ト
ランジスタ２，３及び４がオンするので第１の節点Ｎｌ
ａ，第２の節点Ｎ２ａ及び第３の節点Ｎ３ａのレベルは
すべて“１”となる。
Ａが“０″，入力信号Ｂが“０”の場合を考えると、ト
ランジスタ２，３及び４がオンするので第１の節点Ｎｌ
ａ，第２の節点Ｎ２ａ及び第３の節点Ｎ３ａのレベルは
すべて“１”となる。
従って、Ｐチャネルトランジスタ５はオフし、Ｎチャネ
ルトランジスタ１０はオンするため、出力は“Ｏ″とな
る。
ルトランジスタ１０はオンするため、出力は“Ｏ″とな
る。
次に、入力信号Ａが“０”、入力信号Ｂが“ｌ”の場合
、Ｎ１ ａのレベルは“ｌ”であるが、Ｎチャネルトラ
ンジスタ７及び８がオンするため、Ｎ ２ ａ 及びＮ
３ ａのレベルは“０″となる。従って、トランジス
タ５はオンし、トランジスタｌＯはオフとなるため、出
力は“１”となる。
、Ｎ１ ａのレベルは“ｌ”であるが、Ｎチャネルトラ
ンジスタ７及び８がオンするため、Ｎ ２ ａ 及びＮ
３ ａのレベルは“０″となる。従って、トランジス
タ５はオンし、トランジスタｌＯはオフとなるため、出
力は“１”となる。
入力信号Ａが“１″、入力信号Ｂが“Ｏ”の場合、Ｎチ
ャネルトランジスタ６がオンするためＮ １ ａのレベ
ルが“０”となり、トランジスタ１及び２がオンして、
Ｎ２ａのレベルが“１′となり、更にトランジスタ９が
オンするのでＮ３ ａのレベルは＃０１１となる。従っ
て、トランジスタ５及びトランジスタ１０は共にオフと
なり、出力は高インピーダンスとなる。
ャネルトランジスタ６がオンするためＮ １ ａのレベ
ルが“０”となり、トランジスタ１及び２がオンして、
Ｎ２ａのレベルが“１′となり、更にトランジスタ９が
オンするのでＮ３ ａのレベルは＃０１１となる。従っ
て、トランジスタ５及びトランジスタ１０は共にオフと
なり、出力は高インピーダンスとなる。
入力信号Ａが“１″、入力信号Ｂが“１”の場合、ＮＩ
ＦＬのレベルは“Ｏ”となり、トランジスタ１がオンす
るためＮ２ａのレベルが“１” トランジスタ８及び
９がオンするためＮ３ａのレベルが“０＃となる。従っ
てトランジスタ５及びｌＯは共にオフとなり、出力は高
インピーダンスとなる。
ＦＬのレベルは“Ｏ”となり、トランジスタ１がオンす
るためＮ２ａのレベルが“１” トランジスタ８及び
９がオンするためＮ３ａのレベルが“０＃となる。従っ
てトランジスタ５及びｌＯは共にオフとなり、出力は高
インピーダンスとなる。
以上説明したように、入力信号Ａが″０”の時には出力
は入力信号Ｂの値を出力し、入力信号Ａが“１”の時に
は出力は高インピーダンスとなる。
は入力信号Ｂの値を出力し、入力信号Ａが“１”の時に
は出力は高インピーダンスとなる。
本実施例によれば、従来の１２素子必要であった論理回
路構成による３ステート出力回路と同様の動作を行なう
出力回路を１０素子で構或することができ、素子数を減
少することが可能となる。
路構成による３ステート出力回路と同様の動作を行なう
出力回路を１０素子で構或することができ、素子数を減
少することが可能となる。
次に本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例を説明するための回路図
である。同図に示すように，本実施例は第１の実施例に
おけるトランジスタの導電型をすべて逆にしたもので、
電源端子と接地電源端子も逆となっている。従って、詳
細な回路構或の説明は省略する。
である。同図に示すように，本実施例は第１の実施例に
おけるトランジスタの導電型をすべて逆にしたもので、
電源端子と接地電源端子も逆となっている。従って、詳
細な回路構或の説明は省略する。
次に動作について説明すると、入力信号Ａが“Ｑ ｎ，
入力信号Ｂが“０″の時は、第１の節点Ｎｉｂのレベル
は“１”、第２の節点Ｎ２ｂのレベルは“１″、第３の
節点Ｎ３ｂのレベルは“０”となる。従ってトランジス
タ２０及び２５は共にオフとなり、出力は高インピーダ
ンスとなる。
入力信号Ｂが“０″の時は、第１の節点Ｎｉｂのレベル
は“１”、第２の節点Ｎ２ｂのレベルは“１″、第３の
節点Ｎ３ｂのレベルは“０”となる。従ってトランジス
タ２０及び２５は共にオフとなり、出力は高インピーダ
ンスとなる。
入力信号Ａが“０”、入力信号Ｂが“１”の時は，Ｎｌ
ｂのレベルは“１”、Ｎ２ｂのレベルは“１”、Ｎ３ｂ
のレベルは“０”となる。従ってトランジスタ２０及び
２５は共にオフとなり、出力は高インピーダンスとなる
。
ｂのレベルは“１”、Ｎ２ｂのレベルは“１”、Ｎ３ｂ
のレベルは“０”となる。従ってトランジスタ２０及び
２５は共にオフとなり、出力は高インピーダンスとなる
。
次に、入力信号Ａが“１″、入力信号Ｂが“Ｏ”の時は
，Ｎｉｂのレベルは“０“、Ｎ２ｂのレベルは“ｌ”，
Ｎ３ｂのレベルは“ｌ”となる。従ってトランジスタ２
０はオフ、トランジスタ２５はオンとなり、出力は“０
”となる。
，Ｎｉｂのレベルは“０“、Ｎ２ｂのレベルは“ｌ”，
Ｎ３ｂのレベルは“ｌ”となる。従ってトランジスタ２
０はオフ、トランジスタ２５はオンとなり、出力は“０
”となる。
入力信号Ａが″ｌ″、入力信号Ｂが“１”の時は、Ｎ１
ｂのレベルは“０”、Ｎ２ｂのレベルは“Ｏ”，Ｎ３ｂ
のレベルは“０′となる。従ってトランジスタ２０はオ
ン、トランジスタ２５はオフとなり、出力は“１″とな
る。
ｂのレベルは“０”、Ｎ２ｂのレベルは“Ｏ”，Ｎ３ｂ
のレベルは“０′となる。従ってトランジスタ２０はオ
ン、トランジスタ２５はオフとなり、出力は“１″とな
る。
以上説明したように、入力信号が“Ｏ”の時には出力は
高インピーダンスとなり、入力信号が“１”の時には出
力は入力信号Ｂの値を出力する。
高インピーダンスとなり、入力信号が“１”の時には出
力は入力信号Ｂの値を出力する。
本実施例においても３ステート出力回路を１０素子で構
戒することができる。
戒することができる。
以上説明したように本発明は、３ステート出力回路を非
論理で構戒することにより、従来の論理回路構成では１
２素子必要であったものが、１０素子で可能となるため
、回路構戒素子数を減少することができる。
論理で構戒することにより、従来の論理回路構成では１
２素子必要であったものが、１０素子で可能となるため
、回路構戒素子数を減少することができる。
第１図は本発明の第１の実施例を説明するための回路図
、第２図は本発明の第２の実施例を説明するための回路
図、第３図（ａ） ， （ｂ）は従来例を説明するため
の回路図である。 Ａ，Ｂ・・・・・・入力信号、Ｃ・・・・・・出力信号
、Ｎｌａ，Ｎｉｂ・・・・・・第１の節点、Ｎ２ａ，Ｎ
２ｂ・・・・・・第２の節点、Ｎ３ａ，Ｎ３ｂ・・・・
・・第３の節点、１乃至５，２０，２６乃至２９・・・
・・・Ｐチャネルトランジスタ、６乃至１０，２１乃至
２５・−・・・・Ｎチャネルトランジスタ。
、第２図は本発明の第２の実施例を説明するための回路
図、第３図（ａ） ， （ｂ）は従来例を説明するため
の回路図である。 Ａ，Ｂ・・・・・・入力信号、Ｃ・・・・・・出力信号
、Ｎｌａ，Ｎｉｂ・・・・・・第１の節点、Ｎ２ａ，Ｎ
２ｂ・・・・・・第２の節点、Ｎ３ａ，Ｎ３ｂ・・・・
・・第３の節点、１乃至５，２０，２６乃至２９・・・
・・・Ｐチャネルトランジスタ、６乃至１０，２１乃至
２５・−・・・・Ｎチャネルトランジスタ。
Claims (1)
- 第１及び第２の入力端子と、第１及び第２の電源端子
と、第１乃至第３の節点及び出力端子と、ゲートが前記
第１の入力端子に接続されソース・ドレイン路が前記第
１の電源端子と前記第１の節点間に接続された一導電型
の第１のトランジスタと、ゲートが前記第１の入力端子
に接続されソース・ドレイン路が前記第１の節点と前記
第２の電源端子間に接続された逆導電型の第２のトラン
ジスタと、ゲートが前記第２の入力端子に接続されソー
ス・ドレイン路が前記第１の節点と前記第３の節点間に
接続された一導電型の第３のトランジスタと、ゲートが
前記第１の入力端子に接続されソース・ドレイン路が前
記第３の節点と前記第２の電源端子間に接続された逆導
電型の第４のトランジスタと、ゲートが前記第２の入力
端子に接続されソース・ドレイン路が前記第１の電源端
子と前記第２の節点間に接続された一導電型の第５のト
ランジスタと、ゲートが前記第１の節点に接続されソー
ス・ドレイン路が前記第１の電源端子と前記第２の節点
間に接続された一導電型の第６のトランジスタと、ゲー
トが前記第１の節点に接続されソース・ドレイン路が前
記第２の節点と前記第３の節点間に接続された逆導電型
の第７のトランジスタと、ゲートが前記第２の入力端子
に接続されソース・ドレイン路が前記第３の節点と前記
第２の電源端子間に接続された逆導電型の第８のトラン
ジスタと、ゲートが前記第２の節点に接続されソース・
ドレイン路が前記第１の電源端子と前記出力端子間に接
続された一導電型の第９のトランジスタと、ゲートが前
記第３の節点に接続されソース・ドレイン路が前記出力
端子と前記第２の電源端子間に接続された逆導電型の第
１０のトランジスタとを含むことを特徴とする３ステー
ト出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187757A JPH0352327A (ja) | 1989-07-19 | 1989-07-19 | ３ステート出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187757A JPH0352327A (ja) | 1989-07-19 | 1989-07-19 | ３ステート出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352327A true JPH0352327A (ja) | 1991-03-06 |
Family
ID=16211671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187757A Pending JPH0352327A (ja) | 1989-07-19 | 1989-07-19 | ３ステート出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4628489B1 (ja) * | 2010-05-27 | 2011-02-09 | 和代 今野 | 書類収納用ファイル付きバインダー |
-
1989
- 1989-07-19 JP JP1187757A patent/JPH0352327A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4628489B1 (ja) * | 2010-05-27 | 2011-02-09 | 和代 今野 | 書類収納用ファイル付きバインダー |
| JP2011245764A (ja) * | 2010-05-27 | 2011-12-08 | Kazuyo Konno | 書類収納用ファイル付きバインダー |
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