JPH0317894A - 半導体不揮発性メモリ装置 - Google Patents
半導体不揮発性メモリ装置Info
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- JPH0317894A JPH0317894A JP1151810A JP15181089A JPH0317894A JP H0317894 A JPH0317894 A JP H0317894A JP 1151810 A JP1151810 A JP 1151810A JP 15181089 A JP15181089 A JP 15181089A JP H0317894 A JPH0317894 A JP H0317894A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 101100422614 Arabidopsis thaliana STR15 gene Proteins 0.000 abstract 1
- 101100141327 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR3 gene Proteins 0.000 abstract 1
- 101150112501 din1 gene Proteins 0.000 abstract 1
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 101100493897 Arabidopsis thaliana BGLU30 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体不揮発性メモリ装置、特にそのデータ
書込み回路に関するものである。
書込み回路に関するものである。
従来の技術
一般に、ＭＸＳ型不揮発性メモリトランジスタ（以後、
メモリトランジスタと記す）の書込みは、そのゲート絶
縁膜にゲート電極を通じて高電界を比較的長時間（数ｍ
ｓ ｅ ｃ〜数十ｍ ｓ ｅ ｃ ）印加して、ゲー
ト絶縁膜中に特別に形成されたトラップ中心に電荷を注
入することによって行なわれる。さらに、実際の半導体
不揮発性メモリ装置においては、メモリトランジスタの
書込みを行う（“１”書込み）か、行なわない（“Ｏ”
書込み〉かの選択は、いずれの場合においてもゲート電
極へ高電圧を印加した状態のままで、そのメモリトラン
ジスタのドレイン電圧を制御することによって行なう。
メモリトランジスタと記す）の書込みは、そのゲート絶
縁膜にゲート電極を通じて高電界を比較的長時間（数ｍ
ｓ ｅ ｃ〜数十ｍ ｓ ｅ ｃ ）印加して、ゲー
ト絶縁膜中に特別に形成されたトラップ中心に電荷を注
入することによって行なわれる。さらに、実際の半導体
不揮発性メモリ装置においては、メモリトランジスタの
書込みを行う（“１”書込み）か、行なわない（“Ｏ”
書込み〉かの選択は、いずれの場合においてもゲート電
極へ高電圧を印加した状態のままで、そのメモリトラン
ジスタのドレイン電圧を制御することによって行なう。
すなわち、メモリトランジスタのソース電極をオーブン
にし、そのメモリトランジスタのゲート電極に高電圧を
印加し、ドレイン電極を接地した場合、ゲート絶縁膜に
は高電界が印加され、ゲート絶縁膜中のトラップ中心へ
の電荷注入が行なわれる（“１”書込み）。一方、ゲー
ト電極とドレイン電極を共に高電圧とした場合は、ゲー
ト絶縁膜には高電界が印加されないのでトラップ中心へ
の電荷注入は行なわれない（“ＯＮ書込み）。
にし、そのメモリトランジスタのゲート電極に高電圧を
印加し、ドレイン電極を接地した場合、ゲート絶縁膜に
は高電界が印加され、ゲート絶縁膜中のトラップ中心へ
の電荷注入が行なわれる（“１”書込み）。一方、ゲー
ト電極とドレイン電極を共に高電圧とした場合は、ゲー
ト絶縁膜には高電界が印加されないのでトラップ中心へ
の電荷注入は行なわれない（“ＯＮ書込み）。
第２図は、メモリトランジスタへのデータ書込みに必要
なドレイン電圧制御回路の従来例を示したものである。
なドレイン電圧制御回路の従来例を示したものである。
従来のドレイン電圧制御回路は、書込みデータのラッチ
回路７とレベルシフト回路８の２つの回路ブロックから
構威されている。第２図において、書込みデータのラッ
チ回路７は、回路動作用電源としてＶＤ２を用いる２つ
の反転論理回路５および６によって構成されている。一
方、レベルシフト回路８は、書込みデータラッチ回路７
の出力をゲート人力とし、ソース電極を接地したＭＯＳ
型トランジスタＱ７と、ドレイン電極を回路動作用電源
ＶＭ２に、ゲート電極をＭＯＳ型トランジスタＱ７のド
レイン電極にそれぞれ接続したＭＯＳ型トランジスタＱ
８と、ドレイン電極とゲート電極を共にＭＯＳ型トラン
ジスタＱ８のソース電極に接続し、ソース電極をＭＯＳ
型トランジスタＱ７のドレイン電極に接続したＭＯＳ型
トランジスタＱ９と、トランジスタＱ９のドレイン電極
とクロツクパルス発生源ＰＧとの間に配置された結合容
１ｃとによって構成されている。
回路７とレベルシフト回路８の２つの回路ブロックから
構威されている。第２図において、書込みデータのラッ
チ回路７は、回路動作用電源としてＶＤ２を用いる２つ
の反転論理回路５および６によって構成されている。一
方、レベルシフト回路８は、書込みデータラッチ回路７
の出力をゲート人力とし、ソース電極を接地したＭＯＳ
型トランジスタＱ７と、ドレイン電極を回路動作用電源
ＶＭ２に、ゲート電極をＭＯＳ型トランジスタＱ７のド
レイン電極にそれぞれ接続したＭＯＳ型トランジスタＱ
８と、ドレイン電極とゲート電極を共にＭＯＳ型トラン
ジスタＱ８のソース電極に接続し、ソース電極をＭＯＳ
型トランジスタＱ７のドレイン電極に接続したＭＯＳ型
トランジスタＱ９と、トランジスタＱ９のドレイン電極
とクロツクパルス発生源ＰＧとの間に配置された結合容
１ｃとによって構成されている。
さらにメモリトランジスタＱＩＯのドレイン電極は、レ
ベルシフト回路８の出力、すなわちＭＯＳ型トランジス
タＱ７のドレイン電極に接続されている。
ベルシフト回路８の出力、すなわちＭＯＳ型トランジス
タＱ７のドレイン電極に接続されている。
以上の様に構成された従来のドレイン電圧制御回路の動
作について以下に説明する。
作について以下に説明する。
入力部ＤＩＮ２から入力された書込みデータは、ラッチ
回路７に取込まれ、書込みに必要な時間保持される。ラ
ッチ回路７に保持しているデータが、レベルシフト回路
８のＭＯＳ型トランジスタＱ７を導通状態にする場合、
メモリトランジスタＱＩＯのドレイン電圧は、ＭＯＳ型
トランジスタＱ７を介して接地レベルとなり、ゲート電
極に書込み用高圧電源ＶＧ２が接続されているメモリト
ランジスタＱＩＯは、“１”書込みされる。
回路７に取込まれ、書込みに必要な時間保持される。ラ
ッチ回路７に保持しているデータが、レベルシフト回路
８のＭＯＳ型トランジスタＱ７を導通状態にする場合、
メモリトランジスタＱＩＯのドレイン電圧は、ＭＯＳ型
トランジスタＱ７を介して接地レベルとなり、ゲート電
極に書込み用高圧電源ＶＧ２が接続されているメモリト
ランジスタＱＩＯは、“１”書込みされる。
方、ラッチ回路７に保持しているデータがレベルシフト
回路８のＭＯＳ型トランジスタＱ７を遮断状態にする場
合、メモリトランジスタＱＩＯのドレイン電圧はＭＯＳ
型トランジスタＱ８．Ｑ９およびクロツクパルス源ＰＧ
に接続されている結合容量素子Ｃによりクロツクパルス
入力に同期したチャージポンプの原理で次々と昇圧され
ていき、最終的にその電圧は、ＭＯＳ型トランジスタＱ
８のしきい値電圧をＶ丁とするとＶＭ２＋ＶＴになる。
回路８のＭＯＳ型トランジスタＱ７を遮断状態にする場
合、メモリトランジスタＱＩＯのドレイン電圧はＭＯＳ
型トランジスタＱ８．Ｑ９およびクロツクパルス源ＰＧ
に接続されている結合容量素子Ｃによりクロツクパルス
入力に同期したチャージポンプの原理で次々と昇圧され
ていき、最終的にその電圧は、ＭＯＳ型トランジスタＱ
８のしきい値電圧をＶ丁とするとＶＭ２＋ＶＴになる。
したがってメモリトランジスタＱ１０のゲート電極とド
レイン電極が共に高電圧の状態となりトラップの電荷注
入が行なわれない（“Ｏ”書込み）。
レイン電極が共に高電圧の状態となりトラップの電荷注
入が行なわれない（“Ｏ”書込み）。
発明が解決しようとする課題
前述した様に、メモリトランジスタの書込みを行なうた
めには、そのドレイン電圧を制御する回路が必要であり
、半導体不揮発性メモリ装置において．は、ビット線毎
にこのドレイン電圧制御回路を設置しなければならない
。
めには、そのドレイン電圧を制御する回路が必要であり
、半導体不揮発性メモリ装置において．は、ビット線毎
にこのドレイン電圧制御回路を設置しなければならない
。
本発明は、半導体不揮発性メモリ装置の大容量化が進む
中で各ビット線毎に設けられるドレイン電圧制御回路を
省略化することにより、高集積な半導体不揮発性メモリ
装置を提供することを目的とするものである。
中で各ビット線毎に設けられるドレイン電圧制御回路を
省略化することにより、高集積な半導体不揮発性メモリ
装置を提供することを目的とするものである。
課題を解決するための手段
本発明にかかる半導体不揮発性メモリ装置は、メモリト
ランジスタのドイレン電極が、第１の反転論理回路の人
力部と第２の反転論理回路の出力部とに接続され、デー
タ入力端子が前記第１の反転論理回路の出力部と前記第
２の反転論理回路の入力部に接続され、前記第１および
第２の反転論理回路の回路動作用電源端子が電圧切替え
信号により電圧が切替わる電圧切替え回路の出力端子に
接続されているものである。
ランジスタのドイレン電極が、第１の反転論理回路の人
力部と第２の反転論理回路の出力部とに接続され、デー
タ入力端子が前記第１の反転論理回路の出力部と前記第
２の反転論理回路の入力部に接続され、前記第１および
第２の反転論理回路の回路動作用電源端子が電圧切替え
信号により電圧が切替わる電圧切替え回路の出力端子に
接続されているものである。
作用
本発明にかかる半導体不揮発性メモリ装置によれば各ビ
ット線毎に設けるドレインに電圧制御回路をその機能を
損なわずに省略化することが可能で、高集積な半導体不
揮発性メモリ装置を実現することができる。
ット線毎に設けるドレインに電圧制御回路をその機能を
損なわずに省略化することが可能で、高集積な半導体不
揮発性メモリ装置を実現することができる。
実施例
第１図は、本発明の半導体不揮発性メモリ装置における
ドレイン電圧制御回路の一実施例を示したものである。
ドレイン電圧制御回路の一実施例を示したものである。
第１図の実施例においては、書込みデータのラッチ回路
９と電圧切替え回路１０との２つの回路ブロックから構
威されている。
９と電圧切替え回路１０との２つの回路ブロックから構
威されている。
電圧切替え回路１０の出力ＶＯｔを電源とする反転論理
回路１および２からなるラッチ回路９への書込みデータ
入力部ＤＩＮＩの人力は、切替え制御信号ＷＥをゲート
信号とするＮチャネル（ｃｈ）ＭＯＳ型トランジスタＱ
１を介して行なわれる。
回路１および２からなるラッチ回路９への書込みデータ
入力部ＤＩＮＩの人力は、切替え制御信号ＷＥをゲート
信号とするＮチャネル（ｃｈ）ＭＯＳ型トランジスタＱ
１を介して行なわれる。
電圧切替え回路１０は、電圧切替え制御信号ＷＥを入力
とし、第１の回路動作用電源ＶＤＩを電源とする反転論
理回路３の出力ＷＥをドレイン電極に接続し、ゲート電
極を第１の回路動作用電源ＶＤ＋に接続したＮｃｈ
ＭＯＳ型トランジスタＱ２と、ＭＯＳ型トランジスタＱ
２のソース電極を入力とし、第２の回路動作用電源Ｖｌ
ｌｌを電源とするＣＭＯＳ型の反転論理回路４と、反転
論理回路４の出力をゲート電極に、ソース電極を第２の
回路動作用電源ｖ馴に、ドレイン電極を反転論理回路４
の入力部にそれぞれ接続したＰｃｈ ＭＯＳ型トラン
ジスタＱ３とソース電極を第２の回路動作用電源Ｖ！Ｊ
ｌに、ゲート電極を反転論理回路４の出力部に、ドレイ
ン電極を電圧切替え回路の出力部ＶＤＬにそれぞれ接続
したＰｃｈ ＭＯＳ型トランジスタＱ４と、ソース電
極を第１の回路動作用電源ＶＤＩに、ゲート電極を反転
論理回路３の出力ＷＥに、ソース電極を出力部ＶＤＬに
それぞれ接続したＰｃｈ ＭＯＳ型トランジスタＱ５
とによって構成されている。
とし、第１の回路動作用電源ＶＤＩを電源とする反転論
理回路３の出力ＷＥをドレイン電極に接続し、ゲート電
極を第１の回路動作用電源ＶＤ＋に接続したＮｃｈ
ＭＯＳ型トランジスタＱ２と、ＭＯＳ型トランジスタＱ
２のソース電極を入力とし、第２の回路動作用電源Ｖｌ
ｌｌを電源とするＣＭＯＳ型の反転論理回路４と、反転
論理回路４の出力をゲート電極に、ソース電極を第２の
回路動作用電源ｖ馴に、ドレイン電極を反転論理回路４
の入力部にそれぞれ接続したＰｃｈ ＭＯＳ型トラン
ジスタＱ３とソース電極を第２の回路動作用電源Ｖ！Ｊ
ｌに、ゲート電極を反転論理回路４の出力部に、ドレイ
ン電極を電圧切替え回路の出力部ＶＤＬにそれぞれ接続
したＰｃｈ ＭＯＳ型トランジスタＱ４と、ソース電
極を第１の回路動作用電源ＶＤＩに、ゲート電極を反転
論理回路３の出力ＷＥに、ソース電極を出力部ＶＤＬに
それぞれ接続したＰｃｈ ＭＯＳ型トランジスタＱ５
とによって構成されている。
以上の様に構成された本発明の実施例において、切替え
制御信号ＷＥがハイレベルの場合、反転論理回路３の出
力ＷＥは接地レベルとなり、電圧切替え回路の出力ＶＤ
ＬはＰｃｈ ＭＯＳ型トランジスタＱ５を介して第１
の回路動作用電圧ＶＤＩとなる。この時、反転論理回路
４の入力は、ＮｃｈＭＯＳ型トランジスタＱ２を介して
接地レベルになるのでその出力は、第２の回路動作用電
圧ＶＭＩとなり、Ｐｃｈ ＭＯＳ型トランジスタＱ４
は遮断状態になっている。したがって、切替え制御信号
ＷＥがハイレベルの場合、反転論理回路１および２から
成るラッチ回路９へは、電圧切替え回路１０を介して第
１の回路動作用電圧ＶＤＩが電源として供給され、書込
みデータＤＩＮＩは、ＮｃｈＭＯＳ型トランジスタＱ１
を介して入力される。
制御信号ＷＥがハイレベルの場合、反転論理回路３の出
力ＷＥは接地レベルとなり、電圧切替え回路の出力ＶＤ
ＬはＰｃｈ ＭＯＳ型トランジスタＱ５を介して第１
の回路動作用電圧ＶＤＩとなる。この時、反転論理回路
４の入力は、ＮｃｈＭＯＳ型トランジスタＱ２を介して
接地レベルになるのでその出力は、第２の回路動作用電
圧ＶＭＩとなり、Ｐｃｈ ＭＯＳ型トランジスタＱ４
は遮断状態になっている。したがって、切替え制御信号
ＷＥがハイレベルの場合、反転論理回路１および２から
成るラッチ回路９へは、電圧切替え回路１０を介して第
１の回路動作用電圧ＶＤＩが電源として供給され、書込
みデータＤＩＮＩは、ＮｃｈＭＯＳ型トランジスタＱ１
を介して入力される。
次に、電圧切替え制御信号ＷＥをロウレベルとした場合
、入力経路を断たれたラッチ回路９はデータ保持状態に
なる。
、入力経路を断たれたラッチ回路９はデータ保持状態に
なる。
一方、反転論理回路４の入力は、Ｎｃｈ ＭＯＳ型ト
ランジスタＱ２を介して（Ｖｏ＋−ＶＴ ）となり、接
地レベルとなった反転論理回路４の出力は、Ｐｃｈ
ＭＯＳ型トランジスタＱ３を介して帰還され、最終的に
反転論理回路４の入力部は、第２の回路動作用電圧Ｖｉ
Ｉ１になる。また、電圧切替え回路の出力ＶＤＬも、Ｐ
ｃｈ ＭＯＳ型トランジスタＱ４を介して第２の回路
動作用電圧Ｖｌｌｌとなる。
ランジスタＱ２を介して（Ｖｏ＋−ＶＴ ）となり、接
地レベルとなった反転論理回路４の出力は、Ｐｃｈ
ＭＯＳ型トランジスタＱ３を介して帰還され、最終的に
反転論理回路４の入力部は、第２の回路動作用電圧Ｖｉ
Ｉ１になる。また、電圧切替え回路の出力ＶＤＬも、Ｐ
ｃｈ ＭＯＳ型トランジスタＱ４を介して第２の回路
動作用電圧Ｖｌｌｌとなる。
したがって、データ保持状態に入ったラッチ回路９は、
ラッチデータは不変のままで、その出力レベルが第１の
回路動作用電圧ＶＤ＋から第２の回路動作用電圧ｖ１１
１に切替えられる。ここで第２の回路動作用電圧Ｖ旧を
メモリトランジスタの書込みに必要な高電圧とした場合
、ラッチ回路９は切替え制御信号ＷＥがハイレベルの間
に人力したデータに従って、メモリトランジスタのドレ
イン電圧を接地レベルまたは高電圧に制御する機能を果
たす。
ラッチデータは不変のままで、その出力レベルが第１の
回路動作用電圧ＶＤ＋から第２の回路動作用電圧ｖ１１
１に切替えられる。ここで第２の回路動作用電圧Ｖ旧を
メモリトランジスタの書込みに必要な高電圧とした場合
、ラッチ回路９は切替え制御信号ＷＥがハイレベルの間
に人力したデータに従って、メモリトランジスタのドレ
イン電圧を接地レベルまたは高電圧に制御する機能を果
たす。
発明の効果
以上説明した様に、本発明にかかる半導体不揮発性メモ
リ装置によれば、各ビット線（メモリトランジスタ〉毎
に設ける必要のあるドレイン電圧制御回路は、２つの反
転論理回路からなるラッチ回路と１つのラッチデータ入
力用トランスファトランジスタだけとなる。そして各ビ
ット線の設けられたラッチ回路の回路動作用電源を共通
して切替える電圧切替え回路を１つ設けられることによ
り各ビット線へ電圧制御を正しく行なうことができる。
リ装置によれば、各ビット線（メモリトランジスタ〉毎
に設ける必要のあるドレイン電圧制御回路は、２つの反
転論理回路からなるラッチ回路と１つのラッチデータ入
力用トランスファトランジスタだけとなる。そして各ビ
ット線の設けられたラッチ回路の回路動作用電源を共通
して切替える電圧切替え回路を１つ設けられることによ
り各ビット線へ電圧制御を正しく行なうことができる。
このことは、従来例で示した様に各ビット線毎に書込み
データラッチ回路とレベルシフト回路とを設置していた
従来のドレイン電圧制御回路に比べて回路の大きな省略
化であり、本発明によって高集積な半導体不揮発性メモ
リ装置を実現することができる。
データラッチ回路とレベルシフト回路とを設置していた
従来のドレイン電圧制御回路に比べて回路の大きな省略
化であり、本発明によって高集積な半導体不揮発性メモ
リ装置を実現することができる。
第ｌ図は本発明にかかるＭＩＳ型不揮発性メモリトラン
ジスタのドレイン電圧制御回路の一実施例を示す回路図
、第２図は従来のドレイン電圧制御回路の回路図である
。 １〜６・・・・・・ＣＭＯＳ型反転論理回路、７，９・
・・・・・ラッチ回路、８・・・・・・レベルシフト回
路、１０・・・・・・電圧切替え回路、ＶＤＩ ＊ ｖ
Ｄ２ ，Ｖｋｌｌ ＊ ＶＩｌｆ２・・・・・・回路動
作用電圧源、Ｑｌ．Ｑ２．Ｑ７，Ｑ８，Ｑ９・・・・・
・Ｎｃｈ ＭＯＳ型トランジスタ、Ｑ３，Ｑ４，Ｑ５
・・・・・・Ｐｃｈ ＭＯＳ型トランジスタ、Ｑ６，
ＱＩＯ・・・・・・ＭＩＳ型不揮発性メモリトランジス
タ、ＤＩＮＩ，ＤＩＮ２・・・・・・書込みデータ入力
部、ＷＥ・・・・・・電圧切替え信号、ＶＣＩＩ Ｌ
ＶＧ２・・・・・・ＭＩＳ型不揮発性メモリトランジス
タのゲート電極、ＶＳＩ， ＶＳ２・・・・・・ＭＩＳ
型不揮発性メモリトランジスタのソース電極、Ｃ・・・
・・・結合容量素子、ＰＧ・・・・・・クロックパルス
発生源。 −６４６−
ジスタのドレイン電圧制御回路の一実施例を示す回路図
、第２図は従来のドレイン電圧制御回路の回路図である
。 １〜６・・・・・・ＣＭＯＳ型反転論理回路、７，９・
・・・・・ラッチ回路、８・・・・・・レベルシフト回
路、１０・・・・・・電圧切替え回路、ＶＤＩ ＊ ｖ
Ｄ２ ，Ｖｋｌｌ ＊ ＶＩｌｆ２・・・・・・回路動
作用電圧源、Ｑｌ．Ｑ２．Ｑ７，Ｑ８，Ｑ９・・・・・
・Ｎｃｈ ＭＯＳ型トランジスタ、Ｑ３，Ｑ４，Ｑ５
・・・・・・Ｐｃｈ ＭＯＳ型トランジスタ、Ｑ６，
ＱＩＯ・・・・・・ＭＩＳ型不揮発性メモリトランジス
タ、ＤＩＮＩ，ＤＩＮ２・・・・・・書込みデータ入力
部、ＷＥ・・・・・・電圧切替え信号、ＶＣＩＩ Ｌ
ＶＧ２・・・・・・ＭＩＳ型不揮発性メモリトランジス
タのゲート電極、ＶＳＩ， ＶＳ２・・・・・・ＭＩＳ
型不揮発性メモリトランジスタのソース電極、Ｃ・・・
・・・結合容量素子、ＰＧ・・・・・・クロックパルス
発生源。 −６４６−
Claims (1)
- ＭＩＳ型不揮発性メモリトランジスタのドレイン電極が
第１の反転論理回路の入力部と第２の反転論理回路の出
力部とに接続され、データ入力端子が前記第１の反転論
理回路の出力部と前記第２の反転論理回路の入力部に接
続され、前記第１および第２の反転論理回路の回路動作
用電源端子が電圧切替え信号により電圧が切替わる電圧
切替え回路の出力端子に接続されていることを特徴とす
る半導体不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15181089A JP2529394B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15181089A JP2529394B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317894A true JPH0317894A (ja) | 1991-01-25 |
| JP2529394B2 JP2529394B2 (ja) | 1996-08-28 |
Family
ID=15526806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15181089A Expired - Fee Related JP2529394B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529394B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05314784A (ja) * | 1992-05-11 | 1993-11-26 | Matsushita Electron Corp | データラッチ回路付き昇圧回路 |
| US5379256A (en) * | 1991-02-19 | 1995-01-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with write/verify controller |
| US5418746A (en) * | 1993-04-08 | 1995-05-23 | Samsung Electronics Co., Ltd. | Write signal input buffer for a semiconductor memory device |
-
1989
- 1989-06-14 JP JP15181089A patent/JP2529394B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHICAL PAPERS=1988 * |
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1985 * |
| IEEEJOURNAL OF SOLID-STATE CIRCUITS=1988 * |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH05314784A (ja) * | 1992-05-11 | 1993-11-26 | Matsushita Electron Corp | データラッチ回路付き昇圧回路 |
| US5418746A (en) * | 1993-04-08 | 1995-05-23 | Samsung Electronics Co., Ltd. | Write signal input buffer for a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2529394B2 (ja) | 1996-08-28 |
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