JPS63300551A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63300551A JPS63300551A JP62136895A JP13689587A JPS63300551A JP S63300551 A JPS63300551 A JP S63300551A JP 62136895 A JP62136895 A JP 62136895A JP 13689587 A JP13689587 A JP 13689587A JP S63300551 A JPS63300551 A JP S63300551A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に間し、ＭＯ３電界効果トランジス
タで構成された入力及び電源の兼用端子に接続された半
導体装置の周辺回路に間する。
タで構成された入力及び電源の兼用端子に接続された半
導体装置の周辺回路に間する。
［従来の技術］
従来この種の半導体装置の入力及び電源の兼用端子周辺
回路は、第３図に示すように、入力信号か又は入力信号
よりも高電位の第１の電源電圧■ｐｐが印加される入力
端子１と、入力信号検出用の入力回路２と、第１の電源
電圧■ｐｐを出力する出力端子３と、チャージポンプ回
路１４と、ドレイン電極が入力端子１にゲート電極がチ
ャージポンプ回路１４の出力１５にソース電極が出力端
子３に接続されたｎチェンネルエンハンスメント型ＭＯ
ＳトランジスタＱｌｌで構成されており、チャージポン
プ回路１４はｎチャンネルエンハンスメント型ＭＯＳ）
ランジスタＱ１２．Ｑ１３゜Ｑ１４．Ｑ１５．Ｑ１６お
よびコンデンサＣ１１゜ＣＩ２．Ｃ１３を有し、各コン
デンサの一端には接地電圧ＧＮＤと第２の電源電圧子Ｖ
ｃｃとの間で変化するクロックφもしくはφ（オーバー
パー）が印加されている。
回路は、第３図に示すように、入力信号か又は入力信号
よりも高電位の第１の電源電圧■ｐｐが印加される入力
端子１と、入力信号検出用の入力回路２と、第１の電源
電圧■ｐｐを出力する出力端子３と、チャージポンプ回
路１４と、ドレイン電極が入力端子１にゲート電極がチ
ャージポンプ回路１４の出力１５にソース電極が出力端
子３に接続されたｎチェンネルエンハンスメント型ＭＯ
ＳトランジスタＱｌｌで構成されており、チャージポン
プ回路１４はｎチャンネルエンハンスメント型ＭＯＳ）
ランジスタＱ１２．Ｑ１３゜Ｑ１４．Ｑ１５．Ｑ１６お
よびコンデンサＣ１１゜ＣＩ２．Ｃ１３を有し、各コン
デンサの一端には接地電圧ＧＮＤと第２の電源電圧子Ｖ
ｃｃとの間で変化するクロックφもしくはφ（オーバー
パー）が印加されている。
第３図において、入力端子１に入力信号が印加された場
合には入力回路２で入力信号を検出して内部回路（図示
せず）に送出する。一方、制御信号６が高レベルとなっ
てＭＯＳ）ランジスタＱ１６がオンすると同時に＋Ｖｃ
ｃ−ＧＮＤ間に設けられたインバータ１７が制御信号６
を反転させてＭＯＳ）ランジスタＱ１２をオフさせ、チ
ャージポンプ回路１４の出力１５からは低レベル（ＧＮ
Ｄレベル）が出力されてＭＯＳ）ランジスタＱ１１がオ
フし、入力端子１と出力端子３とは電気的に遮断される
。一方、入力端子１に第１の電源電圧Ｖｐｐが印加され
ると、出力端子から■ｐｐを出力するときは制御信号６
を低レベルとしてＭＯＳトランジスタＱ１６をオフする
と共にＭＯＳ）ランジスタＱ１２がオンしてチャージポ
ンプ回路１４が動作する。その結果、チャージポンプ回
路１４の出力１５には高電圧ｖｈ“が出力されき４０Ｓ
トランジスタＱｌｌがオンして、入力端子１と出力端子
３とが電気的に接続され、第１の電源電圧■ｐｐは出力
端子３から出力される。
合には入力回路２で入力信号を検出して内部回路（図示
せず）に送出する。一方、制御信号６が高レベルとなっ
てＭＯＳ）ランジスタＱ１６がオンすると同時に＋Ｖｃ
ｃ−ＧＮＤ間に設けられたインバータ１７が制御信号６
を反転させてＭＯＳ）ランジスタＱ１２をオフさせ、チ
ャージポンプ回路１４の出力１５からは低レベル（ＧＮ
Ｄレベル）が出力されてＭＯＳ）ランジスタＱ１１がオ
フし、入力端子１と出力端子３とは電気的に遮断される
。一方、入力端子１に第１の電源電圧Ｖｐｐが印加され
ると、出力端子から■ｐｐを出力するときは制御信号６
を低レベルとしてＭＯＳトランジスタＱ１６をオフする
と共にＭＯＳ）ランジスタＱ１２がオンしてチャージポ
ンプ回路１４が動作する。その結果、チャージポンプ回
路１４の出力１５には高電圧ｖｈ“が出力されき４０Ｓ
トランジスタＱｌｌがオンして、入力端子１と出力端子
３とが電気的に接続され、第１の電源電圧■ｐｐは出力
端子３から出力される。
例えば、ＭＯＳ）ランジスタＱ１２．Ｑ１３゜Ｑ１４．
Ｑ１５のしきい値電圧をＶｔｎ＝１．０■、第２の電源
電圧＋Ｖｃｃを５．ＯｖとするとＶｈ’ ＝４ｘ （Ｖ
ｃｃ−Ｖｔｎ） ・・（式１）％式％ となり、第１の電源電圧■ｐｐを１２．５ＶとするとＭ
ＯＳ）ランジスタＱｌｌ （しきい値電圧は１．ＯＶ）
はオンして、出力端子３に第１の電源電圧ｖｐｐが出力
される。
Ｑ１５のしきい値電圧をＶｔｎ＝１．０■、第２の電源
電圧＋Ｖｃｃを５．ＯｖとするとＶｈ’ ＝４ｘ （Ｖ
ｃｃ−Ｖｔｎ） ・・（式１）％式％ となり、第１の電源電圧■ｐｐを１２．５ＶとするとＭ
ＯＳ）ランジスタＱｌｌ （しきい値電圧は１．ＯＶ）
はオンして、出力端子３に第１の電源電圧ｖｐｐが出力
される。
［発明が解決しようとする問題点］
上述した従来の半導体装置は、第１の電源電圧Ｖｐｐよ
りもかなり低い第２の電源電圧＋Ｖｃｃをチャージポン
プ回路の電源として用いているので、チャージポンプ回
路の効率が悪く、第１の電源電圧ｖｐｐよりも高い高電
圧ｖｈ′を発生させるには多段構成のチャージポンプ回
路１４が必要であった。その結果、チャージポンプ回路
１４を構成する素子数が非常に多くなり、大きな占有面
積を必要とするという問題点があった。
りもかなり低い第２の電源電圧＋Ｖｃｃをチャージポン
プ回路の電源として用いているので、チャージポンプ回
路の効率が悪く、第１の電源電圧ｖｐｐよりも高い高電
圧ｖｈ′を発生させるには多段構成のチャージポンプ回
路１４が必要であった。その結果、チャージポンプ回路
１４を構成する素子数が非常に多くなり、大きな占有面
積を必要とするという問題点があった。
例えば第３図に示した従来例では３段構成のチャージポ
ンプ回路を必要としているのに、これを２段構成のチャ
ージポンプ回路にした場合Ｖｈ’ ＝３Ｘ （＋Ｖｃｃ
−Ｖｔｎ） ・・（式２）％式％ となり、出力端子３は１１．０までしか上昇せず、（Ｑ
ｌｌのしきい値電圧が１．０Ｖの場合）、第１の電源電
圧ｖｐｐ＝ｉ２．５ｙを通過させることが不可能となる
。
ンプ回路を必要としているのに、これを２段構成のチャ
ージポンプ回路にした場合Ｖｈ’ ＝３Ｘ （＋Ｖｃｃ
−Ｖｔｎ） ・・（式２）％式％ となり、出力端子３は１１．０までしか上昇せず、（Ｑ
ｌｌのしきい値電圧が１．０Ｖの場合）、第１の電源電
圧ｖｐｐ＝ｉ２．５ｙを通過させることが不可能となる
。
さらに、実際は（式ｌ）、（式２）におけるＶｔｎ及び
ＭＯＳ）ランジスタＱｌｌのしきい値電圧はバックゲー
トバイアス効果を考慮した値を使用しなければならず、
その上設計マージン等を考慮すると実際の半導体装置で
は４段構成若しくは５段構成以上のチャージポンプ回路
が必要となり、チャージポンプ回路が占める面積はさら
に広大となっていた。
ＭＯＳ）ランジスタＱｌｌのしきい値電圧はバックゲー
トバイアス効果を考慮した値を使用しなければならず、
その上設計マージン等を考慮すると実際の半導体装置で
は４段構成若しくは５段構成以上のチャージポンプ回路
が必要となり、チャージポンプ回路が占める面積はさら
に広大となっていた。
したがって、本発明の目的はチャージポンプ回路の占め
る面積を減少させることである。
る面積を減少させることである。
［問題点を解決するための手段および作用］本発明は入
力信号および該入力信号とは異なる電位の第１の電源電
圧のいずれか一方が印加される入力端子と、前記入力信
号を検出し内部回路に送出する入力回路と、前記第１の
電源電圧を出力可能な出力端子と制御信号に応答して接
地電圧または前記第１の電源電圧より高い高電圧を出力
するチャージポンプ回路と、ドレイン電極が前記入力端
子にゲート電極が前記チャージポンプ回路の出力にソー
ス電極が前記出力端子にそれぞれ接続された一導電型の
チャネルを有する第１のエンハンスメント型ＭＯＳトラ
ンジスタと、ドレイン電極が前記入力端子に、ゲート電
極が前記チャージポンプ回路の出力に、ソース電極が第
１の接続点にそれぞれ接続された前記一導電型のチャネ
ルを有する第２のエンハンスメント型ＭＯ３）ランジス
タと、ドレイン電極およびゲート電極が前記入力端子に
ソース電極が前記第１の接続点にそれぞれ接続された一
導電型のチャネルを有する第３のエンハンスメント型Ｍ
Ｏ３）ランジスタとを有し、前記チャージポンプ回路は
前記第１の接続点と接地点との間に設けられ、制御信号
によって前記入力端子に前記入力信号が印加される場合
には前記チャージポンプ回路の出力には上記接地電圧が
出力され、前記入力端子に前記第１の電源電圧が印加さ
れた場合には前記チャージポンプ回路の出力には前記高
電圧が出力されて前記第１の電源電圧を出力端子に伝達
させることを特徴としている。
力信号および該入力信号とは異なる電位の第１の電源電
圧のいずれか一方が印加される入力端子と、前記入力信
号を検出し内部回路に送出する入力回路と、前記第１の
電源電圧を出力可能な出力端子と制御信号に応答して接
地電圧または前記第１の電源電圧より高い高電圧を出力
するチャージポンプ回路と、ドレイン電極が前記入力端
子にゲート電極が前記チャージポンプ回路の出力にソー
ス電極が前記出力端子にそれぞれ接続された一導電型の
チャネルを有する第１のエンハンスメント型ＭＯＳトラ
ンジスタと、ドレイン電極が前記入力端子に、ゲート電
極が前記チャージポンプ回路の出力に、ソース電極が第
１の接続点にそれぞれ接続された前記一導電型のチャネ
ルを有する第２のエンハンスメント型ＭＯ３）ランジス
タと、ドレイン電極およびゲート電極が前記入力端子に
ソース電極が前記第１の接続点にそれぞれ接続された一
導電型のチャネルを有する第３のエンハンスメント型Ｍ
Ｏ３）ランジスタとを有し、前記チャージポンプ回路は
前記第１の接続点と接地点との間に設けられ、制御信号
によって前記入力端子に前記入力信号が印加される場合
には前記チャージポンプ回路の出力には上記接地電圧が
出力され、前記入力端子に前記第１の電源電圧が印加さ
れた場合には前記チャージポンプ回路の出力には前記高
電圧が出力されて前記第１の電源電圧を出力端子に伝達
させることを特徴としている。
［実施例］
次に本発明の実施例について図面を９照して説明する。
第１図は本発明の第１実施例を示す回路図であり、入力
信号および入力信号とは異なる電位の第１の電源電圧ｖ
ｐｐのいずれか一方が印加される入力端子１と、入力信
号を検出する入力回路２と、第１の電源電圧ｖｐｐを出
力可能な出力端子３と、チャージポンプ回路４と、ドレ
イン電極が入力端子１にゲート電極がチャージポンプ回
路４の出力５にソース電極が出力端子３にそれぞれ接続
されたＮチャンネルエンハンスメント型の第１の？Ｖ１
０Ｓトランジスタ、（ＭＯＳ−ＦＥＴ）Ｑｌと、ドレイ
ン電極が入力端子１にゲート電極がチャージポンプ回路
４の出力５にソース電極が第１の接続点Ｘに接続された
Ｎチャンネルエンハンスメント型の第２のＭＯＳ）ラン
ジスタＱ２と、ドレイン電極及びゲート電極が入力端子
１にソース電極が第１の接続点Ｘに接続されたＮチャン
ネルエンハンスメント型の第３のＭＯＳ）ランジスタＱ
３とて構成され、チャージポンプ回路４は１段構成で第
１の接続点を電源端子とし、Ｎチャンネルエンハンスメ
ント型Ｍ ＯＳ ）ランジスタＱ５． Ｑ６゜Ｑｌ及
びコンデンサＣＩで構成されており、コンデンサＣ１の
一端には接地電圧ＧＮＤ〜第２の電源電圧１＋ＶＣＣ若
しくは接地電圧ＧＮＤ〜第１の接続点Ｘの電位間を変化
するクロックφが印加されている。
信号および入力信号とは異なる電位の第１の電源電圧ｖ
ｐｐのいずれか一方が印加される入力端子１と、入力信
号を検出する入力回路２と、第１の電源電圧ｖｐｐを出
力可能な出力端子３と、チャージポンプ回路４と、ドレ
イン電極が入力端子１にゲート電極がチャージポンプ回
路４の出力５にソース電極が出力端子３にそれぞれ接続
されたＮチャンネルエンハンスメント型の第１の？Ｖ１
０Ｓトランジスタ、（ＭＯＳ−ＦＥＴ）Ｑｌと、ドレイ
ン電極が入力端子１にゲート電極がチャージポンプ回路
４の出力５にソース電極が第１の接続点Ｘに接続された
Ｎチャンネルエンハンスメント型の第２のＭＯＳ）ラン
ジスタＱ２と、ドレイン電極及びゲート電極が入力端子
１にソース電極が第１の接続点Ｘに接続されたＮチャン
ネルエンハンスメント型の第３のＭＯＳ）ランジスタＱ
３とて構成され、チャージポンプ回路４は１段構成で第
１の接続点を電源端子とし、Ｎチャンネルエンハンスメ
ント型Ｍ ＯＳ ）ランジスタＱ５． Ｑ６゜Ｑｌ及
びコンデンサＣＩで構成されており、コンデンサＣ１の
一端には接地電圧ＧＮＤ〜第２の電源電圧１＋ＶＣＣ若
しくは接地電圧ＧＮＤ〜第１の接続点Ｘの電位間を変化
するクロックφが印加されている。
第１図において、入力端子ｌに入力信号が印加された場
合には入力回路２が入力信号を検出すると共に、制御信
号６が高レベルとなってＭＯＳ）ランジスタＱ７がオン
すると同時に第１の接続点Ｘ〜接地間に設けられたイン
バータ７の出力がＭＯＳ）ランジスタＱ５をオフし、チ
ャージポンプ回路４の出力６には接地レベルが出力され
てＭ。
合には入力回路２が入力信号を検出すると共に、制御信
号６が高レベルとなってＭＯＳ）ランジスタＱ７がオン
すると同時に第１の接続点Ｘ〜接地間に設けられたイン
バータ７の出力がＭＯＳ）ランジスタＱ５をオフし、チ
ャージポンプ回路４の出力６には接地レベルが出力され
てＭ。
ＳトランジスタＱ１及びＱ２がオフする。したがって、
入力端子１と出力端子３とは電気的に遮断される。一方
、入力端子１に第１の電源電圧Ｖｐｐが印加され出力端
子３からこの第１の電源電圧Ｖｐｐを出力する場合には
制御信号６が低レベルとなってＭＯＳ）ランジスタＱ７
がオフすると共にＭＯＳ）ランジスタＱ５のゲート電極
には第１の接続点Ｘと同電位の高レベルが印加されてチ
ャージポンプ回路が動作し、チャージポンプ回路４の出
力６には高電圧ｖｈが出力される。その結果、ＭＯＳ）
ランジスタＱｌがオンして、入力端子１と出力端子３と
が電気的に接続されて、出力端子３から第１の電源電圧
Ｖｌ）ｐが出力される。
入力端子１と出力端子３とは電気的に遮断される。一方
、入力端子１に第１の電源電圧Ｖｐｐが印加され出力端
子３からこの第１の電源電圧Ｖｐｐを出力する場合には
制御信号６が低レベルとなってＭＯＳ）ランジスタＱ７
がオフすると共にＭＯＳ）ランジスタＱ５のゲート電極
には第１の接続点Ｘと同電位の高レベルが印加されてチ
ャージポンプ回路が動作し、チャージポンプ回路４の出
力６には高電圧ｖｈが出力される。その結果、ＭＯＳ）
ランジスタＱｌがオンして、入力端子１と出力端子３と
が電気的に接続されて、出力端子３から第１の電源電圧
Ｖｌ）ｐが出力される。
ここで、出力端子３から第１の電源電圧ｖｐｐが出力さ
れる過程を簡単に説明しておく。まず入力端子ｌにＶｐ
ｐ＝１２． δ■が印加され、ＭＯＳトランジスタＱ３
のしき値電圧をＶｔｎ＝１゜０Ｖ（以下Ｑｌｙ Ｑ２
ｔ Ｑ５及びＱ６（７）しきい値電圧もＶｔｎ＝１．Ｏ
Ｖとする）とすると第１の接続点Ｘの電位はＭＯＳ）ラ
ンジスタＱ２が介在しているので、Ｖｐｐ−Ｖｔｎ＝１
１．５Ｖとなり、φ１がＧＮＤ 〜＋Ｖｃｃ＝５．ＯＶ
間を振幅しているクロックである場合、チャージポンプ
回路４の出力５には Ｖｈ：＝ （Ｖｐｐ−Ｖｔｎ）−Ｖｔｎ＋Ｖｃｃ −Ｖ
ｔｎ ＝１４．５Ｖ ・・・・・・（式３）なる高電圧
ｖｈが出力される。Ｖｈ＝１４．５■となるとＱｌ及び
Ｑ２がオンして出力端子３及び第１の接続点の電位はＶ
ｐｐ＝１２．５Ｖとなり、最終的に Ｖｈ：＝ （Ｖｐｐ） −Ｖｔｎ＋Ｖｃｃ−Ｖｔｎ＝１
５．５Ｖ ・・・・・・（式４）となって、出力
端子３には安定にＶｐｐ＝１２゜５ｖが安定に出力され
る。又φ１が接地ＧＮＤ〜第１の接続点Ｘの電位間を振
幅しているクロックである場合、チャージポンプ回路４
の出力δには、まず Ｖｈ＝ （Ｖｐｐ−Ｖｔｎ） −Ｖｔｎ＋ （Ｖｐｐ−
Ｖｔｎ）−Ｖｔｎ ＝２１． ＯＶ ・・・・・・（式５）なる高
電圧ｖｈが出力され、次にＭＯＳ）ランジスタＱ１及び
Ｑ２がオンして、出力端子３および第１の接続点の電位
はＶｐｐ＝１２．５Ｖとなり、最終的に Ｖｈ＝ （Ｖｐｐ）−Ｖｔｎ＋ （Ｖｐｐ） −Ｖｔ＝
２３． ＯＶ ・・・・・・（式６）となって
、出力端子３には安定にＶｐｐ＝１２゜５Ｖが出力され
る。なお第１図に示されていないが、接地ＧＮＤ〜＋Ｖ
ｃｃ間で振幅するクロックを得るにはＧＮＤ〜Ｖｃｃ間
に人力にクロックが印加されたインバータを構成しその
出力から取り出せばよいし、又接地ＧＮＤ〜第１の接続
点の電位間で振幅するクロックを得るには接地ＧＮＤ〜
第１の接続点間に入力にクロックが印加されたインバー
タを構成すればよいことは明かである。
れる過程を簡単に説明しておく。まず入力端子ｌにＶｐ
ｐ＝１２． δ■が印加され、ＭＯＳトランジスタＱ３
のしき値電圧をＶｔｎ＝１゜０Ｖ（以下Ｑｌｙ Ｑ２
ｔ Ｑ５及びＱ６（７）しきい値電圧もＶｔｎ＝１．Ｏ
Ｖとする）とすると第１の接続点Ｘの電位はＭＯＳ）ラ
ンジスタＱ２が介在しているので、Ｖｐｐ−Ｖｔｎ＝１
１．５Ｖとなり、φ１がＧＮＤ 〜＋Ｖｃｃ＝５．ＯＶ
間を振幅しているクロックである場合、チャージポンプ
回路４の出力５には Ｖｈ：＝ （Ｖｐｐ−Ｖｔｎ）−Ｖｔｎ＋Ｖｃｃ −Ｖ
ｔｎ ＝１４．５Ｖ ・・・・・・（式３）なる高電圧
ｖｈが出力される。Ｖｈ＝１４．５■となるとＱｌ及び
Ｑ２がオンして出力端子３及び第１の接続点の電位はＶ
ｐｐ＝１２．５Ｖとなり、最終的に Ｖｈ：＝ （Ｖｐｐ） −Ｖｔｎ＋Ｖｃｃ−Ｖｔｎ＝１
５．５Ｖ ・・・・・・（式４）となって、出力
端子３には安定にＶｐｐ＝１２゜５ｖが安定に出力され
る。又φ１が接地ＧＮＤ〜第１の接続点Ｘの電位間を振
幅しているクロックである場合、チャージポンプ回路４
の出力δには、まず Ｖｈ＝ （Ｖｐｐ−Ｖｔｎ） −Ｖｔｎ＋ （Ｖｐｐ−
Ｖｔｎ）−Ｖｔｎ ＝２１． ＯＶ ・・・・・・（式５）なる高
電圧ｖｈが出力され、次にＭＯＳ）ランジスタＱ１及び
Ｑ２がオンして、出力端子３および第１の接続点の電位
はＶｐｐ＝１２．５Ｖとなり、最終的に Ｖｈ＝ （Ｖｐｐ）−Ｖｔｎ＋ （Ｖｐｐ） −Ｖｔ＝
２３． ＯＶ ・・・・・・（式６）となって
、出力端子３には安定にＶｐｐ＝１２゜５Ｖが出力され
る。なお第１図に示されていないが、接地ＧＮＤ〜＋Ｖ
ｃｃ間で振幅するクロックを得るにはＧＮＤ〜Ｖｃｃ間
に人力にクロックが印加されたインバータを構成しその
出力から取り出せばよいし、又接地ＧＮＤ〜第１の接続
点の電位間で振幅するクロックを得るには接地ＧＮＤ〜
第１の接続点間に入力にクロックが印加されたインバー
タを構成すればよいことは明かである。
第２図は本発明の第２実施例を示す回路図であり、第１
実施例にさらに、ドレイン電極及びゲート電極が入力端
子１に、ソース電極が出力端子３にそれぞれ接続された
Ｎチャンネルエンハンスメント型の第４のＭＯＳ）ラン
ジスタＱ４を追加接続したものであるる チャージポンプ回路４の出力５に高電圧が出力されるま
である程度時間を要しその間ＭＯＳ）ランジスタＱ１が
オンせず出力端子３には電圧が出力されないが、本実施
例においてはＭＯＳ）ランジスタＱ４が接続されている
ので、入力端子１に第１の電源電圧ｖｐｐが印加される
と同時に出力端子３ミこも（Ｖｐｐ−Ｖｔｎ）なる電圧
が出力され、出力端子３における電圧の立ち上がりが早
くなるという効果がある。その他の動作は第１実施例と
全く同様であるので、ここでは省略する。
実施例にさらに、ドレイン電極及びゲート電極が入力端
子１に、ソース電極が出力端子３にそれぞれ接続された
Ｎチャンネルエンハンスメント型の第４のＭＯＳ）ラン
ジスタＱ４を追加接続したものであるる チャージポンプ回路４の出力５に高電圧が出力されるま
である程度時間を要しその間ＭＯＳ）ランジスタＱ１が
オンせず出力端子３には電圧が出力されないが、本実施
例においてはＭＯＳ）ランジスタＱ４が接続されている
ので、入力端子１に第１の電源電圧ｖｐｐが印加される
と同時に出力端子３ミこも（Ｖｐｐ−Ｖｔｎ）なる電圧
が出力され、出力端子３における電圧の立ち上がりが早
くなるという効果がある。その他の動作は第１実施例と
全く同様であるので、ここでは省略する。
また、第２図においてドレイン電極が＋Ｖｃｃにソース
電極が出力端子３に接続され、ゲート電極に制御信号６
が印加されたＮチャンネルディプリーション型の第８の
ＭＯＳ）ランジスタＱ８、及び、ドレイン電極が＋Ｖｃ
ｃにソース電極が第１の接続点に接続され、ゲート電極
に制御信号６が印加されたＮチャンネルディプリケーシ
ョン型の第９のＭＯＳ）ランジスタＱ９が接続されてい
るが、これらのＭＯＳ）ランジスタＱ８．Ｑ９は入力信
号が入力端子１に印加されチャージポンプ回路４の出力
５から接地レベルが出力され出力端子３及び第１の接続
点Ｘの電位が不安定になるので、出力端子３及び第１の
接続点の電位を＋ＶｃＣに固定する目的で接続されてい
る。
電極が出力端子３に接続され、ゲート電極に制御信号６
が印加されたＮチャンネルディプリーション型の第８の
ＭＯＳ）ランジスタＱ８、及び、ドレイン電極が＋Ｖｃ
ｃにソース電極が第１の接続点に接続され、ゲート電極
に制御信号６が印加されたＮチャンネルディプリケーシ
ョン型の第９のＭＯＳ）ランジスタＱ９が接続されてい
るが、これらのＭＯＳ）ランジスタＱ８．Ｑ９は入力信
号が入力端子１に印加されチャージポンプ回路４の出力
５から接地レベルが出力され出力端子３及び第１の接続
点Ｘの電位が不安定になるので、出力端子３及び第１の
接続点の電位を＋ＶｃＣに固定する目的で接続されてい
る。
［発明の効果］
以上説明したように本発明は、チャージポンプ回路の電
源電圧をより高電位に設定することにより、チャージポ
ンプ回路の効率を向上させてチャージポンプ回路を構成
する素子数を減少させることができ、その占有面積も小
さくてきるという効果がある。
源電圧をより高電位に設定することにより、チャージポ
ンプ回路の効率を向上させてチャージポンプ回路を構成
する素子数を減少させることができ、その占有面積も小
さくてきるという効果がある。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例を示す回路図、第３図は従来例を示す回路
図である。 １・・・・入力端子、 ２・・・・入力回路、 ３・・・・出力端子、 ４．１４・・・チャージポンプ回路、 ５．１５・・・チャージポンプ回路の出力、６・・・・
制御信号、 ７．１７・・・インバータ、 Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ６．Ｑ？、Ｑｌ １
、Ｑｌ２．Ｑｌ３．Ｑｌ４．Ｑｌδ、Ｑｌ６・・・・Ｎ
チャンネルエンハンスメント型Ｍ ＯＳトランジスタ、 Ｑ８．Ｑ９・・Ｎチャンルリディブリーション型ＭＯ３
）ランジスタ、 ＣＩ、Ｃ２，ＣＩ２．Ｃ１３・・コンデンサ、φ１．φ
１１．φ１１（オーバーパー）・・・・・・クロック。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第 １ 図 φ１−−−−クロラク第２図 第３図
の第２実施例を示す回路図、第３図は従来例を示す回路
図である。 １・・・・入力端子、 ２・・・・入力回路、 ３・・・・出力端子、 ４．１４・・・チャージポンプ回路、 ５．１５・・・チャージポンプ回路の出力、６・・・・
制御信号、 ７．１７・・・インバータ、 Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ６．Ｑ？、Ｑｌ １
、Ｑｌ２．Ｑｌ３．Ｑｌ４．Ｑｌδ、Ｑｌ６・・・・Ｎ
チャンネルエンハンスメント型Ｍ ＯＳトランジスタ、 Ｑ８．Ｑ９・・Ｎチャンルリディブリーション型ＭＯ３
）ランジスタ、 ＣＩ、Ｃ２，ＣＩ２．Ｃ１３・・コンデンサ、φ１．φ
１１．φ１１（オーバーパー）・・・・・・クロック。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第 １ 図 φ１−−−−クロラク第２図 第３図
Claims (1)
- 入力信号および該入力信号とは異なる電位の第１の電源
電圧のいずれか一方が印加される入力端子と、前記入力
信号を検出し内部回路に送出する入力回路と、前記第１
の電源電圧を出力可能な出力端子と、制御信号に応答し
て接地電圧または前記第１の電源電圧より高い高電圧を
出力するチャージポンプ回路と、ドレイン電極が前記入
力端子にゲート電極が前記チャージポンプ回路の出力に
ソース電極が前記出力端子にそれぞれ接続された一導電
型のチャネルを有する第１のエンハンスメント型ＭＯＳ
トランジスタと、ドレイン電極が前記入力端子にゲート
電極が前記チャージポンプ回路の出力にソース電極が第
１の接続点にそれぞれ接続された前記一導電型のチャネ
ルを有する第２のエンハンスメント型ＭＯＳトランジス
タと、ドレイン電極およびゲート電極が前記入力端子に
ソース電極が前記第１の接続点にそれぞれ接続された一
導電型のチャネルを有する第３のエンハンスメント型Ｍ
ＯＳトランジスタとを有し、前記チャージポンプ回路は
前記第１の接続点と接地点との間に設けられ、制御信号
によって前記入力端子に前記入力信号が印加される場合
には前記チャージポンプ回路の出力には上記接地電圧が
出力され、前記入力端子に前記第１の電源電圧が印加さ
れた場合には前記チャージポンプ回路の出力には前記高
電圧が出力されて前記第１の電源電圧を出力端子に伝達
させることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136895A JPH06103736B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置 |
| US07/200,103 US4876462A (en) | 1987-05-29 | 1988-05-31 | Control circuit for multipurpose input terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136895A JPH06103736B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63300551A true JPS63300551A (ja) | 1988-12-07 |
| JPH06103736B2 JPH06103736B2 (ja) | 1994-12-14 |
Family
ID=15186066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136895A Expired - Lifetime JPH06103736B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4876462A (ja) |
| JP (1) | JPH06103736B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635789B2 (ja) * | 1989-01-17 | 1997-07-30 | 株式会社東芝 | 信号遅延回路及び該回路を用いたクロック信号発生回路 |
| JP2672740B2 (ja) * | 1991-10-07 | 1997-11-05 | 三菱電機株式会社 | マイクロコンピュータ |
| BE1007477A3 (nl) * | 1993-09-06 | 1995-07-11 | Philips Electronics Nv | Oscillator. |
| JP2639325B2 (ja) * | 1993-11-30 | 1997-08-13 | 日本電気株式会社 | 定電圧発生回路 |
| KR100307514B1 (ko) * | 1994-07-30 | 2001-12-01 | 김영환 | 차지펌프회로 |
| EP1079506A1 (en) * | 1999-08-26 | 2001-02-28 | Alcatel | Voltage generating circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527074A (en) * | 1982-10-07 | 1985-07-02 | Ncr Corporation | High voltage pass circuit |
-
1987
- 1987-05-29 JP JP62136895A patent/JPH06103736B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-31 US US07/200,103 patent/US4876462A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4876462A (en) | 1989-10-24 |
| JPH06103736B2 (ja) | 1994-12-14 |
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