JPH0423612A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0423612A JPH0423612A JP2129573A JP12957390A JPH0423612A JP H0423612 A JPH0423612 A JP H0423612A JP 2129573 A JP2129573 A JP 2129573A JP 12957390 A JP12957390 A JP 12957390A JP H0423612 A JPH0423612 A JP H0423612A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- external output
- channel
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000007599 discharging Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、出力回路に関し、特に外部負荷で終端して用
いられるディジタル信号用の出力回路に関する。
いられるディジタル信号用の出力回路に関する。
従来のこの種の出力回路の回路を第２図に示す。入力端
子１をＰチャンネル型ＭＯＳトランジスタ２のゲーＩ−
とＮチャンネル型ＭＯＳトランジスタ３のゲートに接続
し、Ｐチャンネル型ＭＯＳトランジスタ２のソースを接
地電源５にドレインをＰチャンネル型ＭＯ３トランジス
タフのゲートとＮチャンネル型ＭＯＳトランジスタ３の
ドレインとに接続し、Ｎチャンネル型ＭＯＳトランジス
タ３のソース負電源６に接続し、Ｐチャンネル型ＭＯＳ
トランジスタ７のソースを接地電源５にドレインを外部
出力端子８に接続し、集積回路の外部の抵抗素子１０を
外部出力端子８と負電源１１との間に接続して構成され
ており、消費電力を小さくするために負電源１１は負電
源６よりも接地電源５との電位差を小さくしている。
子１をＰチャンネル型ＭＯＳトランジスタ２のゲーＩ−
とＮチャンネル型ＭＯＳトランジスタ３のゲートに接続
し、Ｐチャンネル型ＭＯＳトランジスタ２のソースを接
地電源５にドレインをＰチャンネル型ＭＯ３トランジス
タフのゲートとＮチャンネル型ＭＯＳトランジスタ３の
ドレインとに接続し、Ｎチャンネル型ＭＯＳトランジス
タ３のソース負電源６に接続し、Ｐチャンネル型ＭＯＳ
トランジスタ７のソースを接地電源５にドレインを外部
出力端子８に接続し、集積回路の外部の抵抗素子１０を
外部出力端子８と負電源１１との間に接続して構成され
ており、消費電力を小さくするために負電源１１は負電
源６よりも接地電源５との電位差を小さくしている。
上述の従来回路では、入力端子１の信号が論理値で“１
”の時は、Ｐチャンネル型ＭＯＳトランジスタフはオン
状態となり、抵抗素子１０に電流を流し込み外部出力端
子８の電位を上昇させ論理値“１”にする。一方、入力
端子１の信号が論理値“０“の時は、Ｐチャンネル型Ｍ
ＯＳトランジスタ７はオフ状態となり、抵抗素子１０に
は電流が流れなくなり外部出力端子８の電位を負電源１
１と同電位すなわち論理値“０゛′とする。外部出力端
子８の信号が論理値“０”から“１パに変化する時間は
、Ｐチャンネル型ＭＯＳトランジスタフの駆動能力によ
って決まり、外部出力端子８の信号が論理値“１”から
“０“に変化する時間は、外部出力端子８の回りにある
寄生容量に蓄えられな電荷が抵抗素子１０を通り負電源
１１に流れ込む時開によって決っている。
”の時は、Ｐチャンネル型ＭＯＳトランジスタフはオン
状態となり、抵抗素子１０に電流を流し込み外部出力端
子８の電位を上昇させ論理値“１”にする。一方、入力
端子１の信号が論理値“０“の時は、Ｐチャンネル型Ｍ
ＯＳトランジスタ７はオフ状態となり、抵抗素子１０に
は電流が流れなくなり外部出力端子８の電位を負電源１
１と同電位すなわち論理値“０゛′とする。外部出力端
子８の信号が論理値“０”から“１パに変化する時間は
、Ｐチャンネル型ＭＯＳトランジスタフの駆動能力によ
って決まり、外部出力端子８の信号が論理値“１”から
“０“に変化する時間は、外部出力端子８の回りにある
寄生容量に蓄えられな電荷が抵抗素子１０を通り負電源
１１に流れ込む時開によって決っている。
上述した従来の出力回路では、外部出力端子８の信号が
論理値“０”から“１“′に変化する時開はＰチャンネ
ル型ＭＯＳトランジスタ７の駆動能力を高めることで速
めることが出来るが、外部出力端子８の信号が論理値“
１“から“０”に変化する時間は外部出力端子７の回り
にある寄生容量を減らすことによってしか速めることは
できず、ある限度よりも速めることができない。
論理値“０”から“１“′に変化する時開はＰチャンネ
ル型ＭＯＳトランジスタ７の駆動能力を高めることで速
めることが出来るが、外部出力端子８の信号が論理値“
１“から“０”に変化する時間は外部出力端子７の回り
にある寄生容量を減らすことによってしか速めることは
できず、ある限度よりも速めることができない。
本発明の第１の発明の回路は、入力端子を第一のＰチャ
ンネル型ＭＯＳトランジスタのゲート電極と第一のＮチ
ャネル型ＭＯＳトランジスタのゲート電極とに接続し、
前記第一のＰチャンネル型ＭＯＳトランジスタのソース
電極を接地電源にドレイン電極を第二のＰチャンネル型
ＭＯＳトランジスタのゲート電極と第二のＮチャンネル
型ＭＯＳトランジスタのゲート電極と前記第一のＮチャ
ンネル型ＭＯＳトランジスタのドレイン電極とに接続し
、前記第一のＮチャンネル型ＭＯＳトランジスタのソー
ス電極を第一の負電源に接続し、前記第二のＰチャンネ
ル型ＭＯＳトランジスタのソース電極を前記接地電源に
ドレイン電極を外部出力端子と前記第二のＮチャンネル
型ＭＯＳトランジスタのドレイン電極とに接続し、前記
第二のＮチャンネル型ＭＯＳトランジスタのソース電極
を第二の負電源に接続し、前記外部出力端子を抵抗素子
の第一端子に接続し、該抵抗素子の第二端子を第三の負
電源に接続した構成を有する。
ンネル型ＭＯＳトランジスタのゲート電極と第一のＮチ
ャネル型ＭＯＳトランジスタのゲート電極とに接続し、
前記第一のＰチャンネル型ＭＯＳトランジスタのソース
電極を接地電源にドレイン電極を第二のＰチャンネル型
ＭＯＳトランジスタのゲート電極と第二のＮチャンネル
型ＭＯＳトランジスタのゲート電極と前記第一のＮチャ
ンネル型ＭＯＳトランジスタのドレイン電極とに接続し
、前記第一のＮチャンネル型ＭＯＳトランジスタのソー
ス電極を第一の負電源に接続し、前記第二のＰチャンネ
ル型ＭＯＳトランジスタのソース電極を前記接地電源に
ドレイン電極を外部出力端子と前記第二のＮチャンネル
型ＭＯＳトランジスタのドレイン電極とに接続し、前記
第二のＮチャンネル型ＭＯＳトランジスタのソース電極
を第二の負電源に接続し、前記外部出力端子を抵抗素子
の第一端子に接続し、該抵抗素子の第二端子を第三の負
電源に接続した構成を有する。
第２の発明の回路は、入力端子を第一のＰチャンネル型
ＭＯＳトランジスタのゲート電極とＮチャネル型ＭＯＳ
トランジスタのゲート電極と第二のＰチャンネル型ＭＯ
Ｓトランジスタのゲート電極とに接続し、前記第一のＰ
チャンネル型ＭＯＳトランジスタのソース電極を接地電
源にドレイン電極を第三のＰチャンネル型ＭＯ８トラン
ジスタのゲート電極と前記Ｎチャンネル型ＭＯＳトラン
ジスタのドレイン電極とに接続し、前記Ｎチャンネル型
ＭＯＳトランジスタのソース電極を第一の負電源に接続
し、前記第三のＰチャンネル型ＭＯ９トランジスタのソ
ース電極を前記接地電源にドレイン電極を外部出力端子
と前記第二のＰチャンネル型ＭＯＳトランジスタのソー
ス電極とに接続し、前記第二のＰチャンネル型ＭＯＳト
ランジスタのソース電極を第二の負電源に接続し、前記
外部出力端子を抵抗素子の第一端子に接続し、該抵抗素
子の第二端子を第三の負電源に接続した構成を有する。
ＭＯＳトランジスタのゲート電極とＮチャネル型ＭＯＳ
トランジスタのゲート電極と第二のＰチャンネル型ＭＯ
Ｓトランジスタのゲート電極とに接続し、前記第一のＰ
チャンネル型ＭＯＳトランジスタのソース電極を接地電
源にドレイン電極を第三のＰチャンネル型ＭＯ８トラン
ジスタのゲート電極と前記Ｎチャンネル型ＭＯＳトラン
ジスタのドレイン電極とに接続し、前記Ｎチャンネル型
ＭＯＳトランジスタのソース電極を第一の負電源に接続
し、前記第三のＰチャンネル型ＭＯ９トランジスタのソ
ース電極を前記接地電源にドレイン電極を外部出力端子
と前記第二のＰチャンネル型ＭＯＳトランジスタのソー
ス電極とに接続し、前記第二のＰチャンネル型ＭＯＳト
ランジスタのソース電極を第二の負電源に接続し、前記
外部出力端子を抵抗素子の第一端子に接続し、該抵抗素
子の第二端子を第三の負電源に接続した構成を有する。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の発明の一実施例の回路図である
。入力端子１を第一のＰチャンネル型ＭＯ３トランジス
タ２のゲート電極と第一のＮチャンネル型ＭＯＳトラン
ジスタ３のゲート電極に接続し、第一のＰチャンネル型
ＭＯＳトランジスタ２のソース電極を接地電源５にドレ
イン電極を第二のＰチャンネル型ＭＯ３トランジスタフ
のゲート電極と第二のＮチャンネル型ＭＯＳトランジス
タ４のゲート電極第一のＮチャンネル型ＭＯＳトランジ
スタ３のドレイン電極とに接続し、第一のＮチャンネル
型ＭＯＳトランジスタ３のソース電極を第一の負電源６
に接続し、第二のＰチャンネル型ＭＯＳトランジスタ７
のソース電極を接地電源５にドレイン電極を外部出力端
子８と第二のＮチャンネル型ＭＯＳトランジスタ４のド
レイン電極に接続し、第二のＮチャンネル型ＭＯＳトラ
ジスタ４のソース電極を第二負電源９に接続し、外部出
力端子８を抵抗素子１０の第一端子に接続し、抵抗素子
１０の第二端子を第三の負電源１１に接続し、負電源９
及び１１の接地電源５との電位差の方が小さくなるよう
に構成している。
。入力端子１を第一のＰチャンネル型ＭＯ３トランジス
タ２のゲート電極と第一のＮチャンネル型ＭＯＳトラン
ジスタ３のゲート電極に接続し、第一のＰチャンネル型
ＭＯＳトランジスタ２のソース電極を接地電源５にドレ
イン電極を第二のＰチャンネル型ＭＯ３トランジスタフ
のゲート電極と第二のＮチャンネル型ＭＯＳトランジス
タ４のゲート電極第一のＮチャンネル型ＭＯＳトランジ
スタ３のドレイン電極とに接続し、第一のＮチャンネル
型ＭＯＳトランジスタ３のソース電極を第一の負電源６
に接続し、第二のＰチャンネル型ＭＯＳトランジスタ７
のソース電極を接地電源５にドレイン電極を外部出力端
子８と第二のＮチャンネル型ＭＯＳトランジスタ４のド
レイン電極に接続し、第二のＮチャンネル型ＭＯＳトラ
ジスタ４のソース電極を第二負電源９に接続し、外部出
力端子８を抵抗素子１０の第一端子に接続し、抵抗素子
１０の第二端子を第三の負電源１１に接続し、負電源９
及び１１の接地電源５との電位差の方が小さくなるよう
に構成している。
本実施例では、入力端子１の信号が論理値で“１”の時
は、第二のＰチャンネル型ＭＯＳトランジスタフはオン
状態となり第二のＮチャンネル型ＭＯＳトランジスタ４
はオフ状態となり抵抗素子１０に電流を流し込み外部出
力端子８の電位を上昇させ論理値パ１“°とする。一方
、入力端子１の信号が論理値“０′″の時は、第二のＰ
チャンネル型ＭＯＳトランジスタフはオフ状態となり第
二のＮチャンネル型ＭＯＳトランジスタ４はオン状態と
なり抵抗素子８には電流が流れなくなるため外部出力端
子の電位は負電源９及び１１と同電位となり論理値“０
”となる。外部出力端子８の信号が論理値“０”から“
１”に変化する時間は、第二のＰチャンネル型ＭＯＳト
ランジスタ７の駆動能力によってきまり、外部出力端子
８の信号が論理値“１”から“Ｏ”に変化する時間は、
外部出力端子８の回りにある寄生容量に蓄えられた電荷
が第二のＮチャンネル型ＭＯＳトランジスタ４によって
引き抜かれる時のＮチャンネル型ＭＯＳトランジスタ４
の駆動能力によって決る。従って、第二のＰチャンネル
型ＭＯＳトランジスタフおよび第二のＮチャンネル型Ｍ
ＯＳトランジスタ４の駆動能力を上げることにより外部
出力端子の信号の変化時間を速めることができる。
は、第二のＰチャンネル型ＭＯＳトランジスタフはオン
状態となり第二のＮチャンネル型ＭＯＳトランジスタ４
はオフ状態となり抵抗素子１０に電流を流し込み外部出
力端子８の電位を上昇させ論理値パ１“°とする。一方
、入力端子１の信号が論理値“０′″の時は、第二のＰ
チャンネル型ＭＯＳトランジスタフはオフ状態となり第
二のＮチャンネル型ＭＯＳトランジスタ４はオン状態と
なり抵抗素子８には電流が流れなくなるため外部出力端
子の電位は負電源９及び１１と同電位となり論理値“０
”となる。外部出力端子８の信号が論理値“０”から“
１”に変化する時間は、第二のＰチャンネル型ＭＯＳト
ランジスタ７の駆動能力によってきまり、外部出力端子
８の信号が論理値“１”から“Ｏ”に変化する時間は、
外部出力端子８の回りにある寄生容量に蓄えられた電荷
が第二のＮチャンネル型ＭＯＳトランジスタ４によって
引き抜かれる時のＮチャンネル型ＭＯＳトランジスタ４
の駆動能力によって決る。従って、第二のＰチャンネル
型ＭＯＳトランジスタフおよび第二のＮチャンネル型Ｍ
ＯＳトランジスタ４の駆動能力を上げることにより外部
出力端子の信号の変化時間を速めることができる。
第３図は本発明の第２発明の一実施例の回路図である。
本実施例では、第１の実施例のＮチャンネル型ＭＯＳト
ランジスタ４の代りにＰチャンネル型ＭＯＳトランジス
タ１４を接続して、入力端子１の信号をそのゲートに与
えている。
ランジスタ４の代りにＰチャンネル型ＭＯＳトランジス
タ１４を接続して、入力端子１の信号をそのゲートに与
えている。
本実施例でも、外部出力端子８の信号が論理値“１″か
ら０“に変化する時間を、Ｐチャンネル型ＭＯＳトラン
ジスタ１４の駆動能力を上げることにより、速めること
ができる。
ら０“に変化する時間を、Ｐチャンネル型ＭＯＳトラン
ジスタ１４の駆動能力を上げることにより、速めること
ができる。
以上説明したように本発明では、外部出力端子の寄生容
量の電荷を放電させるためのトランジスタを付加するこ
とによって、信号出力の立ち下がり時間を速めることが
できる効果がある。
量の電荷を放電させるためのトランジスタを付加するこ
とによって、信号出力の立ち下がり時間を速めることが
できる効果がある。
第１図および第３図は本発明の実施例を示す回路図であ
り、第２図は従来の出力回路を示す回路図である。 １・・・入力端子、２．７．１４・・・Ｐチャンネル型
ＭＯＳトランジスタ、５・・・接地電源、６，９１１・
・・負電源、８・・外部出力端子、１０・・・抵抗素子
。
り、第２図は従来の出力回路を示す回路図である。 １・・・入力端子、２．７．１４・・・Ｐチャンネル型
ＭＯＳトランジスタ、５・・・接地電源、６，９１１・
・・負電源、８・・外部出力端子、１０・・・抵抗素子
。
Claims (1)
- 【特許請求の範囲】 １、入力端子を第一のＰチャンネル型ＭＯＳトランジス
タのゲート電極と第一のＮチャネル型ＭＯＳトランジス
タのゲート電極とに接続し、前記第一のＰチャンネル型
ＭＯＳトランジスタのソース電極を接地電源にドレイン
電極を第二のＰチャンネル型ＭＯＳトランジスタのゲー
ト電極と第二のＮチャンネル型ＭＯＳトランジスタのゲ
ート電極と前記第一のＮチャンネル型ＭＯＳトランジス
タのドレイン電極とに接続し、前記第一のＮチャンネル
型ＭＯＳトランジスタのソース電極を第一の負電源に接
続し、前記第二のＰチャンネル型ＭＯＳトランジスタの
ソース電極を前記接地電源にドレイン電極を外部出力端
子と前記第二のＮチャンネル型ＭＯＳトランジスタのド
レイン電極とに接続し、前記第二のＮチャンネル型ＭＯ
Ｓトランジスタのソース電極を第二の負電源に接続し、
前記外部出力端子を抵抗素子の第一端子に接続し、該抵
抗素子の第二端子を第三の負電源に接続した構成を有す
ることを特徴とする出力回路。 ２、入力端子を第一のＰチャンネル型ＭＯＳトランジス
タのゲート電極とＮチャネル型ＭＯＳトランジスタのゲ
ート電極と第二のＰチャンネル型ＭＯＳトランジスタの
ゲート電極とに接続し、前記第一のＰチャンネル型ＭＯ
Ｓトランジスタのソース電極を接地電源にドレイン電極
を第三のＰチャンネル型ＭＯＳトランジスタのゲート電
極と前記Ｎチャンネル型ＭＯＳトランジスタのドレイン
電極とに接続し、前記Ｎチャンネル型ＭＯＳトランジス
タのソース電極を第一の負電源に接続し、前記第三のＰ
チャンネル型ＭＯＳトランジスタのソース電極を前記接
地電源にドレイン電極を外部出力端子と前記第二のＰチ
ャンネル型ＭＯＳトランジスタのソース電極とに接続し
、前記第二のＰチャンネル型ＭＯＳトランジスタのソー
ス電極を第二の負電源に接続し、前記外部出力端子を抵
抗素子の第一端子に接続し、該抵抗素子の第二端子を第
三の負電源に接続した構成を有することを特徴とする出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129573A JPH0423612A (ja) | 1990-05-18 | 1990-05-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129573A JPH0423612A (ja) | 1990-05-18 | 1990-05-18 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423612A true JPH0423612A (ja) | 1992-01-28 |
Family
ID=15012814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129573A Pending JPH0423612A (ja) | 1990-05-18 | 1990-05-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423612A (ja) |
-
1990
- 1990-05-18 JP JP2129573A patent/JPH0423612A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63112893A (ja) | 半導体集積回路 | |
| JPH01233756A (ja) | Ｍｏｓ型集積回路 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JPH0423612A (ja) | 出力回路 | |
| JPH03132115A (ja) | 半導体集積回路 | |
| JPS63300551A (ja) | 半導体装置 | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPH0263317A (ja) | 電界効果トランジスタのゲート駆動回路 | |
| JPS62135013A (ja) | 出力回路 | |
| JPH02224524A (ja) | 半導体集積装置用入力バッファ | |
| JPH0355912A (ja) | ヒステリシス回路 | |
| JPH0263219A (ja) | チャージポンプ回路 | |
| JPH07154166A (ja) | 演算増幅回路 | |
| JPH0354903B2 (ja) | ||
| JPH0225108A (ja) | 半導体集積回路 | |
| JPH04168804A (ja) | リセット付きｄタイプラッチ回路 | |
| JPH0347012B2 (ja) | ||
| JPS59121512A (ja) | Ｍｏｓ電源切断回路 | |
| JPH0348519A (ja) | パワーオンリセット回路 | |
| JPH04165709A (ja) | Ｒｓフリップフロップ回路 | |
| JPH0199319A (ja) | 入力回路 | |
| JPS5884529A (ja) | 遅延回路 | |
| JPS63180214A (ja) | 電子回路 | |
| JPH04104510A (ja) | 出力回路 |