JPH04104510A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH04104510A JPH04104510A JP2221516A JP22151690A JPH04104510A JP H04104510 A JPH04104510 A JP H04104510A JP 2221516 A JP2221516 A JP 2221516A JP 22151690 A JP22151690 A JP 22151690A JP H04104510 A JPH04104510 A JP H04104510A
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- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- input terminal
- channel
- electrode
- Prior art date
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- Pending
Links
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力される信号のデユーティを補正する出力回
路に関する。
路に関する。
従来の出力回路について回路図を用いて説明する。
第２図は従来の出力回路の一例を示す回路図である。
第２図において従来の出力回路は入力端子１をインバー
タ２の入力端子に接続し、インバータ２の出力端子をＰ
チャンネル型ＭＯＳトランジスタ１３のゲート電極とＮ
チャンネル型ＭＯＳトランジスタ１４のゲート電極に接
続し、Ｐチャンネル型ＭＯ３）ランシスタ１３のソース
電極を正電源６にドレイン電極をＮチャンネル型ＭＯＳ
）ランシスタ１４のドレイン電極と外部出力端子８に接
続し、Ｎチャンネル型ＭＯＳトランジスタ１４のソース
電極を負電源９に接続して構成されていた。
タ２の入力端子に接続し、インバータ２の出力端子をＰ
チャンネル型ＭＯＳトランジスタ１３のゲート電極とＮ
チャンネル型ＭＯＳトランジスタ１４のゲート電極に接
続し、Ｐチャンネル型ＭＯ３）ランシスタ１３のソース
電極を正電源６にドレイン電極をＮチャンネル型ＭＯＳ
）ランシスタ１４のドレイン電極と外部出力端子８に接
続し、Ｎチャンネル型ＭＯＳトランジスタ１４のソース
電極を負電源９に接続して構成されていた。
第２図に示す従来の出力回路は、期待するデユーティが
得られるように設計されて作られたＭＯＳトランジスタ
１３．１４が使用されていた。
得られるように設計されて作られたＭＯＳトランジスタ
１３．１４が使用されていた。
上述した従来の出力回路は、期待するデユーティが得ら
れるように設計されて作られたＭＯＳトランジスタが使
用されているので、製造によるばらつきや出力端子に付
く負荷の変動により設計時のデユーティが得られないこ
とがあるという欠点がある。
れるように設計されて作られたＭＯＳトランジスタが使
用されているので、製造によるばらつきや出力端子に付
く負荷の変動により設計時のデユーティが得られないこ
とがあるという欠点がある。
本発明の出力回路は、入力端子をインバータの入力端子
と第１のＰチャンネル型ＭＯ３）−ランシスタのゲート
電極とに接続し、前記インバータの出力端子を第１のＮ
チャンネル型ＭＯＳトラ〉シスタのソース電極と第２の
Ｎチャンネル型ＭＯＳトランジスタのゲート電極とに接
続し、正電源を前記第１のＰチャンネル型ＭＯＳトラン
ジスタのソース電極と第２のＰチャンネル型ＭＯＳＦ−
ランジスタのソース電極とに接続し、前記第１のＮチャ
ンネル型ＭＯＳトランジスタのドレイン電極を前記第１
のＰチャンネル型ＭＯＳトランジスタのドレイン電極と
前記第２のＰチャンネル型ＭＯＳトランジスタのゲート
電極とに接続し、前記第２のＰチャンネル型ＭＯＳトラ
ンジスタのドレイン電極を前記第２のＮチャンネル型Ｍ
ＯＳ）ランジスタのドレイン電極と外部出力端子とに接
続し、前記第２のＮチャンネル型ＭＯＳ）ランジスタの
ソース電極を負電源に接続し、前記第１のＮチャンネル
型ＭＯＳ）ランジスタのゲート電極を外部制御電圧入力
端子に接続して構成している。
と第１のＰチャンネル型ＭＯ３）−ランシスタのゲート
電極とに接続し、前記インバータの出力端子を第１のＮ
チャンネル型ＭＯＳトラ〉シスタのソース電極と第２の
Ｎチャンネル型ＭＯＳトランジスタのゲート電極とに接
続し、正電源を前記第１のＰチャンネル型ＭＯＳトラン
ジスタのソース電極と第２のＰチャンネル型ＭＯＳＦ−
ランジスタのソース電極とに接続し、前記第１のＮチャ
ンネル型ＭＯＳトランジスタのドレイン電極を前記第１
のＰチャンネル型ＭＯＳトランジスタのドレイン電極と
前記第２のＰチャンネル型ＭＯＳトランジスタのゲート
電極とに接続し、前記第２のＰチャンネル型ＭＯＳトラ
ンジスタのドレイン電極を前記第２のＮチャンネル型Ｍ
ＯＳ）ランジスタのドレイン電極と外部出力端子とに接
続し、前記第２のＮチャンネル型ＭＯＳ）ランジスタの
ソース電極を負電源に接続し、前記第１のＮチャンネル
型ＭＯＳ）ランジスタのゲート電極を外部制御電圧入力
端子に接続して構成している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１図において、本実施例は入力端子１をインバータ２
の入力端子と第１のＰチャンネル型ＭＯＳトランジスタ
３のゲート電極とに接続し、インバータ２の出力端子を
第１のＮチャンネル型ＭＯＳトランジスタ４のソース電
極と第２のＮチャンネル型ＭＯＳ）−ランジスタ５のゲ
ート電極とに接続し、正電源６を第１のＰチャンネル型
ＭＯＳトランジスタ３のソース電極と第２のＰチャンネ
ル型ＭＯＳトランジスタフのソース電極とに接続し、第
１のＮチャンネル型ＭＯＳ）ランジスタ４のドレイン電
極を第１のＰチャンネル型ＭＯＳトランジスタ３のドレ
イン電極と第２のＰチャンネル型ＭＯＳトランジスタ７
のゲート電極とに接続し、第２のＰチャンネル型ＭＯＳ
トランジスタ７のドレイン電極を第２のＮチャンネル型
ＭＯＳトランジスタ５のドレイン電極と外部出力端子８
に接続し、第２のＮチャンネル型ＭＯＳトランジスタ５
のソース電極を負電源９に接続し、第１のＮチャンネル
型ＭＯＳトランジスタ４のゲート電極を外部制御電圧入
力端子１０に接続して構成している。
の入力端子と第１のＰチャンネル型ＭＯＳトランジスタ
３のゲート電極とに接続し、インバータ２の出力端子を
第１のＮチャンネル型ＭＯＳトランジスタ４のソース電
極と第２のＮチャンネル型ＭＯＳ）−ランジスタ５のゲ
ート電極とに接続し、正電源６を第１のＰチャンネル型
ＭＯＳトランジスタ３のソース電極と第２のＰチャンネ
ル型ＭＯＳトランジスタフのソース電極とに接続し、第
１のＮチャンネル型ＭＯＳ）ランジスタ４のドレイン電
極を第１のＰチャンネル型ＭＯＳトランジスタ３のドレ
イン電極と第２のＰチャンネル型ＭＯＳトランジスタ７
のゲート電極とに接続し、第２のＰチャンネル型ＭＯＳ
トランジスタ７のドレイン電極を第２のＮチャンネル型
ＭＯＳトランジスタ５のドレイン電極と外部出力端子８
に接続し、第２のＮチャンネル型ＭＯＳトランジスタ５
のソース電極を負電源９に接続し、第１のＮチャンネル
型ＭＯＳトランジスタ４のゲート電極を外部制御電圧入
力端子１０に接続して構成している。
次に、本実施例の動作について説明する。
外部制御電圧入力端子１０には、第１のＮチャンネル型
ＭＯＳ）−ランジスタ４のしきい値電圧以上の電圧値を
入力するものとして入力端子１の信号が論理値で“ＯＩ
＋から“１″に変化するときは、インバータ２の出力は
“１°′から“０′′に変化し、第１のＰチャンネル型
ＭＯＳトランジスタ３と第２のＮチャンネル型ＭＯＳト
ランジスタ５は、オフ状態となり、第２のＰチャンネル
型ＭＯＳトランジスタ７はオン状態となるが、そのオン
状態となるまでの時間は第１のＮチャンネル型ＭＯＳト
ランジスタ４のドレイン電極に付く寄生容量と、外部制
御電圧入力端子１０の電圧を変えることによって変える
ことができる第１のＮチャンネル型ＭＯＳ）ランジスタ
４のチャンネル間のインピーダンスとによって決まり、
つまり外部制御電圧入力端子１０の電圧値を変えること
により第２のＰチャンネル型ＭＯＳ）ランジスタフがオ
ン状態となるまでの時間を変えることかでき、外部出力
端子８の立ち上がり遅延時間を変えることかてきる。
ＭＯＳ）−ランジスタ４のしきい値電圧以上の電圧値を
入力するものとして入力端子１の信号が論理値で“ＯＩ
＋から“１″に変化するときは、インバータ２の出力は
“１°′から“０′′に変化し、第１のＰチャンネル型
ＭＯＳトランジスタ３と第２のＮチャンネル型ＭＯＳト
ランジスタ５は、オフ状態となり、第２のＰチャンネル
型ＭＯＳトランジスタ７はオン状態となるが、そのオン
状態となるまでの時間は第１のＮチャンネル型ＭＯＳト
ランジスタ４のドレイン電極に付く寄生容量と、外部制
御電圧入力端子１０の電圧を変えることによって変える
ことができる第１のＮチャンネル型ＭＯＳ）ランジスタ
４のチャンネル間のインピーダンスとによって決まり、
つまり外部制御電圧入力端子１０の電圧値を変えること
により第２のＰチャンネル型ＭＯＳ）ランジスタフがオ
ン状態となるまでの時間を変えることかでき、外部出力
端子８の立ち上がり遅延時間を変えることかてきる。
以上説明したように本発明は、入力端子をインバータの
入力端子と第１のＰチャンネル型ＭＯＳトランジスタの
ゲート電極とに接続し、インバータの出力端子を第１の
Ｎチャンネル型ＭＯＳ）ランジスタのソース電極と第２
のＮチャンネル型ＭＯＳトランジスタのゲート電極とに
接続し、正電源を第１のＰチャンネル型ＭＯＳトランジ
スタのソース電極と第２のＰチャンネル型ＭＯＳトラン
ジスタのソース電極とに接続し、第１のＮチャンネル型
ＭＯＳトランジスタのドレイン電極を第１のＰチャンネ
ル型ＭＯＳトランジスタのドレイン電極を第２のＮチャ
ンネル型ＭＯＳ）−ランジスタのゲート電極とに接続し
、第２のＰチャンネル型ＭＯＳトランジスタのドレイン
電極を第２のＮチャンネル型ＭＯＳトランジスタのドレ
イン電極と外部出力端子とに接続し、第２のＮチャンネ
ル型ＭＯＳ）−ランジスタのソース電極を負電源に接続
し、第１のＮチャンネル型ＭＯＳ）ランジスタのゲート
電極を外部制御電圧入力端子に接続して構成することに
より、外部制御電圧入力端子の電圧を変えることにより
、外部出力端子の立ち上かり時間を変えることができる
ので出力信号のデユーティを補正することができる効果
がある。
入力端子と第１のＰチャンネル型ＭＯＳトランジスタの
ゲート電極とに接続し、インバータの出力端子を第１の
Ｎチャンネル型ＭＯＳ）ランジスタのソース電極と第２
のＮチャンネル型ＭＯＳトランジスタのゲート電極とに
接続し、正電源を第１のＰチャンネル型ＭＯＳトランジ
スタのソース電極と第２のＰチャンネル型ＭＯＳトラン
ジスタのソース電極とに接続し、第１のＮチャンネル型
ＭＯＳトランジスタのドレイン電極を第１のＰチャンネ
ル型ＭＯＳトランジスタのドレイン電極を第２のＮチャ
ンネル型ＭＯＳ）−ランジスタのゲート電極とに接続し
、第２のＰチャンネル型ＭＯＳトランジスタのドレイン
電極を第２のＮチャンネル型ＭＯＳトランジスタのドレ
イン電極と外部出力端子とに接続し、第２のＮチャンネ
ル型ＭＯＳ）−ランジスタのソース電極を負電源に接続
し、第１のＮチャンネル型ＭＯＳ）ランジスタのゲート
電極を外部制御電圧入力端子に接続して構成することに
より、外部制御電圧入力端子の電圧を変えることにより
、外部出力端子の立ち上かり時間を変えることができる
ので出力信号のデユーティを補正することができる効果
がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の出力回路の一例を示す回路図である。 １・・・入力端子、２・・・インバータ、３・・・第１
のＰチャンネル型ＭＯＳトランジスタ、４・・・第１の
Ｎチャンネル型ＭＯＳトランジスタ、５・・・第２のＮ
チャンネル型ＭＯＳ）−ランジスタ、６・・・正電源、
７・・・第２のＰチャンネル型ＭＯＳトランジスタ、８
・・・外部出力端子、９・・・負電源、１０・・・外部
制御電圧入力端子、１３・・・Ｐチャンネル型ＭＯＳト
ランジスタ、１４・・・Ｎチャンネル型ＭＯＳトランジ
スタ。
の出力回路の一例を示す回路図である。 １・・・入力端子、２・・・インバータ、３・・・第１
のＰチャンネル型ＭＯＳトランジスタ、４・・・第１の
Ｎチャンネル型ＭＯＳトランジスタ、５・・・第２のＮ
チャンネル型ＭＯＳ）−ランジスタ、６・・・正電源、
７・・・第２のＰチャンネル型ＭＯＳトランジスタ、８
・・・外部出力端子、９・・・負電源、１０・・・外部
制御電圧入力端子、１３・・・Ｐチャンネル型ＭＯＳト
ランジスタ、１４・・・Ｎチャンネル型ＭＯＳトランジ
スタ。
Claims (1)
- 入力端子をインバータの入力端子と第１のＰチャンネル
型ＭＯＳトランジスタのゲート電極とに接続し、前記イ
ンバータの出力端子を第１のＮチャンネル型ＭＯＳトラ
ンジスタのソース電極と第２のＮチャンネル型ＭＯＳト
ランジスタのゲート電極とに接続し、正電源を前記第１
のＰチャンネル型ＭＯＳトランジスタのソース電極と第
２のＰチャンネル型ＭＯＳトランジスタのソース電極と
に接続し、前記第１のＮチャンネル型ＭＯＳトランジス
タのドレイン電極を前記第１のＰチャンネル型ＭＯＳト
ランジスタのドレイン電極と前記第２のＰチャンネル型
ＭＯＳトランジスタのゲート電極とに接続し、前記第２
のＰチャンネル型ＭＯＳトランジスタのドレイン電極を
前記第２のＮチャンネル型ＭＯＳトランジスタのドレイ
ン電極と外部出力端子とに接続し、前記第２のＮチャン
ネル型ＭＯＳトランジスタのソース電極を負電源に接続
し、前記第１のＮチャンネル型ＭＯＳトランジスタのゲ
ート電極を外部制御電圧入力端子に接続して成ることを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221516A JPH04104510A (ja) | 1990-08-23 | 1990-08-23 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221516A JPH04104510A (ja) | 1990-08-23 | 1990-08-23 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04104510A true JPH04104510A (ja) | 1992-04-07 |
Family
ID=16767941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221516A Pending JPH04104510A (ja) | 1990-08-23 | 1990-08-23 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04104510A (ja) |
-
1990
- 1990-08-23 JP JP2221516A patent/JPH04104510A/ja active Pending
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