JPS59125125A - プログラマブル・ロジツク・アレイ - Google Patents
プログラマブル・ロジツク・アレイInfo
- Publication number
- JPS59125125A JPS59125125A JP57233814A JP23381482A JPS59125125A JP S59125125 A JPS59125125 A JP S59125125A JP 57233814 A JP57233814 A JP 57233814A JP 23381482 A JP23381482 A JP 23381482A JP S59125125 A JPS59125125 A JP S59125125A
- Authority
- JP
- Japan
- Prior art keywords
- array
- transistor
- program
- clocks
- arrays
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、アンド・アレイ及びオア・アレイを備えるプ
ログラマブル・ロジック・アレイ （ＰＬＡ）の改良に
関する。
ログラマブル・ロジック・アレイ （ＰＬＡ）の改良に
関する。
従来技術と問題点
従来、ＮＭＩＳ型ＰＬＡとして第１図に見られるものが
知られている。
知られている。
図に於いて、ＡΔはアンド・アレイ、ＯＡはオア・アレ
イ、１は入力端子、２はアンド・アレイ用ディプレッシ
ョン型負荷トランジスタ、３はオア・アレイ用ディプレ
ッション型負荷トランジスタ、４は出力端子、５はアン
ド・アレイ用プログラム・トランジスタ、６はアンド・
アレイのロウ（ＲＯＷ）線、７はアンド・アレイのコラ
ム（ＣＯＬ、ＵＭＮ）線、８はオア・アレイ用プログラ
ム・トランジスタ、９はオア・アレイのロウ（ＲＯＷ）
線をそれぞれ示している。
イ、１は入力端子、２はアンド・アレイ用ディプレッシ
ョン型負荷トランジスタ、３はオア・アレイ用ディプレ
ッション型負荷トランジスタ、４は出力端子、５はアン
ド・アレイ用プログラム・トランジスタ、６はアンド・
アレイのロウ（ＲＯＷ）線、７はアンド・アレイのコラ
ム（ＣＯＬ、ＵＭＮ）線、８はオア・アレイ用プログラ
ム・トランジスタ、９はオア・アレイのロウ（ＲＯＷ）
線をそれぞれ示している。
この従来例では、プログラム・トランジスタ５或いは８
の有無でプログラム可能となるものである。即ち、アン
ド・アレイＡＡについて見ると、今、成る入力信号に対
してプログラム・トランジノ・スタ５が存在するとした
場合、そのゲートは“Ｈ”になって導通するので負荷ト
ランジスタ２が接続されているノード、従ってコラム綿
７は“Ｌ”になるので、これを例えば論理“０”に対応
させるものとし、また、プログラム・トランジスタ５が
存在しないとした場合、入力信号に対して負荷トランジ
スタ２が接続されているノード、従ってコラム線７は“
Ｈ”になるので、これを論理“Ｉ”に対応させるように
している。また、オア・アレイＯΔに於いても同様であ
り、プログラム・トランジスタ８の有無でオア・アレイ
のロウ線９が論理Ｏ″或いは“１”となる。そこで、こ
のようなアンド・アレイＡＡとオア・アレイＯＡの動作
を組合わせ、入力端子１からの成る入力信号に対し論理
操作を加えて所定出力信号を出力端子４から出力するよ
うにしている。
の有無でプログラム可能となるものである。即ち、アン
ド・アレイＡＡについて見ると、今、成る入力信号に対
してプログラム・トランジノ・スタ５が存在するとした
場合、そのゲートは“Ｈ”になって導通するので負荷ト
ランジスタ２が接続されているノード、従ってコラム綿
７は“Ｌ”になるので、これを例えば論理“０”に対応
させるものとし、また、プログラム・トランジスタ５が
存在しないとした場合、入力信号に対して負荷トランジ
スタ２が接続されているノード、従ってコラム線７は“
Ｈ”になるので、これを論理“Ｉ”に対応させるように
している。また、オア・アレイＯΔに於いても同様であ
り、プログラム・トランジスタ８の有無でオア・アレイ
のロウ線９が論理Ｏ″或いは“１”となる。そこで、こ
のようなアンド・アレイＡＡとオア・アレイＯＡの動作
を組合わせ、入力端子１からの成る入力信号に対し論理
操作を加えて所定出力信号を出力端子４から出力するよ
うにしている。
ところで、この従来例では、負荷トランジスタ２及び３
としてディプレッション型トランジスタを使用し、そし
て、プログラム・トランジスタ５及び８と共にＥ／Ｄ型
ゲートを構成している。従って、プログラム・トランジ
スタ５及び８のゲート、即ち、ロウ線６或いはコラム線
７が’ Ｈ”になった場合、電源から接地（ＧＮＤ）へ
定常的に電流が流れることになり、アレイの規模が増大
するにつれて消費電力が大きくなるものである。
としてディプレッション型トランジスタを使用し、そし
て、プログラム・トランジスタ５及び８と共にＥ／Ｄ型
ゲートを構成している。従って、プログラム・トランジ
スタ５及び８のゲート、即ち、ロウ線６或いはコラム線
７が’ Ｈ”になった場合、電源から接地（ＧＮＤ）へ
定常的に電流が流れることになり、アレイの規模が増大
するにつれて消費電力が大きくなるものである。
発明の目的
本発明は、極めて簡単な回路構成を採ることに依り、Ｐ
ＬＡＩ７）消費電力を抑制しようとするものである。
ＬＡＩ７）消費電力を抑制しようとするものである。
発明の構成
本発明では、Ｐ Ｌ Ａに於りるアンド・アレイ及びオ
ア・アレイの負荷トランジスタとしてクロック動作する
トランジスタを接続し、且つ、アンド・アレイとオア・
アレイの間にクロック動作する通過型トランジスタを介
在させることに依り分離し、宇宙的な消費電力を低減さ
せるようにしている。
ア・アレイの負荷トランジスタとしてクロック動作する
トランジスタを接続し、且つ、アンド・アレイとオア・
アレイの間にクロック動作する通過型トランジスタを介
在させることに依り分離し、宇宙的な消費電力を低減さ
せるようにしている。
発明の実施例
第２図は本発明一実施例の要部回路図であり、第１図に
関して説明した部分と同部分は同記号で指示しである。
関して説明した部分と同部分は同記号で指示しである。
図に於いて、１１はクロック動作する通過型トランジス
タ、】２はアンド・アレイのコラム線ブリ・チャージ用
ｐチャネル・トランジスタ、１３はアンド・アレイ及び
オア・アレイ分離用通過型トランジスタ、１４はアンド
・アレイのロウ線放電用トランジスタ、】５はオア・ア
レイのロウ線ブリ・チャージ用トランジスタ、１６はオ
ア・アレイのコラム線放電用トランジスタ、１７は入力
端子、１８は出力端子、１９及び２０はプログラム・ト
ランジスタ（簡明にする為、点で示しである）、ＣＫは
クロック信号、σπは反転クロック信号、Ａ〜Ｅはノー
ドをそれぞれ示し７ている。
タ、】２はアンド・アレイのコラム線ブリ・チャージ用
ｐチャネル・トランジスタ、１３はアンド・アレイ及び
オア・アレイ分離用通過型トランジスタ、１４はアンド
・アレイのロウ線放電用トランジスタ、】５はオア・ア
レイのロウ線ブリ・チャージ用トランジスタ、１６はオ
ア・アレイのコラム線放電用トランジスタ、１７は入力
端子、１８は出力端子、１９及び２０はプログラム・ト
ランジスタ（簡明にする為、点で示しである）、ＣＫは
クロック信号、σπは反転クロック信号、Ａ〜Ｅはノー
ドをそれぞれ示し７ている。
本実施例の動作を第３図のタイミング・チャートを参照
しつつ説明する。
しつつ説明する。
クロック信号ＧＫが”Ｈ″の場合、トランジスタ１１は
オフとなり、入力端子１７とアンド・アンドＡＡＯロウ
線は分離され、また、トランジスタ１４に依り該ロウ線
は放電され０電位となる。
オフとなり、入力端子１７とアンド・アンドＡＡＯロウ
線は分離され、また、トランジスタ１４に依り該ロウ線
は放電され０電位となる。
該ロウ線にはプログラム・トランジスタ１９のゲートが
接続されているので、そのプログラム・１−ランジスタ
１９はオフとなる。ここで、トランジスタ１２ばオンと
なり、電源から電流が流れるがプログラム・トランジス
タ１９がオフとなっている為、寄生容量の充電が終れば
、それ以上の電流は流れず、ノードＣ即ちアンド・アレ
イＡＡのコラム線は°’ Ｈ”になる。
接続されているので、そのプログラム・１−ランジスタ
１９はオフとなる。ここで、トランジスタ１２ばオンと
なり、電源から電流が流れるがプログラム・トランジス
タ１９がオフとなっている為、寄生容量の充電が終れば
、それ以上の電流は流れず、ノードＣ即ちアンド・アレ
イＡＡのコラム線は°’ Ｈ”になる。
オア・アレイＯＡに於けるトランジスタ１５も同様にオ
ンとなるが、若し、第１図の従来例のようにアンド・ア
レイＡＡとオア・アレイＯＡとが直接接続されていれば
オア・アレイＯＡのプログラム・トランジスタ２０のゲ
ートに接続されているアンド・アレイＡＡのコラム線が
“Ｈ”となっていることから、プログラム・トランジス
タ２０がオンとなり、トランジスタ１５を通って電流が
流れてしまう。
ンとなるが、若し、第１図の従来例のようにアンド・ア
レイＡＡとオア・アレイＯＡとが直接接続されていれば
オア・アレイＯＡのプログラム・トランジスタ２０のゲ
ートに接続されているアンド・アレイＡＡのコラム線が
“Ｈ”となっていることから、プログラム・トランジス
タ２０がオンとなり、トランジスタ１５を通って電流が
流れてしまう。
然し乍ら、本実施例では、アンド・アレイＡＡとオア・
アレイＯＡとの間に通過型トランジスタ１３が接続され
ていて、クロック信号ＣＫが“Ｈ”の場合はトランジス
タ１３をオフとしていること、更に、トランジスタ１６
を接続し、プログラム・トランジスタ２０のゲートに接
続されているオア・アレイＯＡのコラム線をＬ″にする
ことに依りプログラム・トランジスタ２０をオフにして
電力消費を防止している。
アレイＯＡとの間に通過型トランジスタ１３が接続され
ていて、クロック信号ＣＫが“Ｈ”の場合はトランジス
タ１３をオフとしていること、更に、トランジスタ１６
を接続し、プログラム・トランジスタ２０のゲートに接
続されているオア・アレイＯＡのコラム線をＬ″にする
ことに依りプログラム・トランジスタ２０をオフにして
電力消費を防止している。
前記したところから理解でさるように、クロック信号Ｃ
Ｋが“Ｈ”となると、ノードＣは“Ｈ”に、ノードＥは
Ｈ”にそれぞれブリ・チャージされる。そして、クロッ
ク信号ＣＫが” Ｌ ”になると、トランジスタ１２及
び１５ばオフとなり、ノードＣ及びＥはフローティング
状態になって論理動作することが可能となり、宇宙消費
電力は殆ど必要としないダイナミックな動作が可能にな
るのである。
Ｋが“Ｈ”となると、ノードＣは“Ｈ”に、ノードＥは
Ｈ”にそれぞれブリ・チャージされる。そして、クロッ
ク信号ＣＫが” Ｌ ”になると、トランジスタ１２及
び１５ばオフとなり、ノードＣ及びＥはフローティング
状態になって論理動作することが可能となり、宇宙消費
電力は殆ど必要としないダイナミックな動作が可能にな
るのである。
発明の効果
本発明では、プログラマブル・ロジック・アレイに於い
て、アンド・アレイ及びオア・アレイにクロック動作を
する負荷トランジスタを接続し、また、該アンド・アレ
イとオア・ナレイとの間にクロック動作をする通過型ト
ランジスタを配設して両者を分離した構成を採ることに
依り、宇宙消費電力を殆ど必要としないグイナミソク動
作をさせることができ、そして、そのような動作をさせ
るのに必要な回路構成は極めて簡単であるから、容易に
実施できる。
て、アンド・アレイ及びオア・アレイにクロック動作を
する負荷トランジスタを接続し、また、該アンド・アレ
イとオア・ナレイとの間にクロック動作をする通過型ト
ランジスタを配設して両者を分離した構成を採ることに
依り、宇宙消費電力を殆ど必要としないグイナミソク動
作をさせることができ、そして、そのような動作をさせ
るのに必要な回路構成は極めて簡単であるから、容易に
実施できる。
第１図は従来例の要部回路図、第２図は本発明一実施例
の要部回路−１第３図は第２図に見られる実施例の動作
を説明する為の回路要所に於ける信号のタイミング・チ
ャートである。 図に於いて、ＡＡはアンド・アレイ、ＯＡはオア・アレ
イ、１１はクロック動作する通過型トランジスタ、１２
はアンド・アレイのコラム線ブリ・ヂャージ用ｐチ中ネ
ル・トランジスタ、１３はアンド・アレイ及びオア・ア
レイ分離用通過型トランジスタ、１４はアンド・アレイ
のロウ線放電用トランジスタ、１５はオア・アレイのロ
ウ線ブリ・チャージ用トランジスタ、Ｉ６はオア・アレ
イのコラム線放電用トランジスタ、１７は入力端子、１
８は出力端子、１９及び２０は点で示されたプログラム
・トランジスタ、ＣＫはクロック信号、ＣＫは反転クロ
ック信号、Ａ−Ｅはノードである。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 ｒ々Ｅ９々）
の要部回路−１第３図は第２図に見られる実施例の動作
を説明する為の回路要所に於ける信号のタイミング・チ
ャートである。 図に於いて、ＡＡはアンド・アレイ、ＯＡはオア・アレ
イ、１１はクロック動作する通過型トランジスタ、１２
はアンド・アレイのコラム線ブリ・ヂャージ用ｐチ中ネ
ル・トランジスタ、１３はアンド・アレイ及びオア・ア
レイ分離用通過型トランジスタ、１４はアンド・アレイ
のロウ線放電用トランジスタ、１５はオア・アレイのロ
ウ線ブリ・チャージ用トランジスタ、Ｉ６はオア・アレ
イのコラム線放電用トランジスタ、１７は入力端子、１
８は出力端子、１９及び２０は点で示されたプログラム
・トランジスタ、ＣＫはクロック信号、ＣＫは反転クロ
ック信号、Ａ−Ｅはノードである。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 ｒ々Ｅ９々）
Claims (1)
- クロック動作する負荷トランジスタが接続されたアンド
・アレイ及びオア・アレイ、咳アン′ド・アレイとオア
・アレイとを分離する為に両者の間に配設されクロック
動作する通過型トランジスタを備えてなることを特徴と
するプログラマブル・ロジック・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233814A JPS59125125A (ja) | 1982-12-30 | 1982-12-30 | プログラマブル・ロジツク・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233814A JPS59125125A (ja) | 1982-12-30 | 1982-12-30 | プログラマブル・ロジツク・アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125125A true JPS59125125A (ja) | 1984-07-19 |
Family
ID=16960991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233814A Pending JPS59125125A (ja) | 1982-12-30 | 1982-12-30 | プログラマブル・ロジツク・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125125A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0236052A2 (en) * | 1986-03-03 | 1987-09-09 | Unisys Corporation | Memory system employing a low DC power gate array for error correction |
| JPS6342220A (ja) * | 1986-08-04 | 1988-02-23 | クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオ−ニ・エツセ・ピ−・ア− | プログラマブル論理アレイ |
| JPS63294124A (ja) * | 1987-05-27 | 1988-11-30 | Toshiba Corp | プログラマブル・ロジック・アレ− |
| JPH01218212A (ja) * | 1987-02-12 | 1989-08-31 | Bull Sa | ダイナミック論理アレイ |
-
1982
- 1982-12-30 JP JP57233814A patent/JPS59125125A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0236052A2 (en) * | 1986-03-03 | 1987-09-09 | Unisys Corporation | Memory system employing a low DC power gate array for error correction |
| EP0236052A3 (en) * | 1986-03-03 | 1989-03-29 | Unisys Corporation | Memory system employing a low dc power gate array for error correction |
| JPS6342220A (ja) * | 1986-08-04 | 1988-02-23 | クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオ−ニ・エツセ・ピ−・ア− | プログラマブル論理アレイ |
| JPH01218212A (ja) * | 1987-02-12 | 1989-08-31 | Bull Sa | ダイナミック論理アレイ |
| JPS63294124A (ja) * | 1987-05-27 | 1988-11-30 | Toshiba Corp | プログラマブル・ロジック・アレ− |
| JPH0553408B2 (ja) * | 1987-05-27 | 1993-08-10 | Tokyo Shibaura Electric Co |
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