JPS6234233A - 演算論理装置 - Google Patents
演算論理装置Info
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- JPS6234233A JPS6234233A JP61182607A JP18260786A JPS6234233A JP S6234233 A JPS6234233 A JP S6234233A JP 61182607 A JP61182607 A JP 61182607A JP 18260786 A JP18260786 A JP 18260786A JP S6234233 A JPS6234233 A JP S6234233A
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- 230000004044 response Effects 0.000 claims description 31
- 238000007599 discharging Methods 0.000 claims description 9
- 230000001902 propagating effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 4
- 241000533901 Narcissus papyraceus Species 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 101150032175 C1RL gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
この発明は一般に、演算論理回路に関し、特に、選択さ
れた算術論理演算に対応する出力を与えるための桁上げ
バイパスおよび能動再生回路を含む多数セルＣＭＯ３演
算論理回路に関する。
れた算術論理演算に対応する出力を与えるための桁上げ
バイパスおよび能動再生回路を含む多数セルＣＭＯ３演
算論理回路に関する。
先行技術の説明
論理回路は、データビットについて行なわれる予め定め
られた論理演算に対応する１個以上の出力を与えるため
のデータビットの組合わせに応答するトランジスタのア
レイを含む。この発明の関する型の多数論理演算回路に
おいて、データビットについて行なわれる論理演算の選
択は、典型的に複数個の制御またはコードビットによっ
て制御される。
られた論理演算に対応する１個以上の出力を与えるため
のデータビットの組合わせに応答するトランジスタのア
レイを含む。この発明の関する型の多数論理演算回路に
おいて、データビットについて行なわれる論理演算の選
択は、典型的に複数個の制御またはコードビットによっ
て制御される。
演算装置は、加算および減算のような選択された算術演
算に対応する１個以上の出力を与えるための第１のおよ
び第２のオペランドのビットに応答するトランジスタの
アレイを含む。
算に対応する１個以上の出力を与えるための第１のおよ
び第２のオペランドのビットに応答するトランジスタの
アレイを含む。
典型的に減算演算は、オペランドの一方すなわち減数の
「２」の補数を、他方のオペランドの正の数値すなわち
被減数に加算することで行なわれる。
「２」の補数を、他方のオペランドの正の数値すなわち
被減数に加算することで行なわれる。
一般に、加算演算は桁上げビットを与えるための回路を
含む。前記のように、演算装置に関する限り、減算演算
は実際には加算演算であるので、加算および減算演算の
両方とも、桁上げビット回路の使用を含むことが明らか
である。
含む。前記のように、演算装置に関する限り、減算演算
は実際には加算演算であるので、加算および減算演算の
両方とも、桁上げビット回路の使用を含むことが明らか
である。
従来は、加算演算において桁上げビットを与えるための
回路は典型的に、周知のマンチェスタ型の桁上げチェー
ン回路または桁上げ先見回路技術を含む回路のいずれか
を含む。しかしながら、これらの回路のいずれも、或る
周知の欠点を有する。
回路は典型的に、周知のマンチェスタ型の桁上げチェー
ン回路または桁上げ先見回路技術を含む回路のいずれか
を含む。しかしながら、これらの回路のいずれも、或る
周知の欠点を有する。
マンチェスタ型の桁上げチェーン回路を含む多数のセル
演算装置において、最下位のビットセルから最上位のビ
ットセルへの桁上げビットの伝搬には、各セル内の１個
以上のトランジスタを介して、１個のセルから他のセル
へと桁上げビットが伝搬される必要がある。桁上げビッ
トが伝搬される各トランジスタは、桁上げビットの伝搬
を遅らせるので、チェーン内のセルの数は回路内の桁上
げビットの最大の伝搬遅延を決定する。たとえば、桁上
げビットを最下位のビットセルから最高位のビットセル
まで伝搬するための、３２のバスゲートを含む３２のビ
ットオペランドについて演算するための３２のセル演算
装置において、桁上げチェーンにおける伝搬遅延は３２
のゲート遅延に対応する。このような遅延により、加算
演算を行なうのに不所望に長い時間がかかる結果となる
。
演算装置において、最下位のビットセルから最上位のビ
ットセルへの桁上げビットの伝搬には、各セル内の１個
以上のトランジスタを介して、１個のセルから他のセル
へと桁上げビットが伝搬される必要がある。桁上げビッ
トが伝搬される各トランジスタは、桁上げビットの伝搬
を遅らせるので、チェーン内のセルの数は回路内の桁上
げビットの最大の伝搬遅延を決定する。たとえば、桁上
げビットを最下位のビットセルから最高位のビットセル
まで伝搬するための、３２のバスゲートを含む３２のビ
ットオペランドについて演算するための３２のセル演算
装置において、桁上げチェーンにおける伝搬遅延は３２
のゲート遅延に対応する。このような遅延により、加算
演算を行なうのに不所望に長い時間がかかる結果となる
。
桁上げ先見回路技術を含む演算装置の主たる不利な点は
、この技術の典型的な実現化例が、駆動段階において不
所望に多数のトランジスタおよび対応して多くのローデ
ィングを必要とすることである。
、この技術の典型的な実現化例が、駆動段階において不
所望に多数のトランジスタおよび対応して多くのローデ
ィングを必要とすることである。
多くのトランジスタ回路、特にＣＭＯ３）ランジスタを
含む回路においては、トランジスタのターンオン時間は
典型的に、ターンオフ時間よりもかなり長い。したがっ
て、最下位のビットセルから最高位のビットセルまで、
桁上げビットを伝搬するためのトランジスタをオンにす
ることに依存する回路を含む多数のセル演算装置は、結
果的に不所望に長い桁上げビット伝搬遅延を招く。
含む回路においては、トランジスタのターンオン時間は
典型的に、ターンオフ時間よりもかなり長い。したがっ
て、最下位のビットセルから最高位のビットセルまで、
桁上げビットを伝搬するためのトランジスタをオンにす
ることに依存する回路を含む多数のセル演算装置は、結
果的に不所望に長い桁上げビット伝搬遅延を招く。
発明の要約
前記に鑑みて、この発明の主たる目的は、選択された論
理および算術演算を行なうための、新規の多数のセル演
算論理装置を提供することである。
理および算術演算を行なうための、新規の多数のセル演
算論理装置を提供することである。
この発明の別の目的は、桁上げビット伝搬遅延を最少に
するための装置においてセルをバイパスするのに用いら
れる新規の多数の段階桁上げバイパスを含む、前記記載
の演算論理装置を提供することである。
するための装置においてセルをバイパスするのに用いら
れる新規の多数の段階桁上げバイパスを含む、前記記載
の演算論理装置を提供することである。
この発明のさらに他の目的は、桁」二げビット伝搬遅延
を減じるための各セル内における能動再生、または予充
電および放電回路を含む前記記載の演算論理装置を提供
することである。
を減じるための各セル内における能動再生、または予充
電および放電回路を含む前記記載の演算論理装置を提供
することである。
３２のビットデータワードおよびオペランドについて演
算するための３２のビットの演算論理装置を含むこの発
明の好ましい実施例では、３２のセルが設けられる。各
セル内には、伝搬回路、キル（ｋｉｌ＋）回路、および
第１のおよび第２のデータ、またはオペランドビットＴ
およびＢに応答する複数個のトランジスタ、複数個のコ
ードビットＧＯないしＧ４、および桁上げビットＣを含
む和回路が設けられる。コードビットＧＯないしＧ３は
１６個の異なる論理演算のためのコードを含む。コード
ビットＧ４は、算術または論理演算を選択するために用
いられる。桁上げビットＣは加算演算の間、与えられ用
いられる。
算するための３２のビットの演算論理装置を含むこの発
明の好ましい実施例では、３２のセルが設けられる。各
セル内には、伝搬回路、キル（ｋｉｌ＋）回路、および
第１のおよび第２のデータ、またはオペランドビットＴ
およびＢに応答する複数個のトランジスタ、複数個のコ
ードビットＧＯないしＧ４、および桁上げビットＣを含
む和回路が設けられる。コードビットＧＯないしＧ３は
１６個の異なる論理演算のためのコードを含む。コード
ビットＧ４は、算術または論理演算を選択するために用
いられる。桁上げビットＣは加算演算の間、与えられ用
いられる。
演算論理装置における３２のセルは、４個のセルの組番
々において組織化される。４個のセルの各組に接続され
て、桁上げバイパス４−セル回路および桁上げバイパス
２−セル回路を含む桁上げバイパス回路が設けられる。
々において組織化される。４個のセルの各組に接続され
て、桁上げバイパス４−セル回路および桁上げバイパス
２−セル回路を含む桁上げバイパス回路が設けられる。
桁上げバイパス回路は、それが接続されたセルからの確
実な入力に応答して、桁上げビットが算術すなわち加算
演算を行なう間、１組のセルのうち２個または４個をバ
イパスし、これによって桁上げビット伝搬遅延を最少に
するのを選択的に可能にする。
実な入力に応答して、桁上げビットが算術すなわち加算
演算を行なう間、１組のセルのうち２個または４個をバ
イパスし、これによって桁上げビット伝搬遅延を最少に
するのを選択的に可能にする。
伝搬回路において、そこに設けられるトランジスタは、
ｍｌのおよび第２のデータ、またはオペランドビットＴ
およびＢならびにコードビットＧＯないしＧ３に応答し
て、伝搬ビットＰを与える。
ｍｌのおよび第２のデータ、またはオペランドビットＴ
およびＢならびにコードビットＧＯないしＧ３に応答し
て、伝搬ビットＰを与える。
和回路において、そこに設けられるトランジスタは、伝
搬ビットＰ１コードビットＧ４、および桁上げビットＣ
に応答して、ＮＳ＝Ｐ■Ｇ３−Ｃである出力ＮＳを与え
る。論理演算においては、Ｇ４−０である。ゆえに、Ｎ
５−Ｐである。算術演算においては、Ｇ４−１である。
搬ビットＰ１コードビットＧ４、および桁上げビットＣ
に応答して、ＮＳ＝Ｐ■Ｇ３−Ｃである出力ＮＳを与え
る。論理演算においては、Ｇ４−０である。ゆえに、Ｎ
５−Ｐである。算術演算においては、Ｇ４−１である。
ゆえに、Ｎ５−ｐＯｃである。
キル回路において、そこに設けられるトランジスタは、
伝搬ビット２１桁上げビットｃ１ならびに第１のおよび
第２のオペランドビットＴおよびＢに応答して、桁上げ
アウトビットＣ８９℃を選択的に与える。このキル回路
の主たる特徴は、桁上げアウトビットＣ，ｔ、＋ｔが与
えられる桁トげアウトビットライン」二の接続点Ａが通
常、論理「１」またはハイレベルに予充電されているこ
とである。
伝搬ビット２１桁上げビットｃ１ならびに第１のおよび
第２のオペランドビットＴおよびＢに応答して、桁上げ
アウトビットＣ８９℃を選択的に与える。このキル回路
の主たる特徴は、桁上げアウトビットＣ，ｔ、＋ｔが与
えられる桁トげアウトビットライン」二の接続点Ａが通
常、論理「１」またはハイレベルに予充電されているこ
とである。
その後、もし包含されるセルが桁上げアウトビットｃ
ｔ、、、、を保持しないならば、接続点Ａは、セル内で
または低いオーダのセルを介して直接接地に放電される
。
ｔ、、、、を保持しないならば、接続点Ａは、セル内で
または低いオーダのセルを介して直接接地に放電される
。
接続点Ａを予充電する目的は、この発明において用いら
れる型のトランジスタ、特にＣＭＯＳ）ランジスタがタ
ーンオン時間よりがなり短いターンオフ時間を有すると
いう事実を利用することである。したがって、接続点Ａ
を充電する代わりに放電することによって、効果的な桁
上げビット伝搬遅延はかなり縮小される。
れる型のトランジスタ、特にＣＭＯＳ）ランジスタがタ
ーンオン時間よりがなり短いターンオフ時間を有すると
いう事実を利用することである。したがって、接続点Ａ
を充電する代わりに放電することによって、効果的な桁
上げビット伝搬遅延はかなり縮小される。
発明の詳細な説明
第１図ないし第３図、第４Ａ図および第４Ｂ図を参照す
ると、この発明により包括的に１で示された演算論理装
置（Ａ Ｌ Ｕ）が提供される。論理装置１において、
０ないし３１で示された３２の同一の段階またはセル、
複数個（８個）の同一の桁上げバイパス回路３３ないし
４０．第１のデータワードまたはオペランドＴのピント
を受けるための、ＴＯＯないしＴａ２で示された複数ｇ
（３２個）のデータ／オペランドビット入内ライン、第
２のデルタワードまたはオペランドＢのビットを受ける
ための、ＢｏｏないしＢ３１で示された複数個（３２個
）のデータ／オペランドビット入カライン、クロック信
号φ２ｆを受けるための、φ２ヤで示されたライン、ク
ロック信号φ１を受けるための、φ１で示されたライン
、クロック信号φ１の反転した形であるクロック信号φ
ぎを受けるための、φ１４で示されたライン、コードビ
ットＧＯないしＧ４を受けるための、ＧＯないしＧ４で
示された複数個（５個）の入力ライン、桁上げインビッ
トＣ，ゎを受けるための、Ｃ１ｒ１で示された入力ライ
ン、および３２の和ビットＮ５ＯＯないしＮ５３１を与
えるための、Ｎ５ＯＯないしＮ５３１で示された複数個
（３２個）の出力ラインが設けられる。
ると、この発明により包括的に１で示された演算論理装
置（Ａ Ｌ Ｕ）が提供される。論理装置１において、
０ないし３１で示された３２の同一の段階またはセル、
複数個（８個）の同一の桁上げバイパス回路３３ないし
４０．第１のデータワードまたはオペランドＴのピント
を受けるための、ＴＯＯないしＴａ２で示された複数ｇ
（３２個）のデータ／オペランドビット入内ライン、第
２のデルタワードまたはオペランドＢのビットを受ける
ための、ＢｏｏないしＢ３１で示された複数個（３２個
）のデータ／オペランドビット入カライン、クロック信
号φ２ｆを受けるための、φ２ヤで示されたライン、ク
ロック信号φ１を受けるための、φ１で示されたライン
、クロック信号φ１の反転した形であるクロック信号φ
ぎを受けるための、φ１４で示されたライン、コードビ
ットＧＯないしＧ４を受けるための、ＧＯないしＧ４で
示された複数個（５個）の入力ライン、桁上げインビッ
トＣ，ゎを受けるための、Ｃ１ｒ１で示された入力ライ
ン、および３２の和ビットＮ５ＯＯないしＮ５３１を与
えるための、Ｎ５ＯＯないしＮ５３１で示された複数個
（３２個）の出力ラインが設けられる。
第２図でより明らかに図示されるように、桁上げバイパ
ス回路３３ないし４０の各々はセル０ないし３１の４個
の異なる組に結合される。たとえば、桁上げバイパス回
路３３は、４個の最も低いオーダのセル０ないし３に結
合され、かつ桁上げバイパス回路４０は、４個の最も高
いオーダのセル２８ないし３１に結合される。桁上げバ
イパス回路３３ないし４０の各々は、ＰＯないしＰ３で
示された４個の伝搬ビットラインならびにＣｉｎ、Ｃｏ
、Ｃ２、およびＣ３で示された４個の桁上げビットライ
ンにより４個のセルの各組に結合される。
ス回路３３ないし４０の各々はセル０ないし３１の４個
の異なる組に結合される。たとえば、桁上げバイパス回
路３３は、４個の最も低いオーダのセル０ないし３に結
合され、かつ桁上げバイパス回路４０は、４個の最も高
いオーダのセル２８ないし３１に結合される。桁上げバ
イパス回路３３ないし４０の各々は、ＰＯないしＰ３で
示された４個の伝搬ビットラインならびにＣｉｎ、Ｃｏ
、Ｃ２、およびＣ３で示された４個の桁上げビットライ
ンにより４個のセルの各組に結合される。
便宜上、４個のセルの各組における最も低いオーダのセ
ルおよび、そこへ結合されている桁上げバイパス回路へ
の桁上げインビット入力はＣでｎ 示される。４個のセルの第１の組からの桁上げビット出
力はＣＯで示される。第４Ｂ図でより明らかに図示され
るように、４個のセルの第３の桁上げビット出力はＣ２
で示され、かつ４個のセルの第４の組の桁上げビット出
力はＣ３で示される。
ルおよび、そこへ結合されている桁上げバイパス回路へ
の桁上げインビット入力はＣでｎ 示される。４個のセルの第１の組からの桁上げビット出
力はＣＯで示される。第４Ｂ図でより明らかに図示され
るように、４個のセルの第３の桁上げビット出力はＣ２
で示され、かつ４個のセルの第４の組の桁上げビット出
力はＣ３で示される。
実際、４個のセルの各組における第２のセルの桁上げア
ウトビットは、セルの外部では用いられず、それゆえ
桁上げ出力ラインＣ１は、第４Ｂ図でΔ示されるように
図面からは省略される。
ウトビットは、セルの外部では用いられず、それゆえ
桁上げ出力ラインＣ１は、第４Ｂ図でΔ示されるように
図面からは省略される。
データ／オペランドビットラインＢＯＯないしＢ３１お
よびＴＯＯないしＴａ２ならびに和ビット出力ラインＮ
５ＯＯないしＮ５３１が、それぞれ各セルに結合される
一方で、すべてのセル０ないし３１はコードビットライ
ンＧＯないしＧ４、クロック信号ラインφ１、およびク
ロック信号ラインφ１ヤに共通に結合される。同様に、
すべての桁上げバイパス回路３３ないし４０は、第２図
で図示されるように、クロック信号ラインφ２苛に共通
に結合される。
よびＴＯＯないしＴａ２ならびに和ビット出力ラインＮ
５ＯＯないしＮ５３１が、それぞれ各セルに結合される
一方で、すべてのセル０ないし３１はコードビットライ
ンＧＯないしＧ４、クロック信号ラインφ１、およびク
ロック信号ラインφ１ヤに共通に結合される。同様に、
すべての桁上げバイパス回路３３ないし４０は、第２図
で図示されるように、クロック信号ラインφ２苛に共通
に結合される。
セル０ないし３１の各々は実質的に同一であるので、セ
ル０のみが詳細に説明される。
ル０のみが詳細に説明される。
第３図および第４Ａ図を参照すると、セルθ内には、包
括的に５０で示される伝搬回路、包括的に５１で示され
るキル回路、および包括的に５２で示される和回路が設
けられる。
括的に５０で示される伝搬回路、包括的に５１で示され
るキル回路、および包括的に５２で示される和回路が設
けられる。
第４Ａ図でより明らかであるように、伝搬回路５０内に
は、入力がデータ／オペランドビット入カラインＴＯＯ
およびＢＯＯにそれぞれ結合されている１対のインバー
タＭ１３およびＮ１５が設けられる。１対のＮ−チャネ
ルＭＯＳトランジスタＭ１７およびＭｌｇは、コードビ
ットラインＧＯに結合され、１対のＮ−チャネルＭＯＳ
トランジスタＭ２０およびＮ２１は、コードビットライ
ンＧ１に結合され、１対のＮ−チャネルＭＯＳトランジ
スタＮ２２およびＮ２３は、コードビットラインＧ２に
結合され、かつ１対のＮ−チャネルＭＯＳトランジスタ
Ｍ１２およびＮ２４は、コードビットラインＧ３に結合
される。トランジスタＭ２２およびＮ１２のゲートは、
データ／オペランドビットラインＴＯＯに結合される。
は、入力がデータ／オペランドビット入カラインＴＯＯ
およびＢＯＯにそれぞれ結合されている１対のインバー
タＭ１３およびＮ１５が設けられる。１対のＮ−チャネ
ルＭＯＳトランジスタＭ１７およびＭｌｇは、コードビ
ットラインＧＯに結合され、１対のＮ−チャネルＭＯＳ
トランジスタＭ２０およびＮ２１は、コードビットライ
ンＧ１に結合され、１対のＮ−チャネルＭＯＳトランジ
スタＮ２２およびＮ２３は、コードビットラインＧ２に
結合され、かつ１対のＮ−チャネルＭＯＳトランジスタ
Ｍ１２およびＮ２４は、コードビットラインＧ３に結合
される。トランジスタＭ２２およびＮ１２のゲートは、
データ／オペランドビットラインＴＯＯに結合される。
トランジスタＭ１７およびＮ２０のゲートは、インバー
タＭ１３を介してデータ／オペランドビットラインＴＯ
Ｏに結合される。トランジスタＭ２１およびＮ２４のゲ
ートは、データ／オペランドビットラインＢＯＯに結合
される。トランジスタＭ１８およびＮ２３のゲートは、
インバータＭ１５を介してデータ／オペランドビットラ
インＢＯＯに結合される。トランジスタＭ１７およびＮ
１８、トランジスタＭ２０およびＮ２１、トランジスタ
Ｍ２２およびＮ２３、ならびにトランジスタＭ１２およ
びＮ２４は、Ｐ−チャネルＭＯ５）ランジスタＭ１９お
よびインバータＭ３３に並列に結合され、その出力は伝
搬ビットラインＰＯに結合される。
タＭ１３を介してデータ／オペランドビットラインＴＯ
Ｏに結合される。トランジスタＭ２１およびＮ２４のゲ
ートは、データ／オペランドビットラインＢＯＯに結合
される。トランジスタＭ１８およびＮ２３のゲートは、
インバータＭ１５を介してデータ／オペランドビットラ
インＢＯＯに結合される。トランジスタＭ１７およびＮ
１８、トランジスタＭ２０およびＮ２１、トランジスタ
Ｍ２２およびＮ２３、ならびにトランジスタＭ１２およ
びＮ２４は、Ｐ−チャネルＭＯ５）ランジスタＭ１９お
よびインバータＭ３３に並列に結合され、その出力は伝
搬ビットラインＰＯに結合される。
トランジスタＭ１９のゲートは、クロック信号入力ライ
ンφ１に結合される。
ンφ１に結合される。
キル回路５１においては、供給電圧ＶＣＣおよび接地の
間に直列に結合されている複数個の直列結合のＰ−チャ
ネルＭＯＳトランジスタＭ２５、Ｍ２６、およびＭ２７
ならびにＮ−チャネルＭＯ３＋−ランジスタＭ２８が設
けられる。トランジスタＭ２５およびＭ２Ｓのゲートは
、クロック信号入カラインφ１斧に結合される。トラン
ジスタＭ２６のゲートは、データ／オペランドビットラ
インＴＯＯに結合される。トランジスタＭ２７のゲート
は、データ／オペランドビットラインＢＯＯに結合され
る。供給電圧ＶＣＣおよび接地の間に直列に結合されて
、Ｐ−チャネルＭＯＳトランジスタＭ３０およびＮ−チ
ャネルＭＯＳｌ−ランジメタＭ３１が設けられる。トラ
ンジスタＭ２６およびＭ２７を横切り結合されて、Ｐ−
チャネルＭＯＳトランジスタＭ２９が設けられる。トラ
ンジスタＭ３１のゲートは、トランジスタＭ２９の一方
ならびにトランジスタＭ２７およびＭ２Ｓのソースおよ
びドレインの間に結合される。トランジスタＭ２９のゲ
ートは、接続点Ａを介して桁上げアウトビット出力ライ
ンＣＯに結合される。トランジスタＭ３０のゲートは、
クロック信号ラインφ１に結合される。Ｎ−チャネルＭ
ＯＳトランジスタＭ３４は、接続点Ａおよび桁」二げイ
ンビットラインＣ２゜の間に結合される。トランジスタ
Ｍ３４のゲートは、伝搬ビットラインＰＯに結合される
。
間に直列に結合されている複数個の直列結合のＰ−チャ
ネルＭＯＳトランジスタＭ２５、Ｍ２６、およびＭ２７
ならびにＮ−チャネルＭＯ３＋−ランジスタＭ２８が設
けられる。トランジスタＭ２５およびＭ２Ｓのゲートは
、クロック信号入カラインφ１斧に結合される。トラン
ジスタＭ２６のゲートは、データ／オペランドビットラ
インＴＯＯに結合される。トランジスタＭ２７のゲート
は、データ／オペランドビットラインＢＯＯに結合され
る。供給電圧ＶＣＣおよび接地の間に直列に結合されて
、Ｐ−チャネルＭＯＳトランジスタＭ３０およびＮ−チ
ャネルＭＯＳｌ−ランジメタＭ３１が設けられる。トラ
ンジスタＭ２６およびＭ２７を横切り結合されて、Ｐ−
チャネルＭＯＳトランジスタＭ２９が設けられる。トラ
ンジスタＭ３１のゲートは、トランジスタＭ２９の一方
ならびにトランジスタＭ２７およびＭ２Ｓのソースおよ
びドレインの間に結合される。トランジスタＭ２９のゲ
ートは、接続点Ａを介して桁上げアウトビット出力ライ
ンＣＯに結合される。トランジスタＭ３０のゲートは、
クロック信号ラインφ１に結合される。Ｎ−チャネルＭ
ＯＳトランジスタＭ３４は、接続点Ａおよび桁」二げイ
ンビットラインＣ２゜の間に結合される。トランジスタ
Ｍ３４のゲートは、伝搬ビットラインＰＯに結合される
。
桁」二げアウトビット出力ラインＣＯは、セル１の桁上
げインビットラインＣ１，、ｌに結合される。
げインビットラインＣ１，、ｌに結合される。
和回路５２においては、１つの入力がコードビットライ
ンＧ４に結合され、かつもう１つの入力を桁上げインビ
ットラインＣｉ、、ｌに結合されているＮＡＮＤゲート
Ｍ３７が設けられる。ＮＡＮＤゲートＭ３７の出力は、
１対のインバータＭ３９およびＭ４１、ならびに交差結
合された１対の転送ゲートＭ４２およびＭ４５を含む排
他的ＯＲ回路の第１の人力に結合される。排他的ＯＲゲ
ートの第２の入力は、伝搬ビットラインＰＯに結合され
る。排他的ＯＲゲートの出力は、和出力ビットラインＮ
ＳＯに結合されているインバータＭ４６を介して与えら
れる。
ンＧ４に結合され、かつもう１つの入力を桁上げインビ
ットラインＣｉ、、ｌに結合されているＮＡＮＤゲート
Ｍ３７が設けられる。ＮＡＮＤゲートＭ３７の出力は、
１対のインバータＭ３９およびＭ４１、ならびに交差結
合された１対の転送ゲートＭ４２およびＭ４５を含む排
他的ＯＲ回路の第１の人力に結合される。排他的ＯＲゲ
ートの第２の入力は、伝搬ビットラインＰＯに結合され
る。排他的ＯＲゲートの出力は、和出力ビットラインＮ
ＳＯに結合されているインバータＭ４６を介して与えら
れる。
第５図を参照すると、桁上げバイパス回路３３ないし４
０の各々において、バイパス４−セル回路６０およびバ
イパス２−セル回路６１が設けられる。
０の各々において、バイパス４−セル回路６０およびバ
イパス２−セル回路６１が設けられる。
回路６０においては、伝搬ビットラインＰＯないしＰ３
に結合された４個の入力、クロック信号ラインφ２＊に
結合されたクロック入力、桁上げインビットラインＣ：
ｒ、ｌに結合された桁上げインビット人力、および桁上
げアウトビットラインＣ３に結合された桁上げアウトビ
ット出力が与えられる。
に結合された４個の入力、クロック信号ラインφ２＊に
結合されたクロック入力、桁上げインビットラインＣ：
ｒ、ｌに結合された桁上げインビット人力、および桁上
げアウトビットラインＣ３に結合された桁上げアウトビ
ット出力が与えられる。
回路６１においては、伝搬ビットラインＰ１およびＰ２
に結合された２つの入力、クロック入力ラインφ２”に
結合されたクロック入力、桁上げビットラインＣＯに結
合された桁上げビット入力、および桁上げビットライン
Ｃ２に結合された桁上げアウトビット出力が与えられる
。
に結合された２つの入力、クロック入力ラインφ２”に
結合されたクロック入力、桁上げビットラインＣＯに結
合された桁上げビット入力、および桁上げビットライン
Ｃ２に結合された桁上げアウトビット出力が与えられる
。
第６図を参照すると、回路６０においてはさらに、複数
個のＮ−チャネルＭＯ３）ランジスタＭ４６ないしＭ５
０．およびインバータＭ６６が直列に結合されて設けら
れる。インバータＭ６６およびトランジスタＭ５０の間
に位置する接続点および電位源ＶＣＣ・に結合されて、
Ｐ−チャネルＭＯＳトランジスタＭ５１が設けられる。
個のＮ−チャネルＭＯ３）ランジスタＭ４６ないしＭ５
０．およびインバータＭ６６が直列に結合されて設けら
れる。インバータＭ６６およびトランジスタＭ５０の間
に位置する接続点および電位源ＶＣＣ・に結合されて、
Ｐ−チャネルＭＯＳトランジスタＭ５１が設けられる。
電位源■ＣＣおよび、トランジスタＭ４９とＭ２Ｏとの
間に位置する接続点の間に結合されて、Ｐ−チャネルＭ
Ｏ６）ランジスタＭ５２が設けられる。電位源ＶＣＣお
よび、トランジスタＭ４８とＭ４９との間に位置する接
続点の間に位置されて、Ｐ−チャネルＭＯＳｌ−ランジ
メタＭ５３が設けられる。
間に位置する接続点の間に結合されて、Ｐ−チャネルＭ
Ｏ６）ランジスタＭ５２が設けられる。電位源ＶＣＣお
よび、トランジスタＭ４８とＭ４９との間に位置する接
続点の間に位置されて、Ｐ−チャネルＭＯＳｌ−ランジ
メタＭ５３が設けられる。
電位源ＶＣＣおよび、トランジスタＭ４７とＭ２Ｓとの
間に位置する接続点の間に位置されて、Ｐ−チャネルＭ
ＯＳトランジスタＭ５４が設けられる。トランジスタＭ
４７ないしＭ２Ｏは、伝搬ビットラインＰＯ１Ｐ１、Ｐ
２、およびＰ３にそれぞれ結合される。便宜上、伝搬ビ
ットラインＰＯないしＰ３がセル０ないし３１の間の４
個のセルの各組において同じ指示を有し、そのためにビ
ットラインＰＯは紙白の最も低いオーダのビットセルか
らのものであり、ビットラインＰ３が紙白の最も高いオ
ーダのセルからのものであることが注目されるであろう
。
間に位置する接続点の間に位置されて、Ｐ−チャネルＭ
ＯＳトランジスタＭ５４が設けられる。トランジスタＭ
４７ないしＭ２Ｏは、伝搬ビットラインＰＯ１Ｐ１、Ｐ
２、およびＰ３にそれぞれ結合される。便宜上、伝搬ビ
ットラインＰＯないしＰ３がセル０ないし３１の間の４
個のセルの各組において同じ指示を有し、そのためにビ
ットラインＰＯは紙白の最も低いオーダのビットセルか
らのものであり、ビットラインＰ３が紙白の最も高いオ
ーダのセルからのものであることが注目されるであろう
。
トランジスタＭ５１ないしＭ５４のゲートはトランジス
タＭ４６のゲートに共通に結合され、それはクロック信
号ラインφ２８に順に結合される。
タＭ４６のゲートに共通に結合され、それはクロック信
号ラインφ２８に順に結合される。
Ｎ−チャネルＭＯＳ）ランジスタＭ５８のゲートは、イ
ンバータＭ６６の出力に結合される。トランジスタＭ５
８の一方は、桁上げインビットラインＣ５・、に結合さ
れ、かつトランジスタＭ５８の他方は、桁上げアウトビ
ットラインＣ３に結合される。
ンバータＭ６６の出力に結合される。トランジスタＭ５
８の一方は、桁上げインビットラインＣ５・、に結合さ
れ、かつトランジスタＭ５８の他方は、桁上げアウトビ
ットラインＣ３に結合される。
桁上げバイパス回路６１においては、Ｐ−チャネルＭＯ
Ｓ）ランジスタＭ６１、ならびに３個のＮ−チャネルＭ
ＯＳトランジスタＭ６２、ＭＢ２、およびＭ２Ｓが電位
源ＶＣ６および接地の間に直列に結合されて設けられる
。Ｐ−チャネルＭＯＳトランジスタＭ６３は、電位源Ｖ
ＣＣおよび、トランジスタＭ６２およびＭＢ２の間に位
置する接続点の間で結合される。トランジスタＭ６３、
ＭＢ２、およびＭ２Ｓのゲートは、クロック信号ライン
φ２６に共通に結合される。トランジスタＭ６４および
ＭＢ２のゲートは、伝搬ビットラインＰ１およびＰ２に
それぞれ結合される。インバータＭ６７は、トランジス
タＭ６１およびＭＢ２の間に位置する接続点、およびＮ
−チャネルＭＯＳトランジスタＭ５７のゲートに結合さ
れる。トランジスタＭ５７の一方は、４個のセルの組の
各々における第１のセルの桁上げアウトビットラインＣ
Ｏに結合される。トランジスタＭ５７の反対側の端部は
、ＡＬＵＩにおける４個のセルの各紙白の第３のセルの
桁上げアウトビットラインＣ２に結合される。
Ｓ）ランジスタＭ６１、ならびに３個のＮ−チャネルＭ
ＯＳトランジスタＭ６２、ＭＢ２、およびＭ２Ｓが電位
源ＶＣ６および接地の間に直列に結合されて設けられる
。Ｐ−チャネルＭＯＳトランジスタＭ６３は、電位源Ｖ
ＣＣおよび、トランジスタＭ６２およびＭＢ２の間に位
置する接続点の間で結合される。トランジスタＭ６３、
ＭＢ２、およびＭ２Ｓのゲートは、クロック信号ライン
φ２６に共通に結合される。トランジスタＭ６４および
ＭＢ２のゲートは、伝搬ビットラインＰ１およびＰ２に
それぞれ結合される。インバータＭ６７は、トランジス
タＭ６１およびＭＢ２の間に位置する接続点、およびＮ
−チャネルＭＯＳトランジスタＭ５７のゲートに結合さ
れる。トランジスタＭ５７の一方は、４個のセルの組の
各々における第１のセルの桁上げアウトビットラインＣ
Ｏに結合される。トランジスタＭ５７の反対側の端部は
、ＡＬＵＩにおける４個のセルの各紙白の第３のセルの
桁上げアウトビットラインＣ２に結合される。
第４Ａ図を参照すると、伝搬回路５０の動作の理解を容
易にするように、論理「１」およびｒＯＪが、トランジ
スタＭ１＊、Ｍｌｇ、Ｍ２Ｏ、Ｍｇ２、Ｍ２２、Ｍ２３
、Ｍ１２、およびＭ２４のゲートに隣接して示され、特
定のトランジスタをオンにするためにデータ／オペラン
ドビットラインＴおよびＢに与えられるべき論理レベル
を示す。
易にするように、論理「１」およびｒＯＪが、トランジ
スタＭ１＊、Ｍｌｇ、Ｍ２Ｏ、Ｍｇ２、Ｍ２２、Ｍ２３
、Ｍ１２、およびＭ２４のゲートに隣接して示され、特
定のトランジスタをオンにするためにデータ／オペラン
ドビットラインＴおよびＢに与えられるべき論理レベル
を示す。
たとえば、もし論理「０」がデータ／オペランドビット
ラインＴおよびＢに与えられるならば、トランジスタＭ
１７およびＭｌｇはオンになる。トランジスタＭ１？お
よびＭｌｇがオンになると、コードビットラインＧＯに
与えられたコードビットＧＯは、トランジスタＭ１７お
よびＭｌｇを通過し、インバータＭ３３により反転され
、かっ伝搬ビットＰとして伝搬ビットラインＰ上に現わ
れる。同様に、もしデータ／オペランドビットラインＴ
およびＢがそれぞれ、論理「１」および「０」を含むな
らば、トランジスタＭ２２およびＭ２３はオンになり、
その結果コードビットＧ２はインバータＭ３３を通過し
、インバータＭ３３によって反転され、伝搬ビットライ
ンＰ上で伝搬ビットＰを与える。以下の表においては、
コードビットＧＯないしＧ３のための１６の可能な組合
わせが伝搬ビットＰｊ の対応する論理値とともに与え
られていて、ここではｊは、データ／オペランドビット
０ないし３１に対応する。
ラインＴおよびＢに与えられるならば、トランジスタＭ
１７およびＭｌｇはオンになる。トランジスタＭ１？お
よびＭｌｇがオンになると、コードビットラインＧＯに
与えられたコードビットＧＯは、トランジスタＭ１７お
よびＭｌｇを通過し、インバータＭ３３により反転され
、かっ伝搬ビットＰとして伝搬ビットラインＰ上に現わ
れる。同様に、もしデータ／オペランドビットラインＴ
およびＢがそれぞれ、論理「１」および「０」を含むな
らば、トランジスタＭ２２およびＭ２３はオンになり、
その結果コードビットＧ２はインバータＭ３３を通過し
、インバータＭ３３によって反転され、伝搬ビットライ
ンＰ上で伝搬ビットＰを与える。以下の表においては、
コードビットＧＯないしＧ３のための１６の可能な組合
わせが伝搬ビットＰｊ の対応する論理値とともに与え
られていて、ここではｊは、データ／オペランドビット
０ないし３１に対応する。
旦１−」とし一旦ユーＧＩ Ｇニー−−」リーーー０
０ ０ ０ １ Ｔｊ＋Ｂｊ０ ０
０ １ ０ Ｔｊ＋Ｂｊ０００１１
Ｔ ００１００Ｔ・ ＋ＢＪ 」 ００１０１Ｂｊ ０ ０ １ １ ０ Ｔ、Ｏｆｏ ０
１ １ １ Ｔ、 ・Ｂｊｏ １
０ ０ ０ Ｔｊ ΦＢ。
０ ０ ０ １ Ｔｊ＋Ｂｊ０ ０
０ １ ０ Ｔｊ＋Ｂｊ０００１１
Ｔ ００１００Ｔ・ ＋ＢＪ 」 ００１０１Ｂｊ ０ ０ １ １ ０ Ｔ、Ｏｆｏ ０
１ １ １ Ｔ、 ・Ｂｊｏ １
０ ０ ０ Ｔｊ ΦＢ。
１ １ ０ ０ １ Ｔ、■ＢＪ・０１０
１０ 丁 ０１０１１Ｔ φ Ｂ。
１０ 丁 ０１０１１Ｔ φ Ｂ。
Ｊ
０１１００ て
０ １ １ ０ １
Ｔ、 ・ Ｂ。
Ｔ、 ・ Ｂ。
Ｊ
０１１１０Ｔｊ＋Ｂゴ
０１１１１ φ
和回路５２の出力は、Ｎ Ｓ ・−Ｐ ｊ ＱＧ ４
’ Ｃｔｎという式によって規定される。
’ Ｃｔｎという式によって規定される。
論理演算の間、コードビットＧ４−０であり、そのため
Ｎ５ｊ−Ｐｊ となる。
Ｎ５ｊ−Ｐｊ となる。
算術演算において、たとえば加算および減算のみが行な
われるとしたらコードビットＧｏないしＧ４の１組のみ
が用いられる。それらは、それぞれ１００１１である。
われるとしたらコードビットＧｏないしＧ４の１組のみ
が用いられる。それらは、それぞれ１００１１である。
もし算術演算が加算であるならば、第１のセル、セル０
、に与えられた桁上げインビットＣ１ｒｌは論理「０」
である。もし算術演算が減算であるならば、第１のセル
、セル０１に与えられた桁上げインビットＣ７゜は論理
「１」で、かつ減数を含むオペランドのビットは、それ
の正の値の論理「１」の補数を含む。第１のセル、セル
０１に与えられる桁上げインビットを１にすることによ
り、減数の１の補数は、２つの演算数の加算が剰余を得
られるように２の補数に変換される。
、に与えられた桁上げインビットＣ１ｒｌは論理「０」
である。もし算術演算が減算であるならば、第１のセル
、セル０１に与えられた桁上げインビットＣ７゜は論理
「１」で、かつ減数を含むオペランドのビットは、それ
の正の値の論理「１」の補数を含む。第１のセル、セル
０１に与えられる桁上げインビットを１にすることによ
り、減数の１の補数は、２つの演算数の加算が剰余を得
られるように２の補数に変換される。
加算および減算演算において生じる桁上げビットの生成
および伝搬は、さらにキル回路５１の動作に関して説明
される。
および伝搬は、さらにキル回路５１の動作に関して説明
される。
第４Ａ図を参照すると、セルＯないし３１の各々におけ
る接続点Ａは、クロック信号ラインφに与えられるクロ
ック信号φがローになると、ノ１イまたは論理「１」レ
ベルに予充電される。これは、電位ｍＶ。Ｃを接続点Ａ
に結合することにより達成される。もし特定のセルの動
作で、そのセルが桁上げビットを与えることが必要とな
れば、接続点Ａはハイレベルに維持される。他方、もし
特定のセルの動作が桁上げビットを与えることを必要と
されないならば、接続点Ａはセル内の接地またはより低
いオーダのセルを介する接地のいずれかに放電される。
る接続点Ａは、クロック信号ラインφに与えられるクロ
ック信号φがローになると、ノ１イまたは論理「１」レ
ベルに予充電される。これは、電位ｍＶ。Ｃを接続点Ａ
に結合することにより達成される。もし特定のセルの動
作で、そのセルが桁上げビットを与えることが必要とな
れば、接続点Ａはハイレベルに維持される。他方、もし
特定のセルの動作が桁上げビットを与えることを必要と
されないならば、接続点Ａはセル内の接地またはより低
いオーダのセルを介する接地のいずれかに放電される。
接続点Ａが放電される様々な条件がさらに説明される。
ビットＴおよびＢが論理「１」および論理「０」を含み
、かつ次により低いオーダの段階からの桁」二げインビ
ットが論理ｒＯＪであるときに生じるビットラインＰが
論理「１」であるような１つの条件の下で、トランジス
タＭ３４はオンになり、その結果、接続点Ａは次により
低いオーダのセルを介して放電される。
、かつ次により低いオーダの段階からの桁」二げインビ
ットが論理ｒＯＪであるときに生じるビットラインＰが
論理「１」であるような１つの条件の下で、トランジス
タＭ３４はオンになり、その結果、接続点Ａは次により
低いオーダのセルを介して放電される。
接続点Ａはまた、ビットＴおよびＢがともにＯであると
きも放電される。ビットＴおよびＢがともに０であると
き、トランジスタＭ２７およびＭ２６はオンになる。ク
ロック信号φ１２がローになると、トランジスタＭ２５
はオンになり、その結果、電位源ＶＣＣが、トランジス
タＭ２５ないしＭ２７を介してトランジスタＭ３１のゲ
ートに与えられトランジスタＭ３１をオンにし、かつ接
続点ＡがトランジスタＭ３１を介して接地に放電する。
きも放電される。ビットＴおよびＢがともに０であると
き、トランジスタＭ２７およびＭ２６はオンになる。ク
ロック信号φ１２がローになると、トランジスタＭ２５
はオンになり、その結果、電位源ＶＣＣが、トランジス
タＭ２５ないしＭ２７を介してトランジスタＭ３１のゲ
ートに与えられトランジスタＭ３１をオンにし、かつ接
続点ＡがトランジスタＭ３１を介して接地に放電する。
この発明の重要な特徴は、接続点Ａが放電し、かつ１．
５ボルトの電圧に近づくと、トランジスタＭ２９はまた
オンになるということである。トランジスタＭ２９をオ
ンにするとトランジスタＭ３１のゲートにより大きな電
圧が与えられ、それをさらに強くオンにし、接続点Ａを
さらにより迅速に放電させる。他のすべての条件、すな
わち入力組合わせの下では、接続点Ａは以下の表に示さ
れるように、ハイレベルに維持される。
５ボルトの電圧に近づくと、トランジスタＭ２９はまた
オンになるということである。トランジスタＭ２９をオ
ンにするとトランジスタＭ３１のゲートにより大きな電
圧が与えられ、それをさらに強くオンにし、接続点Ａを
さらにより迅速に放電させる。他のすべての条件、すな
わち入力組合わせの下では、接続点Ａは以下の表に示さ
れるように、ハイレベルに維持される。
φＩ Ｔ Ｂ Ｃ＋、Ｐ Ｃ
，いｔｌｏｏＸＸ 。
，いｔｌｏｏＸＸ 。
Ｘは任意
他のすべての入力組合わせに対してはＣ６ユを一上旦表
ゑＬ−一一−−−−−−−−−−−−−−第６図を参照
すると、１組のセルの伝搬ビ・ントラインＰＯ，Ｐｉ、
Ｐ２、およびＰ３のすべてがハイであるときの動作にお
いて、トランジスタＭ４７ないしＭ２Ｏはオンになる。
ゑＬ−一一−−−−−−−−−−−−−−第６図を参照
すると、１組のセルの伝搬ビ・ントラインＰＯ，Ｐｉ、
Ｐ２、およびＰ３のすべてがハイであるときの動作にお
いて、トランジスタＭ４７ないしＭ２Ｏはオンになる。
クロック信号φ２”がハイになると、トランジスタＭ４
６はオンになり、トランジスタＭ４７ないしＭ２Ｏを接
地に結合し、かつインバータＭ６６の出力上にノ＼イの
出力を与え、トランジスタＭ５８をオンにする。
６はオンになり、トランジスタＭ４７ないしＭ２Ｏを接
地に結合し、かつインバータＭ６６の出力上にノ＼イの
出力を与え、トランジスタＭ５８をオンにする。
トランジスタＭ５８がオンになると、セルの各組におけ
る第１のセルへの桁上げインビットＣ１・。はセルの各
組における第４のセルの桁上げアウトビットラインＣ３
に転送され、それによってその組のすべてのセルをバイ
パスする。同様に、伝搬ビットラインＰＯおよびＰ３の
条件にかかわらず、もし１組のセルの伝搬ビットＰ１お
よびＰ２がハイであるならば、トランジスタＭ６２およ
びＭＢ２はオンになる。クロック信号φ２”がハイにな
ると、トランジスタＭ６５はオンになり、インバータＭ
６７の入力にローを与え、トランジスタＭ５７をオンに
する。トランジスタＭ５７がオンになると、１組のセル
において最も低いオーダのセルの桁上げ出力ビットＣＯ
は、１組のセルにおける第３のセルの桁上げアウトビッ
トラインＣ２に転送され、それによってその組における
２つのセルをバイパスし、かつ多数セル演算論理装置の
一方の端部から他方の端部へ桁上げビットを伝搬するの
にかかる時間にかなりの減少を与える。
る第１のセルへの桁上げインビットＣ１・。はセルの各
組における第４のセルの桁上げアウトビットラインＣ３
に転送され、それによってその組のすべてのセルをバイ
パスする。同様に、伝搬ビットラインＰＯおよびＰ３の
条件にかかわらず、もし１組のセルの伝搬ビットＰ１お
よびＰ２がハイであるならば、トランジスタＭ６２およ
びＭＢ２はオンになる。クロック信号φ２”がハイにな
ると、トランジスタＭ６５はオンになり、インバータＭ
６７の入力にローを与え、トランジスタＭ５７をオンに
する。トランジスタＭ５７がオンになると、１組のセル
において最も低いオーダのセルの桁上げ出力ビットＣＯ
は、１組のセルにおける第３のセルの桁上げアウトビッ
トラインＣ２に転送され、それによってその組における
２つのセルをバイパスし、かつ多数セル演算論理装置の
一方の端部から他方の端部へ桁上げビットを伝搬するの
にかかる時間にかなりの減少を与える。
この発明の好ましい実施例が前記に述べられる一方で、
その様々な修正がこの発明の精神および範囲から逸脱す
ることなくなされてもよいことが企図されている。した
がって、前記の実施例は、この発明の例示としてのみ役
立ち、かつこの発明の実際の範囲は、添付の特許請求の
範囲を参照して規定されることが意図されている。
その様々な修正がこの発明の精神および範囲から逸脱す
ることなくなされてもよいことが企図されている。した
がって、前記の実施例は、この発明の例示としてのみ役
立ち、かつこの発明の実際の範囲は、添付の特許請求の
範囲を参照して規定されることが意図されている。
第１図は、この発明による３２段階演算論理装置（Ａ
Ｌ Ｕ）のブロック図である。 第２図は、この発明による桁上げバイパス回路に接続さ
れた４個のセルの組を示す、第１図のＡＬＵのより詳細
なブロック図である。 第３図は、この発明による第２図の装置のセルの各々に
位置する伝搬、キル、および和回路のブロック図である
。 第４Ａ図およびｑ４ Ｂ図は、この発明による第２図の
装置のセルの１つの詳細な概略図を有する、４個のセル
の組のブロック図である。 第５図は、この発明による桁上げバイパス回路のブロッ
ク図である。 第６図は、第５図のバイパス回路の詳細な概略図である
。 図において、１は演算論理装置、３３ないし４Ｏは桁上
げバイパス回路、５０は伝搬回路、５１はキル回路、５
２は和回路、６０は桁上げ４−セル回路、６１は桁上げ
２−セル回路である。 特許出願人 アドバンストΦマイクロ・ディバイシズ・
インコーポレーテツド ｌ Ｌ −一一一一−−−一−−一色
Ｌ Ｕ）のブロック図である。 第２図は、この発明による桁上げバイパス回路に接続さ
れた４個のセルの組を示す、第１図のＡＬＵのより詳細
なブロック図である。 第３図は、この発明による第２図の装置のセルの各々に
位置する伝搬、キル、および和回路のブロック図である
。 第４Ａ図およびｑ４ Ｂ図は、この発明による第２図の
装置のセルの１つの詳細な概略図を有する、４個のセル
の組のブロック図である。 第５図は、この発明による桁上げバイパス回路のブロッ
ク図である。 第６図は、第５図のバイパス回路の詳細な概略図である
。 図において、１は演算論理装置、３３ないし４Ｏは桁上
げバイパス回路、５０は伝搬回路、５１はキル回路、５
２は和回路、６０は桁上げ４−セル回路、６１は桁上げ
２−セル回路である。 特許出願人 アドバンストΦマイクロ・ディバイシズ・
インコーポレーテツド ｌ Ｌ −一一一一−−−一−−一色
Claims (16)
- （１）複数個の組のセルを含み、前記組の各々は第１の
、第２の、第３の、および第４のセルを含み、 各組における前記セルに結合された桁上げバイパス回路
を含む演算論理装置であって、前記セルの各々が、 第１のオペランドＴにおける予め定められたビット、第
２のオペランドＢにおける予め定められたビット、複数
個のコードビット（Ｇ０ないしＧ３）、およびクロック
信号φに応答して、伝搬ビットＰを選択的に与えるため
の伝搬回路と、 前記第１のおよび前記第２のオペランドＴおよびＢにお
ける前記の予め定められたビット、前記クロック信号φ
の反転した形を含むクロック信号φ１＾＊、前記伝搬ビ
ットＰ、および桁上げインビットライン上の桁上げイン
ビットＣ＿ｉ＿ｎに応答して桁上げアウトビットライン
上に桁上げアウトビットＣ＿ｏ＿ｕ＿ｔを選択的に与え
るためのキル回路と、前記伝搬ビットＰ、前記桁上げイ
ンビットＣ＿ｉ＿ｎ、およびコードビットＧ４に応答し
て、ＮＳ＝Ｐ■Ｇ４・Ｃ＿ｉ＿ｎである和ビットＮＳを
選択的に与えるための和回路とを含み、前記桁上げバイ
パス回路が、 前記第１の、前記第２の、前記第３の、および前記第４
のセルの各々における前記伝搬回路からの前記伝搬ビッ
トＰ、前記第１のセルの前記桁上げインビットライン上
の前記桁上げインビットＣ＿ｉ＿ｎ、およびクロック信
号φ２＾＊に応答して、前記第４のセルの前記桁上げア
ウトビットライン上に前記桁上げアウトビットＣ＿ｏ＿
ｕ＿ｔを与えるための第１のバイパス回路と、 前記第２のおよび前記第３のセルにおける前記伝搬回路
からの前記伝搬ビットＰ、前記クロック信号φ２＾＊、
および前記第１のセルの前記桁上げアウトビットライン
上の前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔに応答して
、前記第３のセルの前記桁上げアウトビットライン上に
前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔを与えるための
第２のバイパス回路とを含む演算論理装置。 - （２）前記伝搬回路が、前記第１のおよび前記第２のオ
ペランドＴおよびＢの前記の予め定められたビットの予
め定められた組合わせならびに前記複数個のコードビッ
ト（Ｇ０ないしＧ３）の予め定められた組合わせに応答
して、前記伝搬ビットＰを選択的に与えるための複数個
のトランジスタを含む、特許請求の範囲第１項に記載の
演算論理装置。 - （３）前記複数個のトランジスタが、前記トランジスタ
の予め定められたものを前記コードビット（Ｇ０ないし
Ｇ３）の電位源に結合するための手段および前記第１の
および前記第２のオペランドＴおよびＢの前記の予め定
められたビットに応答して、前記伝搬ビットＰを選択的
に与えるための手段を含む、特許請求の範囲第２項に記
載の演算論理装置。 - （４）前記キル回路が、前記桁上げアウトビットライン
上に接続点Ａを含み、さらに、前記クロック信号φ１に
応答して前記接続点Ａを第１の予め定められた電位に予
充電するための手段、および前記クロック信号φ１＾＊
、前記第１のおよび前記第２のオペランドＴおよびＢの
前記の予め定められたビット、前記伝搬ビットＰ、およ
び前記桁上げインビットＣ＿ｉ＿ｎに応答して、第２の
予め定められた電位に前記接続点Ａを選択的に放電する
ための手段を含む、特許請求の範囲第１項に記載の演算
論理装置。 - （５）前記放電手段が、 前記第１のおよび第２のオペランドＴおよびＢの前記の
予め定められたビットが前記第２の予め定められた電位
にあるとき、前記接続点Ａを放電するための第１の手段
、および 前記オペランドＴおよびＢの一方の前記ビットが前記第
１の予め定められた電位にあり、前記オペランドＴおよ
びＢの他方の前記ビットが前記第２の予め定められた電
位にあり、前記伝搬ビットＰが前記第１の予め定められ
た電位にあり、かつ前記桁上げインビットＣ＿ｉ＿ｎが
前記第２の予め定められた電位にあるとき、前記接続点
Ａを放電するための第２の手段を含む、特許請求の範囲
第４項に記載の演算論理装置。 - （６）前記和回路が、 前記桁上げインビットＣ＿ｉ＿ｎおよび前記コードビッ
トＧ４に応答して出力を与えるためのＮＡＮＤ回路なら
びに前記ＮＡＮＤ回路の前記出力および前記伝搬ビット
Ｐに応答してＮＳ＝Ｐ■Ｇ４・Ｃ＿ｉ＿ｎである前記和
ビットＮＳを与えるための排他的ＯＲ回路を含む、特許
請求の範囲第１項に記載の演算論理装置。 - （７）複数個のセルを含み、前記セルの各々が、 第１のオペランドＴにおける予め定められたビット、第
２のオペランドＢにおける予め定められたビット、複数
個のコードビット（Ｇ０ないしＧ３）、およびクロック
信号φに応答して、伝搬ビットＰを与えるための第１の
回路手段と、 前記伝搬ビットＰ、コードビットＧ４および桁上げイン
ビットＣ＿ｉ＿ｎに応答して、前記演算論理装置が論理
演算を行なうときＮＳ＝Ｐ■Ｇ４・Ｃ＿ｉ＿ｎ、Ｇ４＝
０かつＮＳ＝Ｐであり、ならびに前記演算論理装置が算
術演算を行なうときＧ４＝１かつＮＳ＝Ｐ■Ｃ＿ｉ＿ｎ
である和ビットＮＳを設けるための第２の回路手段と、
さらに 前記第１のオペランドＴにおける前記の予め定められた
ビット、前記第２のオペランドＢにおける前記の予め定
められたビット、前記伝搬ビットＰ、前記クロック信号
φ１の反転した形を含むクロック信号φ１＾＊、および
前記桁上げインビットＣ＿ｉ＿ｎに応答して、桁上げア
ウトビットＣ＿ｏ＿ｕ＿ｔを与えるための第３の回路手
段とを含む演算論理装置。 - （８）前記複数個のセルが複数個の組のセルを含み、前
記組の各々が前記複数個のセルの第１の、第２の、第３
の、および第４のものを含み、さらに、 前記の組の各々に結合されたバイパス回路を含み、前記
バイパス回路の各々が、前記の組の各々における前記第
１の、前記第２の、前記第３の、および前記第４のセル
の予め定められたものからの前記伝搬ビットＰ、前記の
組の各々における前記第３のおよび前記第４のセル、前
記の組の各々における前記第１の、前記第２の、前記第
３の、および前記第４のセルの予め定められたものに与
えられた前記桁上げインビット、ならびにクロック信号
φ２＾＊に応答して、前記の組の各々における前記第１
の、前記第２の、前記第３の、および前記第４のセルの
予め定められたものからの前記桁上げアウトビットＣ＿
ｏ＿ｕ＿ｔを与えるための手段を含む、特許請求の範囲
第７項に記載の演算論理装置。 - （９）前記バイパス回路が、 前記第１の、前記第２の、前記第３の、および前記第４
のセルの各々からの伝搬ビットＰ、前記第１のセルに与
えられた前記桁上げインビットＣ＿ｉ＿ｎ、および前記
クロック信号φ２＾＊に応答して、前記第４のセルから
の前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔを与えるため
の第１のバイパス回路、および前記第２のおよび前記第
３のセルに与えられた前記伝搬ビットＰ、前記クロック
信号φ２＾＊、および前記第１のセルからの前記桁上げ
アウトビットＣ＿ｏ＿ｕ＿ｔに応答して、前記第３のセ
ルからの前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔを与え
るための第２のバイパス回路を含む、特許請求の範囲第
８項に記載の演算論理回路。 - （１０）前記第３の回路手段が、 前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔに対応する接続
点Ａと、 前記接続点Ａを第１の予め定められた電位まで予充電す
る手段と、 前記第１のオペランドＴにおける前記の予め定められた
ビット、前記第２のオペランドＢにおける前記の予め定
められたビット、前記伝搬ビットＰ、前記クロック信号
φ１＾＊、および前記桁上げインビットＣ＿ｉ＿ｎに応
答して、前記第１のおよび前記第２のオペランドＴおよ
びＢの前記の予め定められたビットが第２の予め定めら
れた電位にあるとき、ならびに前記の予め定められたビ
ットの１つが前記第２の予め定められた電位にあり、前
記の予め定められたビットの他のものが前記第１の予め
定められた電位にあり、前記伝搬ビットＰが前記第１の
予め定められた電位にあり、かつ前記の桁上げインビッ
トＣ＿ｉ＿ｎが前記第２の予め定められた電位にあると
き、前記の接続点Ａを前記第２の予め定められたレベル
まで放電するための手段とを含む、特許請求の範囲第７
項に記載の演算論理装置。 - （１１）前記セルの１つの組における或るセルからの前
記伝搬ビットＰ、前記の組における第１のセルに与えら
れた桁上げインビットＣ＿ｉ＿ｎ、およびクロック信号
φ２＾＊に応答して、前記の組における第４のセルから
の前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔを与えるため
の手段を含む、特許請求の範囲第８項に記載の演算論理
装置。 - （１２）前記の組が、直列に結合された第１の、第２の
、第３の、および第４のセルを含み、ならびに前記桁上
げアウトビットを与える手段は、前記伝搬ビットのすべ
てが第１の予め定められた電位を有するとき、前記桁上
げインビットに選択的に、１つの組における前記セルの
うち４個をバイパスさせ、かつ前記伝搬ビットの中間の
２個が前記第１の予め定められた電位を有するとき、前
記の組における前記のセルのうち２個をバイパスさせる
ための手段を含む、特許請求の範囲第１１項に記載の演
算論理装置。 - （１３）組の各々がセルの第１の、第２の、第３の、お
よび第４のものを含む複数個の組のセルを含む演算論理
装置であって、前記セルの各々が、 第１のオペランドＴにおける予め定められたビット、第
２のオペランドＢにおける予め定められたビット、複数
個のコードビット（Ｇ０ないしＧ３）、およびクロック
信号φ１に応答して、伝搬ビットＰを与えるための第１
の回路手段と、前記伝搬ビットＰ、コードビットＧ４、
および桁上げインビットＣ＿ｉ＿ｎに応答して、前記演
算論理装置が論理演算を行なうとき、ＮＳ＝Ｐ■Ｇ４・
Ｃ＿１＿ｎ、Ｇ４＝０、およびＮＳ＝Ｐであり、かつ前
記演算論理装置が算術演算を行なうとき、Ｇ４＝１かつ
ＮＳ＝Ｐ■Ｃ＿ｉ＿ｎである和ビットＮＳを与えるため
の第２の回路手段と、 前記の組の各々に結合され、その各々が前記の組の各々
における前記第１の、前記第２の、前記第３の、および
前記第４のセルの予め定められたものからの前記伝搬ビ
ットＰ、前記の組の各々における前記第１の、前記第２
の、前記第３の、および前記第４のセルの予め定められ
たものに与えられた前記桁上げインビット、およびクロ
ック信号φ２＾＊に応答して、前記の組の各々における
前記第１の、前記第２の、前記第３の、および前記第４
のセルの予め定められたものからの前記桁上げアウトビ
ットＣ＿ｏ＿ｕ＿ｔを与えるための手段を含むバイパス
回路とを含む、演算論理装置。 - （１４）前記バイパス回路が、 前記第１の、前記第２の、前記第３の、および前記第４
のセルからの前記伝搬ビットＰ、前記第１のセルに与え
られた前記桁上げインビットＣ＿ｉ＿ｎ、および前記ク
ロック信号φ２＾＊に応答して、前記第４のセルからの
前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔを与えるための
第１のバイパス回路と、 前記第２のおよび前記第３のセルに与えられた前記伝搬
ビットＰ、前記クロック信号φ２＾＊、および前記第１
のセルからの前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔに
応答して、前記第３のセルからの前記桁上げアウトビッ
トＣ＿ｏ＿ｕ＿ｔを与えるための第２のバイパス回路を
含む、特許請求の範囲第１３項に記載の演算論理回路。 - （１５）前記第１のオペランドＴにおける前記の予め定
められたビット、前記伝搬ビットＰ、前記クロック信号
φ１の反転した形を含むクロック信号φ１＾＊、および
前記桁上げインビットＣ＿ｉ＿ｎに応答して、桁上げア
ウトビットＣ＿ｏ＿ｕ＿ｔを与えるための第３の回路手
段と、 前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔに対応する接続
点Ａと、 前記接続点Ａを第１の予め定められた電位まで予充電す
るための手段と、 前記第１のオペランドＴにおける前記の予め定められた
ビット、前記第２のオペランドＢにおける前記の予め定
められたビット、前記伝搬ビットＰ、前記クロック信号
φ１＾＊、および前記桁上げインビットＣ＿ｉ＿ｎに応
答して、前記第１のおよび前記第２のオペランドＴおよ
びＢにおける前記の予め定められたビットが前記第２の
予め定められた電位にあるとき、ならびに前記の予め定
められたビットの１つが第２の予め定められた電位にあ
り、前記の予め定められたビットの他のものが前記第１
の予め定められた電位にあり、前記伝搬ビットＰが前記
第１の予め定められた電位にあり、かつ前記桁上げイン
ビットＣ＿ｉ＿ｎが前記第２の予め定められた電位にあ
るとき、前記接続点Ａを前記第２の予め定められたレベ
ルまで放電するための手段とを含む、特許請求の範囲第
１３項に記載の演算論理装置。 - （１６）複数個のセルを含む演算論理装置であって、前
記セルの各々が、 第１のオペランドＴにおける予め定められたビット、第
２のオペランドＢにおける予め定められたビット、複数
個のコードビット（Ｇ０ないしＧ３）、およびクロック
信号φ１に応答して、伝搬ビットＰを与えるための第１
の回路手段と、前記伝搬ビットＰ、コードビットＧ４、
および桁上げインビットＣ＿ｉ＿ｎに応答して、前記演
算論理装置が論理演算を行なうとき、ＮＳ＝Ｐ■Ｇ４・
Ｃ＿ｉ＿ｎ、Ｇ４＝０、かつＮＳ＝Ｐであり、ならびに
前記演算論理装置が算術演算を行なうとき、Ｇ４＝１か
つＮＳ＝Ｐ■Ｃ＿ｉ＿ｎである和ビットＮＳを与えるた
めの第２の回路手段と、 前記第１のオペランドＴにおける前記の予め定められた
ビット、前記第２のオペランドＢにおける前記の予め定
められたビット、前記伝搬ビットＰ、前記クロック信号
φ１の反転した形を含むクロック信号φ１＾＊、および
前記桁上げインビットＣ＿ｉ＿ｎに応答して、桁上げア
ウトビットＣ＿ｏ＿ｕ＿ｔを与えるための第３の回路手
段と、 前記桁上げアウトビットＣ＿ｏ＿ｕ＿ｔに対応する接続
点Ａと、 前記接続点Ａを第１の予め定められた電位まで予充電す
るための手段と、 前記第１のオペランドＴにおける前記の予め定められた
ビット、前記第２のオペランドＢにおける前記の予め定
められたビット、前記伝搬ビットＰ、前記クロック信号
φ１＾＊、および前記桁上げインビットＣ＿ｉ＿ｎに応
答して、前記第１のおよび前記第２のオペランドＴおよ
びＢにおける前記の予め定められたビットが第２の予め
定められた電位にあるとき、および前記の予め定められ
たビットの１つが前記第２の予め定められた電位にあり
、前記の予め定められたビットの他のものが前記第１の
予め定められた電位にあり、前記伝搬ビットＰが前記第
１の予め定められた電位にあり、かつ前記桁上げインビ
ットＣ＿ｉ＿ｎが前記第２の予め定められた電位にある
とき、前記接続点Ａを前記第２の予め定められたレベル
まで放電するための手段とを含む演算論理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/762,581 US4764887A (en) | 1985-08-02 | 1985-08-02 | Carry-bypass arithmetic logic unit |
| US762581 | 1996-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6234233A true JPS6234233A (ja) | 1987-02-14 |
Family
ID=25065479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61182607A Pending JPS6234233A (ja) | 1985-08-02 | 1986-08-01 | 演算論理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4764887A (ja) |
| EP (1) | EP0211586A3 (ja) |
| JP (1) | JPS6234233A (ja) |
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- 1985-08-02 US US06/762,581 patent/US4764887A/en not_active Expired - Lifetime
-
1986
- 1986-07-25 EP EP86305740A patent/EP0211586A3/en not_active Withdrawn
- 1986-08-01 JP JP61182607A patent/JPS6234233A/ja active Pending
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