JPS6153820A

JPS6153820A - 遅延回路

Info

Publication number: JPS6153820A
Application number: JP59174005A
Authority: JP
Inventors: Shigeru Fujii; 藤井　滋; Masanori Ozeki; 大関　正徳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-23
Filing date: 1984-08-23
Publication date: 1986-03-17
Anticipated expiration: 2011-03-29
Also published as: JPH0834418B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はたとえばｆ−）アレイＬＳＩに適用される遅延
回路に関する。

従来の技術ｆ−）アレイＬＳＩにおいて、遅延回路は信号間の伝播
遅延時間を一定にするために用いられる。

たとえば、第２図において、クロックＣＫｏを時間１１
．１．たけ遅延させて得たりａ、りＣＫ、　。

ＣＫ２によりフリップフロツノＦＦＩ　、　ＦＦ２をう
、チする場合を想定する。この場合、第３図に示すごと
く、フリップフロップＦＦＩのクロ、りＣＫ、にょるラ
ッチ後、クロックＣＫ２の遅延が大きい場合、フリップ
フロップＦＦ２のクロックＣＫ２によるラッチが後のデ
ータに対して行なわれることがある。

つ１す、クロックＣＫ２によるフリップフロップＦＦ２
の入力データのホールドタイムが小さくなることがある
。このため、第４図に示すごとく、フリッゾフロッｆＦ
Ｆ１とＦＦ２との間に遅延回路ＤＬを挿入すると、第５
図に示すように、フリップフロップＦＦＩのデータ出力
Ｑは遅延回路ＤＬによって時間ｔｄだけ遅延され、従っ
て、フリップフロップＦＦ２のデータ人力りはフリップ
フロップＦＦ１のデータ出力Ｑよりｔ、だけ遅延される
。この結果、クロックＣＫ２によるフリップフロツノの
入力データのホールドタイムは十分大きくなる。

上述の遅延回路の条件として、Ａ）最適な遅延時間が得られること、Ｂ）大きな面積を必要としないこと、Ｃ）遅延時間のばらつきが小さいとと、等が要求される
。

一般に、ＭＯＳ）ランジスタの１デート当りの遅延時間
ｔ９．はｔ、ｄ、、ｃ　Ｃ／ｒｔｍただし、Ｃは負荷容量、ｇ　は導電率と表わすことができ、従って、負荷容量Ｃが一定であれ
ば、σｍ、、４Ｗ／Ｌであるので、ダート幅Ｗを小さく
、ｒ−）長りを太き（シフ’ｃＭＯ８）ラングスタによ
るインバータを用いれば、遅延時間を大きくできるが、
ｒ−）アレイＬＳＩでは、一定寸法のトランジスタのみ
を用いているので、トランジスタの寸法を任意に変える
ことはできない。従って、ｒ−ドアレイＬＳＩでは、従
来、第６図に示すごとく、インバータを多段接続して遅
延時間を大きくしていた。なお、ＣＲ回路によって遅延
回路を構成することも可能であるが、この場合、Ｉリシ
リコンの抵抗もしくは拡散抵抗により遅延時間を調整し
、従って、／ｒ−）了レイＬＳＩでは採用されないノ千
うメータを調整しなければならず、ばらつきを考慮する
とＣＲ回路をｒ−ドアレイＬＳＩの遅延回路として採用
することは不可能である。

第６図において、２人カケ９−ト換算４？−）を１基本
セルとし、各インバータＩＮＶを１基本セルで構成すれ
ば、入力筒端ＩＮの電位が−・イからローに変化すると
き、１段目の遅延時間　　０．７７ｎｓ２段目の遅延時間　　０．４３ｎｓ３段目の遅延時間　　０．７７ｎｇ４段目の遅延時間　　０．７１ｎｓ程度であり、従って、トータルの遅延時間は２．６８ｒ
ｕｓである。また、入力電位ＩＮがローから−・イに変
化するとき、１段目の遅延時間　　０．４３ｎｓ２段目の遅延時間　　０．７７ｎｇ３段目の遅延時間　　０．４３ｎｓ４段目の遅延時間　　１．３２ｎｓ程度であり、従って、トータルの遅延時間は２．９５ｎ
ｓである。

発明が解決しようとする問題点しかしながら、上述のごとく、インバータを単純に多段
接続すると、大きな遅延時間を得るには、ｆ−）数が大
きくなり、従って、大きな面積を必要とするという問題
点があった。

問題点を解決するだめの手段本発明の目的は、上述の問題点に鑑み、ｆ−）プレイＬ
ＳＩに適し且つ面積が小さい遅延回路を提供することで
あり、その手段は、Ｐチャネル／Ｎチャネルトランジス
タを縦列接続したインパータ手段を２個設け、後段のイ
ンバータ手段の各出力を前段のインバータ手段の各入力
にフィードバックすることによって達成される。

作用上述の構成によれば、後段のインバータ手段の出力を前
段のインバータ手段の入力にフィードバックしているの
で、駆動能力は小さくなシ、従って、遅延時間は大きく
な９、しかもファンアウト（Ｆｌｏ　）が大きな遅延回
路が得られる。

実施例第１図は本発明に係る遅延回路の一実施例を示す回路図
である。第１図において、２つのインバータ手段ＩＮＶ
Ａ　、　ＩＮＶＢが設けである。インバータ手段Ｉ　Ｎ
ＶＡは、ＰチャネルトランジスタＱ１．。

Ｑ２．　、　Ｑ３．　、　Ｑ４．　、およびＮチャネル
トランジスタＱ　、ｎ、Ｑ２ｎ　＊　Ｑ３ｎ　＊　Ｑ４
ｎを縦列接続しテ構成すれ、各Ｐチャネル／Ｎチャネル
トランジスタ対Ｑ１ｐ＋Ｑ１ｎ：Ｑ２ｐ、Ｑ２ｎ：Ｑ３
．＋Ｑ３ｎ：Ｑ４．＋Ｑ４ｎが１つのインバータを構成
している。同様に、インバータ手段ＩＮＶＢは、Ｐチャ
ネルトランジスタＱＩＱ　、Ｑ２’ｐ　ｒ　Ｑ５′ｐ＋
　Ｑ４’、　＊およびＮチャネルトランジスタＱ１′ｎ
＊　Ｑ２’ｎ　ｌ　Ｑ５Ｉｎ＋　Ｑ４−を縦列接続して
構成され、各Ｐチャネル／Ｎチャネルトランジスタ対Ｑ
、；　Ｉ　Ｑ、’、　；　Ｑ２’、、　ｌ　Ｑ２−：　
Ｑ３’、、　Ｉ　Ｑ、′ｎ：Ｑ４＋ｐｌＱ４′ｒＬが１
つのインバータを構成している。

ここで、各トランジスタ対Ｑ１．　ｒ　Ｑｌｎ：　ｑ、
；　ＩＱｌ−：Ｑ２．＋　Ｑ２ｎ：Ｑ２’、＋Ｑ２−：
Ｑ３．＋　ｑｓｎ：Ｑ５′ｐｒ　Ｑ３’ｎ　：　Ｑ４ｐ
　＋　Ｑ４ｎ：　Ｑ４′ｐ＋　Ｑ４′。をインバーター
１１Ｊ′ｖ１１ＩＮｖ２．ＩＮＶ３．ＩＮＶ４．工Ｎｖ
６．工Ｎｖ６゜ＩＮＶ、。ＩＮＶ８と表わせば、第１図
の回路は第７図に示すごとく模式的に書直せる。なお、
ＰチャネルトランジスタＱ　およびＮチャネルトランジ
スタＱ　は第１図には存在しないが、動作を理解し易く
するために設けたものである。また、ＩＮ′ｖ３〜Ｉ　
ＮＶ、　　をトランスファダートとみなせば、第１図の
回路は第８図に示すごとく模式的に書直せる。

つま）、第１図においては、インバーターＮＹ。

（Ｑｌ、　Ｉ　Ｑ、ｎ）は入力端子ＩＮの電位によって
駆動され、インバーターＮＶ２（ｑ、′ｐ、　Ｑ、’、
、　）はインバーターＮＶ１の出力Ａによって駆動され
、インバータＩＮＶｓ　（Ｑ２．　、　Ｑ２ｎ）はイン
バータＩＮＶ、の出力Ｂによって駆動され、インバータ
ＩＮＶ４（Ｑ２’、、　。

Ｑ２Ｑ　）はインバータＩＮＶ３の出力Ｃによって駆動
され、インバータＩＮＶｓ　（Ｑ５．　＃　Ｑ３ｎ　）
はインバー　タＩＮＶ４の出力りによって駆動され、イ
ンバータＩＮＶ、　（Ｑ３’、　、　Ｑ、−）はイア／
４−タエＮ′ｖｓの出力Ｅによって駆動され、インバー
タＩＮＶ、　（Ｑ４．　。

Ｑ４ｎ）はインバータＩＮＶ、の出力Ｆによって駆動さ
れ、インバータＩＮＶ＠　（Ｑ４’、　ａ　Ｑ４′ｎ）
はインバータＩＮＶ、の出力Ｇによって駆動され、イン
バータＩＮＶ、の出力は出力端子ＯＵＴの電位となる。

このように、後段の各インバータの出力を前段の各イン
バータの入力にフィードパ、りしているので、各インバ
ータの駆動能力は低下し、遅延時間は大きくなる。

なお、第１図の回路を２人力？−）換算４ｆ−トの基本
セルにて構成すれば、トランジスタＱ４．。

Ｑ２．　＋　Ｑ１ｎ＋　Ｑ２ｎ：　）ランジスタ。！ｐ
　”　４ｐ　’ｑ３ｎｌ　Ｑ４ｎ　：　）ランジスタＱ
、’、、　ｌ　Ｑ２Ｉｐ、　Ｉ　Ｑ、−ＩＱ２實；トラ
ンジスタＱ５’、　ｈ　Ｑ４’、　ｈ　Ｑ３−ｒ　Ｑ４
−を１それぞれ、１基本セルで構成でき、従って、第１
図の回路は第６図の回路と同様に４基本セルにて構成で
きる。

第１図の回路動作は第９図〜第１２図に示される。第９
図はファンアラ）　（Ｆｌｏ）　＝　０の場合であって
入力端子ＩＮの電位がローからハイに変化する場合を示
し、第１０図はファンアラ）（Ｆｌｏ）＝００場合であ
って入力端子ＩＮの電位がハイからローに変化する場合
を示し、第１１図はファンアウト（Ｆｌｏ）＝５の場合
であって入力端子ＩＮの電位がローからハイに変化する
場合を示し、第１２図はファンアラ）　（Ｆｌｏ）＝　
５の場合であって入力端子ＩＮの電位がハイからローに
変化する場合を示している。

第９図を参照すると、入力端子ＩＮ、出力Ｂ、Ｄ。

Ｆ、および出力端子０１ＪＴの各電位がいずれもローレ
ベルにあって、出力Ａ、Ｃ，Ｅ、Ｇの各電位はいずれも
ハイレベルにあるものとする。このとき、入力端子ＩＮ
の電位がローレベルからハイレベルに変化すると、トラ
ンジスタＱ１．がオフとｈり且っトランジスタＱ、ｎは
オンとなる。この結果、インバータＩＮＶｓ　（Ｑｌｐ
　、Ｑｓｎ　）の出力Ａの電位は下降する。このとき、
トランジスタＱ２．　、　Ｑ、、　、　Ｑ４゜は未だオ
ン状態にあるので、出力Ｃ，Ｅ、Ｇの各電位も低下する
。このような出力Ｃ，Ｅ、Ｇの各電位の低下は、インバ
ータＩＮＶｓ　＜　Ｑ、Ｑ　＃　ｑ、−）の出力ＢがＰ
チャネルトランジスタのスレッシ、ホールド値に到達す
るまで続く。他方、出力大の電位の下降に伴々い、イン
バータ””’＊　（Ｑ　、’ｐ　ａ　Ｑ　１　’Ｈ）の
出力Ｂは上昇するが、このとき、トランジスタＱ２’ｎ
　’　Ｑ５′。＊　Ｑ４’ｎは未だオン状態であるので
、出力り、Ｆおよび出力端子ＯＵＴの各電位も出力Ｂと
共に上昇する。そして、出力Ｂの電位が上記スレッシュ
ホールド値に到達すると、トランジスタＱ２．はカット
オフし、従って、出力Ｃ，Ｅ、Ｇは一時的に放電しなく
なる。さらに、出力Ｂの電位が上昇すると、出力Ｃの電
位は一時的に保持されているので、トランジスタＱ２−
がカットオフされ、この結果、出力Ｂの電位のみが上昇
する。従って、インバータＩＮＶｍ　（Ｑ２．　＋　Ｑ
２ｎ）の出力Ｃが再び低下する。このとき、トランジス
タＱ５ｐ　＃　Ｑ４ｐは未だオン状態にあるので、出力
Ｅ、Ｇの各電位も低下する。このような出力Ｅ、Ｇの各
電位の低下は、インバータ■Ｎｖ４（Ｑ２′ｐ、Ｑ２′
ｎ）の出力りがＰチャネルトランジスタのスレッシ、ホ
ールド値に到達するまで続く。出力りの電位がこのスレ
ッシ−ホールド値に到達すると、トランジスタＱ３．は
カットオフし、従って、出力Ｅ、Ｇは一時的に放電しな
くなる。さらに、出力りの電位が上昇すると、出力Ｅの
電位は一時的に保持されているので、トランジスタＱへ
がカットオフされ、この結果、出力りの電位のみが上昇
する。従って、インバータＩＮＶ、　（Ｑ、、　ｌ　Ｑ
３ｎ）の出力Ｅが再び低下する。このとき、トランジス
タＱ４．は未だオン状態にあるので、出力Ｇの各電位も
低下する。このよう表出力Ｇの各電位の低下は、インバ
ータ、ＩＮＶ６（Ｑ５′ｐ。

Ｑ５′１１）の出力ＦがＰチャネルトランジスタのスレ
ッシュホールド値に到達するまで続く。出力Ｆの電位が
このスレッシュホールド値に到達すると、トランジスタ
Ｑ４．はカットオフし、従って、出力Ｇは一時的に放電
しなくなる。さらに、出力Ｆの電位が上昇すると、出力
Ｇの電位は一時的に保持されているので、トランジスタ
Ｑ４−がカットオフされ、この結果、出力Ｆの電位のみ
が上昇する。

従って、インバータＩＮＶ、　（Ｑ４．　、　Ｑ４ｎ）
の出力Ｇが再び低下し、この結果、出力端子ＯＵＴの電
位が上昇する。

逆に、入力端子ＩＮ、出力Ｂ、Ｄ、Ｆ、出力端子ＯＵＴ
の各電位がいずれもハイレベル、出力Ａ　、　Ｃ。

Ｅ、Ｇの各電位がいずれもローレベルの状態にあるとき
に、入力端子ＩＮの電位がハイレベルからローレベルに
変化した場合は、第１０図のごとく、各電位は変化する
。その詳細は第９図の場合と同様なので説明は省略する
。

このように、出力Ｃ，Ｅ、Ｇ、および出力Ｂ。

Ｄ、Ｆの電位の変化にはサドルポイントが生じ、そのた
めに遅延時間は大きくなる。

なお、ファンアウト数をたとえば５にした場合には、第
９図は第１１図のように変化し、また、第１０図は第１
２図のように変化する。出方端子ＯＵＴの波形が鈍ると
共に遅延時間がさらに大きくなる。

しかしながら、いずれにあっても、遅延時間は７ｎａ以
上確保でき、第６図の場合より長く々る。

第１３図は本発明に係る遅延回路の他の実施例を示す回
路図である。第１３図においては、インバータ手段Ｉ　
ＮＶＢのインバータＩＮＶ、　（Ｑ、′ｐ、　Ｑ、′。

）の出力Ｂによってインバータ手段ＩＮＶＡのインバー
タＩＮＶｓ　（Ｑ２ｐ、Ｑ２ｎ）　、ＩＮｖＩＩ　（Ｑ
３ｐ　”　３ｎ　”ｐ■７　（Ｑ４　ｐ　、Ｑ４　ｎ　
）が同時に駆動され、インバータ手段Ｉ　ＮＶＡのイン
バータＩ？’ＪＶ７　（４４ｐ　ＩＱ４ｎ　）の出力に
よってインバータ手段ＩＮＶＢのインバータＩＮＶ４（
Ｑ２’、、　、　Ｑ２４）　、　ＩＮＶ６　（Ｑ３’、
、　、　Ｑ、’、、）　、　ＩＮＶ。

（Ｑ４’、　Ｉ　Ｑ４４　）が同時に駆動されるように
構成しである。このような第１３図の回路において、た
とえば、入力端子ＩＮ、出力Ｂの電位か−・イレベル。

出力Ａ、Ｃの電位がローレベルの状態にあって、入力端
子ＩＮの電位がハイレベルからローレベルに変化すると
、出力Ａはローレベルから−・イレベルに変化する。こ
のとき、出力Ｃの電位はローレペルであるので、Ｐチャ
ネルトランジスタｑ　２１．。

ｑ３／　、　Ｑ４Ｗはオン状態にあり、また、出力Ａの
電位は−イレベルであるので、Ｎチャネルトランジスタ
Ｑ　、　Ｉｎはオン状態にある。従って、出力Ｂの電位
はトランジスタＱ２’ｐ　、Ｑ５’ｐ　＊　Ｑ４′ｐと
トランジスタＱ、−のインピーダンス比のＤＣ安定点に
変化する。この結果、ＰチャネルトランジスタＱ２．。

Ｑ５．　ｒ　Ｑ４．　、もＮチャネルトランジスタＱ２
ｎ　ｒｑ３ｎｌ　Ｑ４ｎもオン傾向になり、従って、出
力Ａの・・イレベル電位が出力Ｃに伝達されて出力Ｃは
−・イレペルとなり、従って、出力端子ＯＵｍ電位はロ
ーレベルとなる。このような構成にすると、出力端子Ｏ
ＵＴには第１図の実施例に比して非定常な波形は発生し
にくくなる。

なお、上述の実施例においては、各インバータ手段ＩＮ
ＶＡ　、　ＩＮＶＢに同一数のＰチャネルトランること
は言うまでもない。また、波形整形手段としてのインバ
ータを第１図および第１３図の回路に接続してもよい。

発明の詳細な説明したように本発明によれば、同一数の基本セルを
用いたときには、従来のごとく単純にインバータを多段
接続した場合に比較して、各インバータの駆動能力をフ
ィードバック制御により小さくしているので、遅延時間
を大きくできる。

言い換えると、同一の遅延時間を得る場合には、遅延回
路の面積を小さくできる。

【図面の簡単な説明】

第１図は本発明に係る遅延回路の一実施例を示す回路図
、第２図は遅延回路を挿入しないｆ−）アレイＬＳＩの
部分回路図、第３図は第２図の回路動作を説明するだめ
のタイミング図、第４図は遅延回路を挿入したｆ−トＬ
ＳＩの部分回路図、第５図は第４図の回路動作を説明す
るだめのタイミング図、第６図は従来の遅延回路を示す
回路図、第７図、第８図は第１図の回路を理解し品＜シ
た概念回路図、第９図〜第１２図は第１図の回路内に現
われる信号のタイミング図、第１３図は本発明の遅延回
路の他の実施例を示す回路図である。ＩＮ：入力端子、ＯＵＴ　：出力端子、ｖ　：電源、Ｉ
ＮＶＡ　、　ＩＮＶＢ　：インバータ手段、Ｑ、ｐ、　
Ｑ２．　、・・・：Ｐチャネルトランジスタ、Ｑｌｎ　
＋　Ｑ２ｎ　＊・・・二Ｎチャネルトランジスタ。

Claims

【特許請求の範囲】１、入力端子、出力端子、第１、第２の電源供給手段、
および該第１、第２の電源供給手段間に接続され、複数
の同数のＰチャネルトランジスタおよびＮチャネルトラ
ンジスタを縦列接続した第１、第２のインバータ手段を
具備し、前記入力端子の電位により前記第１のインバー
タ手段の最外側Ｐチャネル／Ｎチャネルトランジスタ対
を駆動し、該第１のインバータ手段の駆動されたＰチャ
ネル／Ｎチャネルトランジスタ対の各共通出力により前
記第２のインバータ手段のＰチャネル／Ｎチャネルトラ
ンジスタ対を外側から内側に順次駆動し、他方、該第２
のインバータ手段の駆動されたＰチャネル／Ｎチャネル
トランジスタ対の各共通出力により前記第１のインバー
タ手段のＰチャネル／Ｎチャネルトランジスタ対を外側
から内側に順次駆動し、前記第２のインバータ手段の中
央のＰチャネル／Ｎチャネルトランジスタ対の出力を前
記出力端子に接続した遅延回路。２、入力端子、出力端子、第１、第２の電源供給手段、
および該第１、第２の電源供給手段間に接続され複数の
同数のＰチャネルトランジスタおよびＮチャネルトラン
ジスタを縦列接続した第１、第２のインバータ手段を具
備し、前記入力端子の電位により前記第１のインバータ
手段の最外側Ｐチャネル／Ｎチャネルトランジスタ対お
よび前記第２のインバータ手段の内側Ｐチャネル／Ｎチ
ャネルトランジスタ対を駆動し、前記第１のインバータ
手段の最外側Ｐチャネル／Ｎチャネルトランジスタ対の
共通出力により前記第２のインバータ手段の最外側Ｐチ
ャネル／Ｎチャネルトランジスタ対を駆動し、該第２の
インバータ手段の最外側Ｐチャネル／Ｎチャネルトラン
ジスタ対の共通出力により前記第１のインバータ手段の
内側のＰチャネル／Ｎチャネルトランジスタ対を駆動し
、前記第２のインバータ手段の中央のＰチャネル／Ｎチ
ャネルトランジスタ対の出力を前記出力端子に接続した
遅延回路。