JP2018534819A - データ電圧レベルに従ってデータをバッファリングするための反比例電圧−遅延バッファ - Google Patents
データ電圧レベルに従ってデータをバッファリングするための反比例電圧−遅延バッファ Download PDFInfo
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Abstract
Description
本出願は、その全体が参照により本明細書に組み込まれる、2015年9月24日に出願された「INVERSELY PROPORTIONAL VOLTAGE-DELAY BUFFERS FOR BUFFERING DATA ACCORDING TO DATA VOLTAGE LEVELS」と題する米国特許出願第14/863,710号の優先権を主張する。
102 データ入力信号
104 反転回路、インバータ
106 パス回路、パスゲート
108 制御信号
110 データ出力信号
112 第1のパスデバイス、PMOSトランジスタ
114 第2のパスデバイス、NMOSトランジスタ
116 PMOSトランジスタ
118 NMOSトランジスタ
200 タイミング図
208 遅延
208' 遅延
218 遅延
218' 遅延
300 プロセス
400 反比例電圧-遅延バッファ
402 入力インバータ
404 出力インバータ
500 反比例電圧-遅延バッファ
502(1) インバータ
502(2) インバータ
502(N) インバータ
600 タイミング図
700 反比例電圧-遅延バッファ
702 論理ゲート、ANDベースゲート
704 論理ゲート、NORベースゲート
800 プロセッサベースシステム
802 中央処理装置(CPU)
804 プロセッサ
806 キャッシュメモリ
808 システムバス
810 メモリコントローラ
812 メモリシステム
814 入力デバイス
816 出力デバイス
818 ネットワークインターフェースデバイス
820 ディスプレイコントローラ
822 ネットワーク
824(1)〜824(M) メモリユニット
826 ディスプレイ
828 ビデオプロセッサ
Claims (21)
- データ入力信号の反転した論理状態を有する制御信号を生成するように構成された反転回路であって、前記制御信号の遷移レートは、前記データ入力信号の電圧レベルに比例する、反転回路と、
パス回路と
を含む反比例電圧-遅延バッファであって、前記パス回路は、
前記データ入力信号および前記制御信号が第1の論理状態を有することに応答して、前記データ入力信号の弱論理状態を有するデータ出力信号を生成することと、
前記制御信号が前記第1の論理状態を有し、前記データ入力信号が第2の論理状態を有することに応答して、前記データ入力信号の強論理状態を有する前記データ出力信号を生成することであって、前記第2の論理状態は、前記第1の論理状態の反対である、生成することと
を行うように構成された第1のパスデバイスと、
前記データ入力信号および前記制御信号が前記第2の論理状態を有することに応答して、前記データ入力信号の弱論理状態を有する前記データ出力信号を生成することと、
前記制御信号が前記第2の論理状態を有し、前記データ入力信号が前記第1の論理状態を有することに応答して、前記データ入力信号の強論理状態を有する前記データ出力信号を生成することと
を行うように構成された第2のパスデバイスと
を含む、反比例電圧-遅延バッファ。 - 前記第1のパスデバイスは、
前記制御信号を受信するように構成されたゲートと、
前記データ入力信号を受信するように構成されたソースと、
前記データ出力信号を提供するように構成されたドレインと
を含むp型金属酸化物半導体(PMOS)トランジスタを含み、
前記第2のパスデバイスは、
前記制御信号を受信するように構成されたゲートと、
前記データ入力信号を受信するように構成されたソースと、
前記データ出力信号を提供するように構成されたドレインと
を含むn型金属酸化物半導体(NMOS)トランジスタを含む、請求項1に記載の反比例電圧-遅延バッファ。 - 前記反転回路はインバータを含む、請求項1に記載の反比例電圧-遅延バッファ。
- 前記反転回路は、奇数個の直列結合されたインバータを含む、請求項1に記載の反比例電圧-遅延バッファ。
- 前記反転回路および前記パス回路に電気的に結合された入力インバータであって、前記データ入力信号を生成し、前記反転回路および前記パス回路に前記データ入力信号を提供するように構成された入力インバータと、
前記パス回路に電気的に結合された出力インバータであって、前記データ出力信号を受信するように構成された出力インバータと
をさらに含む、請求項1に記載の反比例電圧-遅延バッファ。 - 前記データ入力信号は、論理ゲートから受信される、請求項1に記載の反比例電圧-遅延バッファ。
- 前記データ出力信号は、論理ゲートに提供される、請求項1に記載の反比例電圧-遅延バッファ。
- 集積回路(IC)に組み込まれる、請求項1に記載の反比例電圧-遅延バッファ。
- セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスに組み込まれる、請求項1に記載の反比例電圧-遅延バッファ。
- データ入力信号の反転した論理状態を有する制御信号を生成するための手段であって、前記制御信号の遷移レートは、前記データ入力信号の電圧レベルに比例する、手段と、
前記データ入力信号および前記制御信号が第1の論理状態を有することに応答して、前記データ入力信号の弱論理状態を有するデータ出力信号を生成するための手段と、
前記制御信号が前記第1の論理状態を有し、前記データ入力信号が第2の論理状態を有することに応答して、前記データ入力信号の強論理状態を有する前記データ出力信号を生成するための手段であって、前記第2の論理状態は、前記第1の論理状態の反対である、手段と、
前記データ入力信号および前記制御信号が前記第2の論理状態を有することに応答して、前記データ入力信号の弱論理状態を有する前記データ出力信号を生成するための手段と、
前記制御信号が前記第2の論理状態を有し、前記データ入力信号が前記第1の論理状態を有することに応答して、前記データ入力信号の強論理状態を有する前記データ出力信号を生成するための手段と
を含む反比例電圧-遅延バッファ。 - 前記データ入力信号に基づいて、前記制御信号を生成するための前記手段を遅延させるための手段をさらに含む、請求項10に記載の反比例電圧-遅延バッファ。
- データ入力信号の電圧レベルに反比例する時間量で前記データ入力信号をバッファリングするための方法であって、
データ入力信号の反転した論理状態を有する制御信号を生成するステップであって、前記制御信号の遷移レートは、前記データ入力信号の電圧レベルに比例する、ステップと、
前記データ入力信号および前記制御信号が第1の論理状態を有することに応答して、前記データ入力信号の弱論理状態を有するデータ出力信号を生成するステップと、
前記制御信号が前記第1の論理状態を有し、前記データ入力信号が第2の論理状態を有することに応答して、前記データ入力信号の強論理状態を有する前記データ出力信号を生成するステップであって、前記第2の論理状態は、前記第1の論理状態の反対である、ステップと、
前記データ入力信号および前記制御信号が前記第2の論理状態を有することに応答して、前記データ入力信号の弱論理状態を有する前記データ出力信号を生成するステップと、
前記制御信号が前記第2の論理状態を有し、前記データ入力信号が前記第1の論理状態を有することに応答して、前記データ入力信号の強論理状態を有する前記データ出力信号を生成するステップと
を含む方法。 - 前記データ入力信号に基づいて、前記制御信号を生成するステップを遅延させるステップをさらに含む、請求項12に記載の方法。
- データ入力信号の反転した論理状態を有する制御信号を生成するように構成されたインバータであって、前記制御信号の遷移レートは、前記データ入力信号の電圧レベルに比例する、インバータと、
パスゲートと
を含む反比例電圧-遅延バッファであって、前記パスゲートは、
前記制御信号を受信するように構成されたゲートと、
前記データ入力信号を受信するように構成されたソースと、
データ出力信号を提供するように構成されたドレインと
を含むp型金属酸化物半導体(PMOS)トランジスタと、
前記制御信号を受信するように構成されたゲートと、
前記データ入力信号を受信するように構成されたソースと、
前記データ出力信号を提供するように構成されたドレインと
を含むn型金属酸化物半導体(NMOS)トランジスタと
を含む、反比例電圧-遅延バッファ。 - 前記インバータは、PMOSトランジスタとNMOSトランジスタとを含む、請求項14に記載の反比例電圧-遅延バッファ。
- 遅延の後に前記インバータに前記データ入力信号を提供するように構成された偶数個の直列結合されたインバータをさらに含む、請求項14に記載の反比例電圧-遅延バッファ。
- 前記インバータおよび前記パスゲートに電気的に結合された入力インバータであって、前記データ入力信号を生成し、前記インバータおよび前記パスゲートに前記データ入力信号を提供するように構成された入力インバータと、
前記パスゲートに電気的に結合された出力インバータであって、前記データ出力信号を受信するように構成された出力インバータと
をさらに含む、請求項14に記載の反比例電圧-遅延バッファ。 - 前記データ入力信号は、論理ゲートから受信される、請求項14に記載の反比例電圧-遅延バッファ。
- 前記データ出力信号は、論理ゲートに提供される、請求項14に記載の反比例電圧-遅延バッファ。
- 集積回路(IC)に組み込まれる、請求項14に記載の反比例電圧-遅延バッファ。
- セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスに組み込まれる、請求項14に記載の反比例電圧-遅延バッファ。
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---|---|---|---|---|
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US10796729B2 (en) * | 2019-02-05 | 2020-10-06 | Micron Technology, Inc. | Dynamic allocation of a capacitive component in a memory device |
US10979049B2 (en) * | 2019-05-03 | 2021-04-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Logic buffer circuit and method |
US11349458B1 (en) * | 2021-09-22 | 2022-05-31 | Microsoft Technology Licensing, Llc | Transistor aging monitor circuit for increased stress-based aging compensation precision, and related methods |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4962059A (ja) * | 1972-10-18 | 1974-06-15 | ||
JPS6153820A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
JPH05191232A (ja) * | 1992-01-08 | 1993-07-30 | Oki Micro Design Miyazaki:Kk | 遅延回路 |
JPH05218828A (ja) * | 1992-02-04 | 1993-08-27 | Hitachi Ltd | 遅延回路 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4700089A (en) * | 1984-08-23 | 1987-10-13 | Fujitsu Limited | Delay circuit for gate-array LSI |
JPH07107978B2 (ja) | 1985-11-07 | 1995-11-15 | ロ−ム株式会社 | C−mos回路 |
KR900008436B1 (ko) | 1987-12-08 | 1990-11-20 | 삼성반도체통신 주식회사 | 듀얼 슬로프 파형 발생회로 |
US5151622A (en) * | 1990-11-06 | 1992-09-29 | Vitelic Corporation | CMOS logic circuit with output coupled to multiple feedback paths and associated method |
US5120992A (en) * | 1991-07-03 | 1992-06-09 | National Semiconductor Corporation | CMOS output driver with transition time control circuit |
US5376848A (en) * | 1993-04-05 | 1994-12-27 | Motorola, Inc. | Delay matching circuit |
US5903169A (en) * | 1996-07-24 | 1999-05-11 | Lg Semicon Co., Ltd. | Charge recycling differential logic (CRDL) circuit and storage elements and devices using the same |
US6031393A (en) | 1997-12-31 | 2000-02-29 | Intel Corporation | Pass gate input buffer for a mixed voltage environment |
US6084430A (en) * | 1997-12-31 | 2000-07-04 | Intel Corporation | Input buffer for a mixed voltage environment |
US6236237B1 (en) | 1998-02-27 | 2001-05-22 | Altera Corporation | Output buffer predriver with edge compensation |
KR100297715B1 (ko) * | 1998-09-01 | 2001-08-07 | 윤종용 | 출력버퍼제어회로및출력제어신호발생방법 |
US6150862A (en) | 1998-10-15 | 2000-11-21 | Intel Corporation | Stable delay buffer |
US6198308B1 (en) | 1999-03-30 | 2001-03-06 | Fairchild Semiconductor Corp. | Circuit for dynamic switching of a buffer threshold |
US6292041B1 (en) * | 2000-02-16 | 2001-09-18 | Hewlett Packard Company | Circuit and method for limiting subthreshold leakage |
JP2001256785A (ja) * | 2000-03-13 | 2001-09-21 | Toshiba Corp | クロックバッファ回路およびこのクロックバッファ回路を有するインタフェースならびに同期型半導体記憶装置 |
JP2002009606A (ja) * | 2000-06-27 | 2002-01-11 | Nec Corp | 半導体回路 |
US7267908B2 (en) | 2004-08-30 | 2007-09-11 | Toyota Technical Center Usa, Inc. | In cycling stability of Li-ion battery with molten salt electrolyte |
US7098694B2 (en) | 2004-11-12 | 2006-08-29 | Agere Systems Inc. | Overvoltage tolerant input buffer |
US7562271B2 (en) * | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
KR100632626B1 (ko) * | 2005-10-14 | 2006-10-09 | 주식회사 하이닉스반도체 | 데이터 입출력 동작시 소비 전류를 감소시키는 클럭 제어회로와 이를 포함하는 반도체 메모리 장치 및 그 데이터입출력 동작 방법 |
US7405606B2 (en) * | 2006-04-03 | 2008-07-29 | Intellectual Ventures Fund 27 Llc | D flip-flop |
KR101197272B1 (ko) | 2009-10-30 | 2012-11-05 | 에스케이하이닉스 주식회사 | 데이터출력회로 |
TWI445310B (zh) * | 2010-12-27 | 2014-07-11 | Au Optronics Corp | 移位暫存器 |
WO2011157109A2 (zh) * | 2011-05-30 | 2011-12-22 | 华为技术有限公司 | 一种i/o电路和集成电路 |
KR20130042244A (ko) | 2011-10-18 | 2013-04-26 | 에스케이하이닉스 주식회사 | 신호 전달 회로 및 이를 포함하는 플립플롭 회로 |
US8872570B2 (en) * | 2012-12-28 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple power domain circuit and related method |
JP6153820B2 (ja) | 2013-08-29 | 2017-06-28 | Hoya株式会社 | マスクブランクの製造方法および転写用マスクの製造方法 |
KR20150080098A (ko) * | 2013-12-30 | 2015-07-09 | 에스케이하이닉스 주식회사 | 반도체 장치 |
JP2015177347A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | レベルシフト回路 |
US9467143B1 (en) | 2015-09-24 | 2016-10-11 | Qualcomm Incorporated | Inversely proportional voltage-delay buffers for buffering data according to data voltage levels |
-
2015
- 2015-09-24 US US14/863,710 patent/US9467143B1/en active Active
-
2016
- 2016-08-31 US US15/252,335 patent/US9667250B2/en active Active
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4962059A (ja) * | 1972-10-18 | 1974-06-15 | ||
JPS6153820A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
JPH05191232A (ja) * | 1992-01-08 | 1993-07-30 | Oki Micro Design Miyazaki:Kk | 遅延回路 |
JPH05218828A (ja) * | 1992-02-04 | 1993-08-27 | Hitachi Ltd | 遅延回路 |
Also Published As
Publication number | Publication date |
---|---|
CN108141213B (zh) | 2021-07-09 |
US20170093397A1 (en) | 2017-03-30 |
CN108141213A (zh) | 2018-06-08 |
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