KR20180058793A - 데이터 전압 레벨들에 따라 데이터를 버퍼링하기 위한 반비례 전압-지연 버퍼들 - Google Patents

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Abstract

데이터 전압 레벨들에 따라 데이터(102)를 버퍼링하기 위한 반비례 전압-지연 버퍼(100)가 개시된다. 일 양상에서, 반비례 전압-지연 버퍼(100)는, 데이터 신호의 전압 레벨에 반비례하는 시간량 동안 데이터 신호(102)를 버퍼링하도록 구성된다. 반비례 전압-지연 버퍼는, 반전 회로(104) 및 패스 회로(106)를 포함한다. 반전 회로는, 데이터 신호의 논리 역인 제어 신호(108)를 생성하도록 구성된다. 특히, 제어 신호는, 데이터 신호의 전압 레벨에 비례하는 레이트로 트랜지션한다. 패스 회로(106)는, 데이터 신호와 제어 신호가 동일한 논리 상태를 가질 때, 데이터 신호의 약한 논리 상태를 생성하도록 구성된다. 패스 회로는, 데이터 입력과 제어 신호가 반대 논리 상태들을 가질 때, 데이터 신호의 강한 논리 상태를 생성하도록 구성된다.

Description

데이터 전압 레벨들에 따라 데이터를 버퍼링하기 위한 반비례 전압-지연 버퍼들
[0001] 본 출원은, "INVERSELY PROPORTIONAL VOLTAGE-DELAY BUFFERS FOR BUFFERING DATA ACCORDING TO DATA VOLTAGE LEVELS"라는 명칭으로 2015년 9월 24일자로 출원된 미국 특허 출원 일련번호 제14/863,710호를 우선권으로 주장하며, 상기 출원은 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 개시내용의 기술은 일반적으로 데이터 버퍼들에 관한 것으로, 특히, 그러한 데이터 버퍼(buffer)들의 버퍼링 시간에 관한 것이다.
[0003] 디지털 논리로 설계된 집적 회로(IC)들은, 데이터가 송신될 수 있는 다수의 논리 경로들을 포함한다. 각각의 논리 경로가 대응하는 지연을 가짐으로써, 특정 논리 경로를 통해 송신되는 데이터는, 지연 후에, 의도된 목적지(destination)에서 수신된다. 특정 논리 경로에 대응하는 총 지연은 적어도 2개의 타입들의 지연(저항기-커패시터(RC) 지연 및 게이트 지연)을 포함할 수 있다. RC 지연은, 데이터가 송신되는 와이어와 같은 논리 경로 내의 금속 컴포넌트들의 저항성 및 용량성 특성들에 기인한다. 특히, 논리 경로의 RC 지연은 송신되는 데이터의 다수의 전압 레벨들에 걸쳐 일정하게 유지되는데, 그 이유는, 논리 경로의 저항성 및 용량성 특성들이 전압의 변동들에 따라 변하지 않기 때문이다. 부가적으로, 논리 경로의 게이트 지연은, 각각의 논리 게이트의 스위칭 속도뿐만 아니라 논리 경로 내의 논리 게이트들의 수에 기반한다. 따라서, 논리 경로의 게이트 지연은, 더 낮은 입력 전압에 기인하여 논리 게이트들이 더 느리게 스위칭하는 경우 증가할 수 있고 그리고 더 높은 입력 전압에 기인하여 논리 게이트들이 더 신속하게 스위칭하는 경우 감소할 수 있다.
[0004] 특히, IC 내의 각각의 논리 경로는, 논리 경로의 지연에 의해 영향을 받는 연관된 타이밍 타겟을 가질 수 있다. 예컨대, 논리 경로의 지연은, 데이터가 시간상 너무 일찍 목적지에 도달하는 것을 야기할 수 있으며, 그에 따라, IC에서 논리 에러들이 발생된다. 논리 경로의 타이밍은, 논리 경로 및 IC가 논리 에러들을 피하기 위해 연관된 타이밍 타겟(target)들을 달성하는 것을 돕도록 변경될 수 있다. 논리 경로의 타이밍을 변경하기 위한 하나의 방식은, 버퍼들이 부가적인 지연을 제공하도록 논리 경로 내에 버퍼들을 삽입함으로써 이루어진다. 예컨대, 데이터가 특정 수의 클록 사이클들만큼 너무 일찍 목적에 도달하는 것을 야기하는 경합 조건(race condition)을 논리 경로가 갖는 경우, 데이터가 원하는 시간에 목적지에 제공되도록 하나 이상의 버퍼들이 논리 경로 내에 삽입될 수 있다.
[0005] 논리 경로 내에 버퍼들을 삽입하는 것은 제공된 데이터가 특정 전압을 가질 때 논리 경로가 타이밍 타겟들을 달성하게 할 수 있지만, 다른 전압들로 데이터가 제공될 때에는 논리 경로는 타이밍 타겟들을 달성하지 못할 수 있다. 예컨대, 더 높은 전압에서의 논리 경로의 지연은 주로 RC 지연에 기인할 수 있다. 이는, 더 높은 전압은 논리 경로 내의 논리 게이트들로 하여금 더 신속하게 스위칭하게 하고, 그에 따라, 논리 경로와 연관된 게이트 지연이 감소되기 때문에 사실이다. 대안적으로, 더 낮은 전압에서의 논리 경로의 지연은 주로 게이트 지연에 기인할 수 있다. 이는, 더 낮은 전압은 논리 경로 내의 논리 게이트들로 하여금 더 느리게 스위칭하게 하고, 그에 따라, 논리 경로와 연관된 게이트 지연이 증가되기 때문에 사실이다. 따라서, 논리 경로의 지연은 더 높은 전압 및 더 낮은 전압에 걸쳐 다를 수 있기 때문에, 한 전압에서 타이밍 타겟들을 달성하도록 버퍼들을 삽입하는 것은 다른 전압에서는 타이밍 타겟들을 달성하지 못할 수도 있다. 따라서, 다수의 전압 레벨들에 걸쳐 IC 내의 논리 경로들의 타이밍 타겟들을 달성하는 데 사용될 수 있는 버퍼들을 이용하는 것이 유리할 것이다.
[0006] 상세한 설명에서 개시되는 양상들은, 데이터 전압 레벨들에 따라 데이터를 버퍼링하기 위한 반비례(inversely proportional) 전압-지연 버퍼들을 포함한다. 일 양상에서, 반비례 전압-지연 버퍼는, 데이터 신호의 전압 레벨에 반비례하는 시간량 동안 데이터 신호를 버퍼링하도록 구성된다. 예컨대, 반비례 전압-지연 버퍼는, 더 짧은 지연을 위해 더 높은 전압 데이터 신호를 홀딩(hold)할 수 있지만 더 긴 지연을 위해 더 낮은 전압 데이터 신호를 홀딩할 수 있다. 전압 레벨들에 반비례하는 지연들을 제공하기 위해, 반비례 전압-지연 버퍼는 반전(inversion) 회로 및 패스(pass) 회로를 포함한다. 반전 회로는, 데이터 신호의 논리 역(logic inverse)인 제어 신호를 생성하도록 구성된다. 특히, 제어 신호는, 데이터 신호의 전압 레벨에 비례하는 레이트(rate)로 트랜지션(transition)한다. 패스 회로는, 데이터 신호와 제어 신호가 동일한 논리 상태를 가질 때, 데이터 신호의 약한(weak) 논리 상태를 생성하도록 구성된다. 다시 말해서, 패스 회로는, 데이터 신호가 다른 논리 상태로 트랜지션할 때, 그렇지만 제어 신호가 데이터 신호의 반대 논리 상태로 트랜지션하기 전에, 약한 논리 상태를 생성하도록 구성된다. 특히, 더 낮은 전압 데이터 신호에 기반한 약한 논리 상태는 논리 경로의 다음 스테이지를 트리거링(trigger)하지 못한다. 추가로, 패스 회로는, 데이터 신호와 제어 신호가 반대 논리 상태들을 가질 때, 데이터 신호의 강한(strong) 논리 상태를 생성하도록 구성된다. 다시 말해서, 패스 회로는, 반전 회로가 데이터 신호의 역 논리 상태인 제어 신호를 생성할 시간을 가진 후에 강한 논리 상태를 생성하도록 구성된다. 특히, 더 낮은 또는 더 높은 전압 데이터 신호의 강한 논리 상태는 논리 경로의 다음 스테이지를 트리거링할 수 있다. 제어 신호 트랜지션 레이트가 데이터 신호의 전압 레벨에 비례하기 때문에, 데이터 신호들은, 그러한 전압 레벨들에 따른 시간량 동안 버퍼링된다. 따라서, 반비례 전압-지연 버퍼는, 다수의 전압 레벨들에 걸쳐 IC 내의 논리 경로들의 타이밍 타겟들을 달성하는 데 사용될 수 있다.
[0007] 이와 관련하여, 일 양상에서, 반비례 전압-지연 버퍼가 개시된다. 반비례 전압-지연 버퍼는, 데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하도록 구성되는 반전 회로를 포함하며, 여기서, 제어 신호의 트랜지션 레이트는 데이터 입력 신호의 전압 레벨에 비례한다. 반비례 전압-지연 버퍼는 패스 회로를 더 포함한다. 패스 회로는, 제1 패스 디바이스를 포함한다. 제1 패스 디바이스는, 데이터 입력 신호 및 제어 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성하도록 구성된다. 제1 패스 디바이스는 추가로, 제어 신호가 제1 논리 상태를 갖고 데이터 입력 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 강한 논리 상태를 갖는 데이터 출력 신호를 생성하도록 구성되며, 여기서, 제2 논리 상태는 제1 논리 상태의 반대이다. 패스 회로는, 제2 패스 디바이스를 더 포함한다. 제2 패스 디바이스는, 데이터 입력 신호 및 제어 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성하도록 구성된다. 제2 패스 디바이스는 추가로, 제어 신호가 제2 논리 상태를 갖고 데이터 입력 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 강한 논리 상태를 갖는 데이터 출력 신호를 생성하도록 구성된다.
[0008] 다른 양상에서, 반비례 전압-지연 버퍼가 개시된다. 반비례 전압-지연 버퍼는, 데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하기 위한 수단을 포함하며, 여기서, 제어 신호의 트랜지션 레이트는 데이터 입력 신호의 전압 레벨에 비례한다. 반비례 전압-지연 버퍼는, 데이터 입력 신호 및 제어 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성하기 위한 수단을 더 포함한다. 반비례 전압-지연 버퍼는, 제어 신호가 제1 논리 상태를 갖고 데이터 입력 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 강한 논리 상태를 갖는 데이터 출력 신호를 생성하기 위한 수단을 더 포함하며, 여기서, 제2 논리 상태는 제1 논리 상태의 반대이다. 반비례 전압-지연 버퍼는, 데이터 입력 신호 및 제어 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성기 위한 수단을 더 포함한다. 반비례 전압-지연 버퍼는, 제어 신호가 제2 논리 상태를 갖고 데이터 입력 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 강한 논리 상태를 갖는 데이터 출력 신호를 생성하기 위한 수단을 더 포함한다.
[0009] 다른 양상에서, 데이터 입력 신호의 전압 레벨에 반비례하는 시간량 동안 데이터 입력 신호를 버퍼링하기 위한 방법이 개시된다. 방법은, 데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하는 단계를 포함하며, 여기서, 제어 신호의 트랜지션 레이트는 데이터 입력 신호의 전압 레벨에 비례한다. 방법은, 데이터 입력 신호 및 제어 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성하는 단계를 더 포함한다. 방법은, 제어 신호가 제1 논리 상태를 갖고 데이터 입력 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 강한 논리 상태를 갖는 데이터 출력 신호를 생성하는 단계를 더 포함하며, 여기서, 제2 논리 상태는 제1 논리 상태의 반대이다. 방법은, 데이터 입력 신호 및 제어 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성하는 단계를 더 포함한다. 방법은, 제어 신호가 제2 논리 상태를 갖고 데이터 입력 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호의 강한 논리 상태를 갖는 데이터 출력 신호를 생성하는 단계를 더 포함한다.
[0010] 다른 양상에서, 반비례 전압-지연 버퍼가 개시된다. 반비례 전압-지연 버퍼는, 데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하도록 구성되는 인버터(inverter)를 포함하며, 여기서, 제어 신호의 트랜지션 레이트는 데이터 입력 신호의 전압 레벨에 비례한다. 반비례 전압-지연 버퍼는 패스 게이트를 더 포함한다. 패스 게이트는, PMOS(p-type metal oxide semi-conductor) 트랜지스터를 포함한다. PMOS 트랜지스터는, 제어 신호를 수신하도록 구성되는 게이트, 데이터 입력 신호를 수신하도록 구성되는 소스, 및 데이터 출력 신호를 제공하도록 구성되는 드레인을 포함한다. 패스 게이트는, NMOS(n-type metal oxide semi-conductor) 트랜지스터를 더 포함한다. NMOS 트랜지스터는, 제어 신호를 수신하도록 구성되는 게이트, 데이터 입력 신호를 수신하도록 구성되는 소스, 및 데이터 출력 신호를 제공하도록 구성되는 드레인을 포함한다.
[0011] 도 1a는, 데이터 입력 신호의 전압 레벨에 반비례하는 시간량 동안 데이터 입력 신호를 버퍼링하도록 구성되는 예시적인 반비례 전압-지연 버퍼의 회로도이다.
[0012] 도 1b는, 도 1a의 반비례 전압-지연 버퍼의 논리도이다.
[0013] 도 2는, 데이터 입력 신호의 트랜지션들에 대한 응답으로 이루어지는 도 1a의 반비례 전압-지연 버퍼의 신호들의 예시적인 타이밍들을 예시하는 타이밍도이다.
[0014] 도 3은, 데이터 입력 신호의 전압 레벨에 반비례하는 시간량 동안 데이터 입력 신호를 버퍼링하기 위해 도 1a의 반비례 전압-지연 버퍼에 의해 이용되는 예시적인 프로세스의 흐름도이다.
[0015] 도 4는, 드라이브(drive) 강도 목적들을 위한 입력 및 출력 인버터들을 포함하는 다른 반비례 전압-지연 버퍼의 논리도이다.
[0016] 도 5는, 특히, 데이터 입력 신호의 더 낮은 전압 레벨들에서 지연을 증가시키기 위한 부가적인 인버터들을 포함하는 다른 반비례 전압-지연 버퍼의 논리도이다.
[0017] 도 6은, 데이터 입력 신호의 트랜지션들에 대한 응답으로 이루어지는 도 5의 반비례 전압-지연 버퍼의 신호들의 예시적인 타이밍들을 예시하는 타이밍도이다.
[0018] 도 7은, 논리 게이트로부터 데이터 입력 신호를 수신하고 다른 논리 게이트에 데이터 출력 신호를 제공하는 다른 반비례 전압-지연 버퍼의 논리도이다.
[0019] 도 8은, 도 1a, 도 1b, 도 4, 도 5, 또는 도 7의 반비례 전압-지연 버퍼들을 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.
[0020] 이제, 도시된 도면들을 참조하여, 본 개시내용의 몇몇 예시적인 양상들이 설명된다. "예시적인"이라는 단어는, "예, 예증 또는 예시로서 기능하는" 것을 의미하도록 본원에서 사용된다. 본원에서 “예시적인” 것으로서 설명되는 임의의 양상은 반드시 다른 양상들에 비해 바람직하거나 유리한 것으로 해석될 필요는 없다.
[0021] 도 1a는, 데이터 입력 신호(102)의 전압 레벨에 반비례하는 시간량 동안 데이터 입력 신호(102)를 버퍼링하도록 구성되는 예시적인 반비례 전압-지연 버퍼(100)의 회로도이다. 비-제한적인 예로서, 반비례 전압-지연 버퍼(100)는, 더 짧은 지연을 위해 더 높은 전압 레벨을 갖는 데이터 입력 신호(102)를 홀딩할 수 있지만 더 긴 지연을 위해 더 낮은 전압 레벨을 갖는 데이터 입력 신호(102)를 홀딩할 수 있다. 전압 레벨들에 반비례하는 지연들을 이러한 방식으로 제공하기 위해, 반비례 전압-지연 버퍼(100)는 반전 회로(104) 및 패스 회로(106)를 포함한다. 반전 회로(104)는, 데이터 입력 신호(102)의 반전된 논리 상태를 갖는 제어 신호(108)를 생성하도록 구성된다. 특히, 제어 신호(108)는, 데이터 입력 신호(102)의 전압 레벨에 비례하는 레이트로 트랜지션한다.
[0022] 도 1a를 계속 참조하면, 패스 회로(106)는, 데이터 입력 신호(102) 및 제어 신호(108)가 동일한 논리 상태를 가질 때, 데이터 입력 신호(102)의 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하도록 구성된다. 다시 말해서, 패스 회로(106)는, 데이터 입력 신호(102)가 다른 논리 상태로 트랜지션할 때, 그렇지만 제어 신호(108)가 데이터 입력 신호(102)의 반대 논리 상태로 트랜지션하기 전에, 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하도록 구성된다. 추가로, 패스 회로(106)는, 데이터 입력 신호(102) 및 제어 신호(108)가 반대 논리 상태들을 가질 때, 데이터 입력 신호(102)의 강한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하도록 구성된다. 다시 말해서, 패스 회로(106)는, 반전 회로(104)가 데이터 입력 신호(102)의 역 논리 상태인 제어 신호(108)를 생성할 시간을 가진 후에 강한 논리 상태를 생성하도록 구성된다. 특히, 더 낮은 또는 더 높은 전압 데이터 입력 신호(102)의 강한 논리 상태는 논리 경로의 다음 스테이지를 트리거링할 수 있다.
[0023] 도 1a를 계속 참조하면, 위에 설명된 바와 같이 데이터 출력 신호(110)를 생성하기 위해, 패스 회로(106)는 제1 패스 디바이스(112) 및 제2 패스 디바이스(114)를 포함한다. 제1 패스 디바이스(112)는, 데이터 입력 신호(102) 및 제어 신호(108)가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하도록 구성된다. 역으로, 제2 패스 디바이스(114)는, 데이터 입력 신호(102) 및 제어 신호(108)가 제2 논리 상태를 갖는 것에 대한 응답으로, 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하도록 구성되며, 여기서, 제2 논리 상태는 제1 논리 상태의 반대이다. 특히, 더 낮은 전압 레벨을 갖는 데이터 입력 신호(102)에 기반한 약한 논리 상태는, 논리 경로의 다음 스테이지를 트리거링하지 못한다.
[0024] 추가로, 제1 패스 디바이스(112)는, 제어 신호(108)가 제1 논리 상태를 갖고 데이터 입력 신호(102)가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 강한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하도록 구성된다. 제2 패스 디바이스(114)는 추가로, 제어 신호(108)가 제2 논리 상태를 갖고 데이터 입력 신호(102)가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 강한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하도록 구성된다. 중요하게는, 더 낮은 또는 더 높은 전압 데이터 입력 신호(102)의 강한 논리 상태는 논리 경로의 다음 스테이지를 트리거링할 수 있다. 제어 신호(108)의 트랜지션 레이트가 데이터 입력 신호(102)의 전압 레벨에 비례하기 때문에, 데이터 입력 신호(102)는, 그러한 전압 레벨들에 따른 시간량 동안 버퍼링된다. 따라서, 반비례 전압-지연 버퍼(100)는, 다수의 전압 레벨들에 걸쳐 집적 회로(IC) 내의 논리 경로들의 타이밍 타겟들을 달성하는 데 사용될 수 있다.
[0025] 도 1a를 계속 참조하면, 이제, 반비례 전압-지연 버퍼(100)의 예시적인 양상들이 설명된다. 이러한 예에서, 제1 패스 디바이스(112)는 PMOS(p-type metal oxide semi-conductor) 트랜지스터(본원에서 "PMOS 트랜지스터(112)"로 또한 지칭됨)를 사용하여 이용되는 한편, 제2 패스 디바이스(114)는 NMOS(n-type metal oxide semi-conductor) 트랜지스터(본원에서 "NMOS 트랜지스터(114)"로 또한 지칭됨)를 사용하여 이용된다. PMOS 트랜지스터(112)의 소스(S)는 NMOS 트랜지스터(114)의 소스(S)에 전기적으로 커플링되며, 각각의 소스(S)는 데이터 입력 신호(102)를 수신하도록 구성된다. 추가로, PMOS 트랜지스터(112)의 드레인(D)은 NMOS 트랜지스터(114)의 드레인(D)에 전기적으로 커플링되는 한편, 각각의 드레인(D)은 데이터 출력 신호(110)를 제공하도록 구성된다. PMOS 트랜지스터(112)의 게이트(G) 및 NMOS 트랜지스터(114)의 게이트(G)는 각각 제어 신호(108)를 수신하도록 구성된다. 특히, 이러한 방식으로 PMOS 트랜지스터(112) 및 NMOS 트랜지스터(114)를 이용할 때, 패스 회로(106)는 패스 게이트(본원에서 "패스 게이트(106)"로 또한 지칭됨)로 또한 알려질 수 있다. 부가적으로, 이러한 예에서, 반전 회로(104)는 인버터(본원에서 "인버터(104)"로 또한 지칭됨)를 사용하여 이용된다. 인버터(104)는, NMOS 트랜지스터(118)에 전기적으로 커플링되는 PMOS 트랜지스터(116)를 포함한다. 추가적인 명확성을 제공하기 위해, 도 1b는 반비례 전압-지연 버퍼(100)의 논리도를 예시하며, 이러한 예에서, 패스 게이트를 사용하는 패스 회로(106) 및 인버터를 사용하는 반전 회로(104)를 포함한다.
[0026] 아래에서 더 상세히 설명되는 바와 같이, 반비례 전압-지연 버퍼(100)는, 패스 회로(106)의 PMOS 트랜지스터(112) 및 NMOS 트랜지스터(114)의 디바이스 물리특성(device physics)에 의해 야기되는 약한 논리 상태 및 강한 논리 상태를 이용한다. 이러한 방식으로, PMOS 트랜지스터(112)가 활성화되는 경우, PMOS 트랜지스터(112)는, 논리 하이(high) '1' 상태가 소스(S)에 제공될 때 강한 논리 하이 '1' 상태를 드레인(D) 상에 생성하고 그리고 논리 로우(low) '0' 상태가 소스(S)에 제공될 때 약한 논리 로우 '0' 상태를 드레인(D) 상에 생성하도록 구성된다. 비-제한적인 예로서, PMOS 트랜지스터(112)는 - 0.2 볼트(V)와 동일한 임계 전압(VT)을 갖는다. PMOS 트랜지스터(112)의 소스(S)에 0 V가 제공되면, 게이트(G)의 활성화 시, PMOS 트랜지스터(112)는, 약한 논리 로우 '0' 상태인, 0.2 V(예컨대, 0 V + 0.2 V = 0.2 V)와 동일한 드레인 전압(VD)을 생성한다. PMOS 트랜지스터(112)의 소스(S)에 1.0 V가 제공되면, 게이트(G)의 활성화 시, PMOS 트랜지스터(112)는, 강한 논리 하이 '1' 상태인, 1.0 V와 동일한 VD를 생성한다.
[0027] 부가적으로, NMOS 트랜지스터(114)가 활성화되는 경우, NMOS 트랜지스터(114)는, 논리 로우 '0' 상태가 소스(S)에 제공될 때 강한 논리 로우 '0' 상태를 드레인(D) 상에 생성하고 그리고 논리 하이 '1' 상태가 소스(S)에 제공될 때 약한 논리 하이 '1' 상태를 드레인(D) 상에 생성하도록 구성된다. 비-제한적인 예로서, NMOS 트랜지스터(114)는 0.2 V와 동일한 VT를 갖는다. NMOS 트랜지스터(114)의 소스(S)에 1.0 V가 제공되면, 게이트(G)의 활성화 시, NMOS 트랜지스터(114)는, 약한 논리 하이 '1' 상태인, 0.8 V(예컨대, 1.0 V - 0.2 V = 0.8 V)와 동일한 VD를 생성한다. NMOS 트랜지스터(114)의 소스(S)에 0 V가 제공되면, 게이트(G)의 활성화 시, NMOS 트랜지스터(114)는, 강한 논리 로우 '0' 상태인, 0 V와 동일한 VD를 생성한다.
[0028] 이와 관련하여, 도 2는, 데이터 입력 신호(102)의 트랜지션들에 대한 응답으로 이루어지는 도 1a의 반비례 전압-지연 버퍼(100)의 신호들의 예시적인 타이밍들을 예시하는 타이밍도(200)를 제공한다. 이러한 예에서, 제1 논리 상태는 논리 로우 '0 상태와 등가이고, 제2 논리 상태는 논리 하이 '1' 상태와 등가이다. 추가로, 이러한 예에서, NMOS 트랜지스터(114)의 VT는 0.2 V인 것으로 가정되는 한편, PMOS 트랜지스터(112)의 VT는 - 0.2 V인 것으로 가정된다. 또한, 더 높은 전압 레벨에 있는 데이터 입력 신호(102)는 1.0 V인 것으로 가정되는 한편, 더 낮은 전압 레벨에 있는 데이터 입력 신호(102)는 0.3 V인 것으로 가정된다.
[0029] 도 2를 계속 참조하면, 시간 t0에서, 데이터 입력 신호(102) 및 데이터 출력 신호(110) 둘 모두는 논리 로우 '0' 상태를 갖는 한편, 제어 신호(108)는 논리 하이 '1' 상태를 갖는다. 따라서, 시간 t0에서, NMOS 트랜지스터(114)는, 데이터 입력 신호(102)의 강한 논리 로우 '0' 상태(예컨대, 0 V)를 갖는 데이터 출력 신호(110)를 패스 게이트(106)가 생성하도록, 제어 신호(108)의 논리 하이 '1' 상태에 의해 활성화된다. 시간 t1에서, 데이터 입력 신호(102)는 논리 하이 '1' 상태로 트랜지션한다(화살표 202). 시간 t2에서 제어 신호(108)가 논리 하이 '1' 상태를 갖기 때문에, NMOS 트랜지스터(114)는 활성화된 채 유지되며, 그에 따라, NMOS 트랜지스터(114)는, 시간 t2(화살표 204)에서, 데이터 입력 신호(102)의 약한 논리 하이 '1' 상태를 갖는 데이터 출력 신호(110)를 생성한다. 예컨대, 데이터 입력 신호(102)가 1.0 V의 더 높은 전압 레벨을 가지면, 데이터 출력 신호(110)는, 시간 t2에서, 0.8 V(예컨대, 1.0 V - 0.2 V = 0.8 V)와 동일한 약한 논리 하이 '1' 상태를 갖는다. 특히, 0.8 V와 동일한 약한 논리 하이 '1' 상태는, 데이터 출력 신호(110)가 논리 경로의 다음 스테이지를 트리거링하는 것을 허용하기에 충분히 높을 수 있다. 반면, 데이터 입력 신호(102)가 0.3 V의 더 낮은 전압 레벨을 가지면, 데이터 출력 신호(110)는, 시간 t2에서, 0.1 V(예컨대, 0.3 V - 0.2 V = 0.1 V)와 동일한 약한 논리 하이 '1' 상태를 가지며, 이는, 데이터 출력 신호(110)가 논리 경로의 다음 스테이지를 트리거링하는 것을 허용하기에 충분히 높지 않다.
[0030] 도 2를 계속 참조하면, 시간 t3에서, 인버터(104)는, 데이터 입력 신호(102)가 논리 하이 '1' 상태를 갖는 것에 대한 응답으로, 논리 로우 '0' 상태(화살표 206)를 갖는 제어 신호(108)를 생성한다. 특히, 제어 신호(108)의 트랜지션 레이트가 데이터 입력 신호(102)의 전압 레벨에 비례하기 때문에, 제어 신호(108)가 시간 t3에서 트랜지션할 때까지 시간 t1에서 트랜지션하는 데이터 입력 신호(102)로부터의 지연(208)은 데이터 입력 신호(102)의 전압 레벨에 반비례한다. 다시 말해서, 데이터 입력 신호(102)의 더 높은 전압 레벨은 인버터(104)의 더 빠른 스위칭으로 인해 더 짧은 지속기간을 갖는 지연(208)을 초래하는 반면, 데이터 입력 신호(102)의 더 낮은 전압 레벨은 인버터(104)의 더 느린 스위칭으로 인해 더 긴 지속기간을 갖는 지연(208)을 초래한다. 추가로, 시간 t3에서의 제어 신호(108)의 논리 로우 '0' 상태는, PMOS 트랜지스터(112)를 활성화시키고 NMOS 트랜지스터(114)를 비활성화시킨다. PMOS 트랜지스터(112)의 활성화에 대한 응답으로, 시간 t4(화살표 210)에서, 데이터 입력 신호(102)의 강한 논리 하이 '1' 상태를 갖는 데이터 출력 신호(110)가 생성된다. 예컨대, 데이터 입력 신호(102)가 1.0 V의 더 높은 전압 레벨을 가지면, 데이터 출력 신호(110)는, 시간 t4에서, 1.0 V와 동일한 강한 논리 하이 '1' 상태를 갖는다. 반면, 데이터 입력 신호(102)가 0.3 V의 더 낮은 전압 레벨을 가지면, 데이터 출력 신호(110)는, 시간 t4에서, 0.3 V와 동일한 강한 논리 하이 '1' 상태를 갖는다. 특히, 1.0 V 또는 0.3 V 중 어느 하나의 강한 논리 하이 '1' 상태는, 데이터 출력 신호(110)가 논리 경로의 다음 스테이지를 트리거링하는 것을 허용하기에 충분히 높다.
[0031] 따라서, 도 2와 관련하여 위에 설명된 예에 의해 예시된 바와 같이, 도 1a의 반비례 전압-지연 버퍼(100)는, 데이터 입력 신호(102)의 전압 레벨에 반비례하는 시간량 동안 데이터 입력 신호(102)를 버퍼링하도록 구성된다. 예컨대, 데이터 입력 신호(102)가 더 낮은 전압 레벨을 가지면, 시간 t2에서의 데이터 출력 신호(110)의 약한 논리 하이 '1' 상태는 논리 경로의 다음 스테이지를 트리거링하기에 충분히 높지 않다. 그러나, 데이터 입력 신호(102)가 더 낮은 전압 레벨을 가질 때, 일단 데이터 출력 신호(110)가 시간 t4에서 강한 논리 하이 '1' 상태에 도달하면, 데이터 출력 신호(110)는 논리 경로의 다음 상태를 트리거링하기에 충분히 높다. 데이터 입력 신호(102)의 더 낮은 전압 레벨은 지연(208)이 더 긴 지속기간을 갖는 것을 야기하기 때문에, 데이터 출력 신호(110)는, 데이터 입력 신호(102)의 더 낮은 전압 레벨로 인해, 강한 논리 하이 '1' 상태에 도달하는 것이 지연된다. 역으로, 데이터 입력 신호(102)가 더 높은 전압 레벨을 가지면, 시간 t2에서의 데이터 출력 신호(110)의 약한 논리 하이 '1' 상태는 논리 경로의 다음 스테이지를 트리거링하기에 충분히 높을 수 있다. 그러나, 데이터 출력 신호(110)의 약한 논리 하이 '1' 상태가 시간 t2에서 충분히 높지 않다 하더라도, 일단 데이터 출력 신호(110)가 시간 t4에서 강한 논리 하이 '1' 상태에 도달하면, 데이터 출력 신호(110)는 논리 경로의 다음 상태를 트리거링하기에 충분히 높다. 추가로, 데이터 입력 신호(102)의 더 높은 전압 레벨은 지연(208)이 더 짧은 지속기간을 갖는 것을 야기하기 때문에, 데이터 출력 신호(110)는, 데이터 입력 신호(102)가 더 낮은 전압 레벨을 갖는 때와 비교하여 더 신속하게 강한 논리 하이 '1' 상태에 도달한다. 따라서, 도 1a의 반비례 전압-지연 버퍼(100)는, 다수의 전압 레벨들에 걸쳐 IC 내의 논리 경로들의 타이밍 타겟들을 달성하는 데 사용될 수 있다.
[0032] 도 2를 계속 참조하면, 이제, 데이터 입력 신호(102)의 하강(falling) 트랜지션 동안의 도 1a의 반비례 전압-지연 버퍼(100)의 예시적인 신호들의 타이밍이 설명된다. 이와 관련하여, 시간 t5에서, 데이터 입력 신호(102)는 논리 로우 '0' 상태로 트랜지션(화살표 212)한다. 시간 t6에서 제어 신호(108)가 논리 로우 '0' 상태를 갖기 때문에, PMOS 트랜지스터(112)는 활성화된 채 유지되며, 그에 따라, 시간 t6(화살표 214)에서, 데이터 입력 신호(102)의 약한 논리 로우 '0' 상태를 갖는 데이터 출력 신호(110)가 생성된다. 예컨대, 앞서 설명된 바와 같은 PMOS 트랜지스터(112)의 디바이스 물리특성 때문에, 데이터 출력 신호(110)는, 시간 t6에서, 0.2 V(예컨대, 0 V + 0.2 V = 0.2 V)와 동일한 약한 논리 로우 '0' 상태를 갖는다. 추가로, 시간 t7에서, 인버터(104)는, 데이터 입력 신호(102)가 논리 로우 '0' 상태를 갖는 것에 대한 응답으로, 논리 하이 '1' 상태(화살표 216)를 갖는 제어 신호(108)를 생성한다. 시각 t5에서 트랜지션하는 데이터 입력 신호(102)와 시간 t7에서 제어 신호(108)가 트랜지션할 때까지의 시간은 본원에서 지연(218)으로서 설명된다. 제어 신호(108)의 논리 하이 '1' 상태는, NMOS 트랜지스터(114)를 활성화시키고 PMOS 트랜지스터(112)를 비활성화시킨다. NMOS 트랜지스터(114)의 활성화에 대한 응답으로, 시간 t8(화살표 220)에서, 데이터 입력 신호(102)의 강한 논리 로우 '0' 상태를 갖는 데이터 출력 신호(110)가 생성된다.
[0033] 이와 관련하여, 도 3은, 데이터 입력 신호(102)의 전압 레벨에 반비례하는 시간량 동안 데이터 입력 신호(102)를 버퍼링하기 위해 도 1a의 반비례 전압-지연 버퍼(100)에 의해 이용되는 예시적인 프로세스(300)를 예시한다. 프로세스(300)는, 데이터 입력 신호(102)의 반전된 논리 상태를 갖는 제어 신호(108)를 생성하는 것을 포함한다(블록 302). 특히, 제어 신호(108)의 트랜지션 레이트는, 데이터 입력 신호(102)의 전압 레벨에 비례한다. 프로세스(300)는 또한, 데이터 입력 신호(102) 및 제어 신호(108)가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하는 것을 포함한다(블록 304). 추가로, 프로세스(300)는, 제어 신호(108)가 제1 논리 상태를 갖고 데이터 입력 신호(102)가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 강한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하는 것을 포함한다(블록 306). 위에 언급된 바와 같이, 제2 논리 상태는 제1 논리 상태의 반대이다. 프로세스(300)는 또한, 데이터 입력 신호(102) 및 제어 신호(108)가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하는 것을 포함한다(블록 308). 추가로, 프로세스(300)는, 제어 신호(108)가 제2 논리 상태를 갖고 데이터 입력 신호(102)가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 강한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하는 것을 포함한다(블록 310). 프로세스(300)를 이용함으로써, 도 1a의 반비례 전압-지연 버퍼(100)는, 다수의 전압 레벨들에 걸쳐 IC 내의 논리 경로들의 타이밍 타겟들을 달성하는 데 사용될 수 있다.
[0034] 위에 언급된 바와 같이, 타이밍 타겟들을 달성하기 위해, 도 1a의 반비례 전압-지연 버퍼(100)의 인스턴스(instance)들이 IC의 다양한 논리 경로들에 배치될 수 있다. 그러나, 도 1a의 반비례 전압-지연 버퍼(100)의 인스턴스가 배치되는 특정 논리 경로의 물리적 역학(physical dynamics)은, 반비례 전압-지연 버퍼(100)에 제공되거나 그로부터 수신되는 데이터의 전압 레벨에 영향을 미칠 수 있다. 이러한 방식으로, 도 4는, 드라이브 강도 목적들을 위한 입력 인버터(402) 및 출력 인버터(404)를 포함하는 예시적인 반비례 전압-지연 버퍼(400)의 논리도이다. 반비례 전압-지연 버퍼(400)는, 도 1a의 반비례 전압-지연 버퍼(100)와 공통인 특정 컴포넌트들을 포함하며, 그 컴포넌트들은 도 1a와 도 4 간에 공통 엘리먼트 번호들로 도시되고 따라서 여기서 다시 설명되지 않을 것이다. 이러한 예에서, 입력 인버터(402)는, 논리 경로로부터 데이터를 수신하고 그리고 데이터 입력 신호(102)를 생성하도록 구성된다. 추가로, 입력 인버터(402)는, 입력 인버터(402)가 반전 회로(104) 및 패스 회로(106)에 데이터 입력 신호(102)를 제공하도록, 반전 회로(104) 및 패스 회로(106)에 전기적으로 커플링된다. 출력 인버터(404)는 패스 회로(106)에 전기적으로 커플링되며, 데이터 출력 신호(110)를 수신하고 그리고 논리 경로에 대한 데이터를 생성하도록 구성된다. 이러한 방식으로, 입력 인버터(402) 및 출력 인버터(404)는, 반비례 전압-지연 버퍼(400)에 제공되고 그리고 그로부터 수신되는 데이터의 드라이브 강도를 증가시킨다.
[0035] 부가적으로, 더 낮은 전압 레벨들에서 일부 논리 경로들의 타이밍 타겟들을 더 쉽게 달성하기 위해, 도 2를 참조하여 위에 설명된 지연(208)의 지속기간에 대한 부가적인 제어를 갖는 것이 도움이 될 수 있다. 이와 관련하여, 도 5는, 특히, 데이터 입력 신호(102)의 더 낮은 전압 레벨들에서 지연을 증가시키도록 구성되는 부가적인 인버터들(502(1), 502(2))을 포함하는 예시적인 반비례 전압-지연 버퍼(500)의 논리도이다. 반비례 전압-지연 버퍼(500)는, 도 4의 반비례 전압-지연 버퍼(400)와 공통인 특정 컴포넌트들을 포함하며, 그 컴포넌트들은 도 4와 도 5 간에 공통 엘리먼트 번호들로 도시되고 따라서 여기서 다시 설명되지 않을 것이다. 이러한 예에서, 인버터들(502(1), 502(2))은 직렬로 연결되며, 반전 회로(104)에 데이터 입력 신호(102)를 제공하도록 구성된다. 인버터들(502(1), 502(2))은 특히 데이터 입력 신호(102)의 더 낮은 전압 레벨들에서 지연을 증가시킬 수 있는데, 그 이유는, 인버터들(502(1), 502(2))의 스위칭 속도가 더 낮은 전압 레벨들에서 더 느리고 더 높은 전압 레벨들에서 더 빠르기 때문이다. 추가로, 이러한 양상에서, 인버터들(502(1), 502(2))은 반전 회로(104) 내에 배치된다. 그러나, 다른 양상들은, 반전 회로(104)와 별개로 인버터들(502(1), 502(2))을 구현할 수 있다. 특히, 본원에 설명된 양상들에서, 인버터들(502(1)-502(N))에 기인하는 지연의 증가가, 이용되는 인버터들(502(1)-502(N))의 수에 기반하여 더 정밀하게 제어될 수 있도록, 임의의 짝수(N) 개의 인버터들(502(1)-502(N))이 사용될 수 있다. 따라서, 인버터들(502(1)-502(N)) 및 인버터(104)를 포함하는 양상들은, 반전 회로(104)에 대해 일반적으로 홀수(P) 개의 인버터들을 그리고 인버터들(502(1)-502(N))의 연관된 지연을 갖는다.
[0036] 이와 관련하여, 도 6은, 데이터 입력 신호(102)의 트랜지션들에 대한 응답으로 이루어지는 도 5의 반비례 전압-지연 버퍼(500)의 신호들의 예시적인 타이밍들을 예시하는 타이밍도(600)를 제공한다. 타이밍도(600)는, 도 2의 타이밍도(200)와 공통인 특정 트랜지션들을 포함하며, 그 트랜지션들은 도 2와 도 6 간에 공통 엘리먼트 번호들로 도시되고 따라서 여기서 다시 설명되지 않을 것이다. 이러한 방식으로, 도 5의 반비례 전압-지연 버퍼(500)의 인버터들(502(1), 502(2))의 스위칭 속도는, 시간 t1에서 데이터 입력 신호(102)가 논리 하이 '1' 상태로 트랜지션하는 것과 시간 t3에서 제어 신호(108)가 논리 로우 '0' 상태로 트랜지션하는 것 간의 시간을 증가시킨다. 다시 말해서, 인버터들(502(1), 502(2))은, 위에 설명된 트랜지션들 간의 지연(208')을 야기한다. 특히, 지연(208')은, 인버터들(502(1), 502(2))에 의해 부가되는 증가된 지연으로 인해, 도 2의 타이밍도(200)에 설명된 지연(208)보다 더 긴 지속기간을 갖는다. 유사하게, 인버터들(502(1), 502(2))이, t5에서 데이터 입력 신호(102)가 시간 논리 로우 '0' 상태로 트랜지션하는 것과 시간 t7에서 제어 신호(108)가 논리 하이 '1' 상태로 트랜지션하는 것 간의 시간을 증가시킴으로써, 지연(218')은 도 2의 지연(218)보다 더 긴 지속기간을 갖는다. 따라서, 인버터들(502(1), 502(2))은, 도 5의 반비례 전압-지연 버퍼(500)에서, 특히, 데이터 입력 신호(102)의 더 낮은 전압 레벨들에서 지연을 증가시키는 데 사용될 수 있다.
[0037] 특히, 도 1, 도 4, 또는 도 5의 반비례 전압-지연 버퍼들(100, 400, 또는 500)과 같은 반비례 전압-지연 버퍼의 인스턴스 각각이 배치되는 특정 논리 경로의 회로 세부사항(specifics)은 다양한 논리 경로들 간에 매우 상이할 수 있다. 이러한 방식으로, 도 7은, 논리 게이트(702)(예컨대, AND-기반 게이트(702)) 및 논리 게이트(704)(예컨대, NOR-기반 게이트(704))를 포함하는 예시적인 반비례 전압-지연 버퍼(700)의 논리도이다. 반비례 전압-지연 버퍼(700)는, 도 5의 반비례 전압-지연 버퍼(500)와 공통인 특정 컴포넌트들을 포함하며, 그 컴포넌트들은 도 5와 도 7 간에 공통 엘리먼트 번호들로 도시되고 따라서 여기서 다시 설명되지 않을 것이다. 이러한 예에서, 논리 게이트(702)는, 논리 경로로부터 데이터를 수신하고 그리고 데이터 입력 신호(102)를 생성하도록 구성된다. 추가로, 논리 게이트(702)는, 논리 게이트(702)가 반전 회로(104) 및 패스 회로(106)에 데이터 입력 신호(102)를 제공하도록, 반전 회로(104) 및 패스 회로(106)에 전기적으로 커플링된다. 논리 게이트(704)는 패스 회로(106)에 전기적으로 커플링되며, 데이터 출력 신호(110)를 수신하고 그리고 논리 경로에 대한 데이터를 생성하도록 구성된다. 이러한 방식으로, 논리 게이트(702) 및 논리 게이트(704)는, 반비례 전압-지연 버퍼(700)가 그로부터 데이터 입력 신호(102)를 수신할 수 있거나 반비례 전압-지연 버퍼(700)가 그에 데이터 출력 신호(110)를 제공할 수 있는 예시적인 회로 엘리먼트들을 표현한다.
[0038] 추가로, 본원에 설명된 엘리먼트들은 때때로, 특정 기능들을 수행하기 위한 수단으로 지칭된다. 이와 관련하여, 반전 회로(104)는 때때로, 데이터 입력 신호(102)의 반전된 논리 상태를 갖는 제어 신호(108)를 생성하기 위한 수단으로 본원에서 지칭된다. 제1 패스 디바이스(112)는 때때로, 데이터 입력 신호(102) 및 제어 신호(108)가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하기 위한 수단으로 본원에서 지칭된다. 제1 패스 디바이스(112)는 때때로, 제어 신호(108)가 제1 논리 상태를 갖고 데이터 입력 신호(102)가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 강한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하기 위한 수단으로 또한 본원에서 지칭된다. 제2 패스 디바이스(114)는 때때로, 데이터 입력 신호(102) 및 제어 신호(108)가 제2 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 약한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하기 위한 수단으로 본원에서 지칭된다. 제2 패스 디바이스(114)는 때때로, 제어 신호(108)가 제2 논리 상태를 갖고 데이터 입력 신호(102)가 제1 논리 상태를 갖는 것에 대한 응답으로, 데이터 입력 신호(102)의 강한 논리 상태를 갖는 데이터 출력 신호(110)를 생성하기 위한 수단으로 또한 본원에서 지칭된다. 추가로, 도 5의 인버터들(502(1), 502(2))은 때때로, 데이터 입력 신호(102)에 기반하여 제어 신호(108)를 생성하기 위한 수단을 지연시키기 위한 수단으로 본원에서 지칭된다.
[0039] 본원에 개시된 양상들에 따른, 데이터 전압 레벨들에 따라 데이터를 버퍼링하기 위한 반비례 전압-지연 버퍼들은, 프로세서-기반 디바이스에 제공될 수 있거나 프로세서-기반 디바이스 내에 통합될 수 있다. 제한 없이, 예들은, 셋 톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 스마트 폰, 태블릿, 패블릿, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 및 자동차를 포함한다.
[0040] 이와 관련하여, 도 8은, 프로세서-기반 시스템(800)의 예를 예시한다. 특히, 프로세서-기반 시스템(800)과 관련하여 본원에 설명된 임의의 엘리먼트는, 도 1a, 도 1b, 도 4, 도 5, 및 도 7에 예시된 반비례 전압-지연 버퍼들(100, 400, 500, 및 700) 중 임의의 것을 포함할 수 있다. 이러한 예에서, 프로세서-기반 시스템(800)은 하나 이상의 CPU(central processing unit)들(802)을 포함하며, CPU들 각각은 하나 이상의 프로세서들(804)을 포함한다. CPU(들)(802)은, 일시적으로 저장된 데이터로의 신속한 액세스를 위해 프로세서(들)(804)에 커플링되는 캐시 메모리(806)를 가질 수 있다. CPU(들)(802)는 시스템 버스(808)에 커플링되고, 프로세서-기반 시스템(800)에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 주지된 바와 같이, CPU(들)(802)는 시스템 버스(808)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예컨대, CPU(들)(802)는 슬레이브 디바이스의 예로서 메모리 제어기(810)에 버스 트랜잭션(transaction) 요청들을 통신할 수 있다. 도 8에 예시되진 않지만, 다수의 시스템 버스들(808)이 제공될 수 있으며, 여기서, 각각의 시스템 버스(808)는 상이한 패브릭(fabric)을 구성한다.
[0041] 다른 마스터 및 슬레이브 디바이스들은 시스템 버스(808)에 연결될 수 있다. 도 8에 예시된 바와 같이, 이러한 디바이스들은, 예들로서, 메모리 시스템(812), 하나 이상의 입력 디바이스들(814), 하나 이상의 출력 디바이스들(816), 하나 이상의 네트워크 인터페이스 디바이스들(818) 및 하나 이상의 디스플레이 제어기들(820)을 포함할 수 있다. 입력 디바이스(들)(814)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(816)는, 오디오, 비디오, 다른 시각적 표시자들 등을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(818)는 네트워크(822)로 및 네트워크(822)로부터의 데이터의 교환을 허용하도록 구성되는 임의의 디바이스일 수 있다. 네트워크(822)는, 유선 또는 무선 네트워크, 사설 또는 공개 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), BLUETOOTH™ 네트워크, 또는 인터넷을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(818)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템(812)은 하나 이상의 메모리 유닛들(824(1)-824(M))을 포함할 수 있다.
[0042] CPU(들)(802)는 또한, 하나 이상의 디스플레이들(826)에 전송되는 정보를 제어하기 위해 시스템 버스(808)를 통해 디스플레이 제어기(들)(820)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(820)는, 하나 이상의 비디오 프로세서들(828)을 통해 디스플레이될 정보를 디스플레이(들)(826)에 전송하고, 하나 이상의 비디오 프로세서들(828)은 디스플레이될 정보를 디스플레이(들)(826)에 적합한 포맷으로 프로세싱한다. 디스플레이(들)(826)는, CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이, LED(light emitting diode) 디스플레이 등을 포함하는(그러나 이에 제한되는 것은 아님) 임의의 타입의 디스플레이를 포함할 수 있다.
[0043] 당업자들은, 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 둘 모두의 조합들로 구현될 수 있음을 추가로 인식할 것이다. 예들로서, 본원에서 설명된 마스터 및 슬레이브 디바이스들은 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC) 또는 IC 칩에서 이용될 수 있다. 본원에 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수 있고, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점에서 일반적으로 위에 설명되었다. 그러한 기능이 어떻게 구현되는지는, 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시내용의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.
[0044] 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은, 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트들, 또는 본원에 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합(예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성)으로서 구현될 수 있다.
[0045] 본원에 개시된 양상들은, 하드웨어로 구현될 수 있고, 하드웨어에 저장되고, 예컨대, RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM 또는 당업계에 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수 있는 명령들로 구현될 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 원격 스테이션에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국 또는 서버에서 이산 컴포넌트들로서 상주할 수 있다.
[0046] 본원의 예시적인 양상들 중 임의의 양상에서 설명된 동작 단계들은 예들 및 설명을 제공하기 위해 설명됨을 또한 유의한다. 설명된 동작들은, 예시된 순서들과는 다른 다수의 상이한 순서들로 수행될 수 있다. 또한, 단일 동작 단계에서 설명된 동작들은, 실제로 다수의 상이한 단계들에서 수행될 수 있다. 부가적으로, 예시적인 양상들에서 논의된 하나 이상의 동작 단계들은 결합될 수 있다. 흐름도 도면들에서 예시된 동작 단계들에는, 당업자에게 용이하게 명백할 바와 같이 다수의 상이한 변형들이 이루어질 수 있음이 이해될 것이다. 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 기술 및 기법을 사용하여 표현될 수 있음을 또한 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수 있다.
[0047] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 사용하거나 또는 실시할 수 있게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은, 본원에 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 개시된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (21)

  1. 반비례 전압-지연 버퍼(inversely proportional voltage-delay buffer)로서,
    데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하도록 구성되는 반전 회로(inversion circuit) ― 상기 제어 신호의 트랜지션 레이트(transition rate)는 상기 데이터 입력 신호의 전압 레벨에 비례함 ―; 및
    패스 회로(pass circuit)를 포함하며,
    상기 패스 회로는,
    제1 패스 디바이스, 및
    제2 패스 디바이스
    를 포함하고,
    상기 제1 패스 디바이스는,
    상기 데이터 입력 신호 및 상기 제어 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 약한(weak) 논리 상태를 갖는 데이터 출력 신호를 생성하고, 그리고
    상기 제어 신호가 상기 제1 논리 상태를 갖고 상기 데이터 입력 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 강한(strong) 논리 상태를 갖는 상기 데이터 출력 신호를 생성
    하도록 구성되고,
    상기 제2 논리 상태는 상기 제1 논리 상태의 반대이고,
    상기 제2 패스 디바이스는,
    상기 데이터 입력 신호 및 상기 제어 신호가 상기 제2 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 약한 논리 상태를 갖는 상기 데이터 출력 신호를 생성하고, 그리고
    상기 제어 신호가 상기 제2 논리 상태를 갖고 상기 데이터 입력 신호가 상기 제1 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 강한 논리 상태를 갖는 상기 데이터 출력 신호를 생성
    하도록 구성되는, 반비례 전압-지연 버퍼.
  2. 제1항에 있어서,
    상기 제1 패스 디바이스는,
    상기 제어 신호를 수신하도록 구성되는 게이트,
    상기 데이터 입력 신호를 수신하도록 구성되는 소스, 및
    상기 데이터 출력 신호를 제공하도록 구성되는 드레인
    을 포함하는 PMOS(p-type metal-oxide semiconductor) 트랜지스터를 포함하고,
    상기 제2 패스 디바이스는,
    상기 제어 신호를 수신하도록 구성되는 게이트,
    상기 데이터 입력 신호를 수신하도록 구성되는 소스, 및
    상기 데이터 출력 신호를 제공하도록 구성되는 드레인
    을 포함하는 NMOS(n-type metal-oxide semiconductor) 트랜지스터를 포함하는, 반비례 전압-지연 버퍼.
  3. 제1항에 있어서,
    상기 반전 회로는 인버터(inverter)를 포함하는, 반비례 전압-지연 버퍼.
  4. 제1항에 있어서,
    상기 반전 회로는, 홀수 개의 직렬로-커플링된 인버터들을 포함하는, 반비례 전압-지연 버퍼.
  5. 제1항에 있어서,
    상기 반전 회로 및 상기 패스 회로에 전기적으로 커플링되는 입력 인버터 ― 상기 입력 인버터는, 상기 데이터 입력 신호를 생성하고 그리고 상기 데이터 입력 신호를 상기 반전 회로 및 상기 패스 회로에 제공하도록 구성됨 ―; 및
    상기 패스 회로에 전기적으로 커플링되고, 상기 데이터 출력 신호를 수신하도록 구성되는 출력 인버터를 더 포함하는, 반비례 전압-지연 버퍼.
  6. 제1항에 있어서,
    상기 데이터 입력 신호는 논리 게이트로부터 수신되는, 반비례 전압-지연 버퍼.
  7. 제1항에 있어서,
    상기 데이터 출력 신호는 논리 게이트에 제공되는, 반비례 전압-지연 버퍼.
  8. 제1항에 있어서,
    집적 회로(IC) 내에 통합되는, 반비례 전압-지연 버퍼.
  9. 제1항에 있어서,
    셋 톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 스마트 폰, 태블릿, 패블릿, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 및 자동차로 이루어진 그룹으로부터 선택되는 디바이스 내에 통합되는, 반비례 전압-지연 버퍼.
  10. 반비례 전압-지연 버퍼로서,
    데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하기 위한 수단 ― 상기 제어 신호의 트랜지션 레이트는 상기 데이터 입력 신호의 전압 레벨에 비례함 ―;
    상기 데이터 입력 신호 및 상기 제어 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성하기 위한 수단;
    상기 제어 신호가 상기 제1 논리 상태를 갖고 상기 데이터 입력 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 강한 논리 상태를 갖는 상기 데이터 출력 신호를 생성하기 위한 수단 ― 상기 제2 논리 상태는 상기 제1 논리 상태의 반대임 ―;
    상기 데이터 입력 신호 및 상기 제어 신호가 상기 제2 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 약한 논리 상태를 갖는 상기 데이터 출력 신호를 생성하기 위한 수단; 및
    상기 제어 신호가 상기 제2 논리 상태를 갖고 상기 데이터 입력 신호가 상기 제1 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 강한 논리 상태를 갖는 상기 데이터 출력 신호를 생성하기 위한 수단을 포함하는, 반비례 전압-지연 버퍼.
  11. 제10항에 있어서,
    상기 데이터 입력 신호에 기반하여 상기 제어 신호를 생성하기 위한 수단을 지연시키기 위한 수단을 더 포함하는, 반비례 전압-지연 버퍼.
  12. 데이터 입력 신호의 전압 레벨에 반비례하는 시간량 동안 상기 데이터 입력 신호를 버퍼링(buffer)하기 위한 방법으로서,
    상기 데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하는 단계 ― 상기 제어 신호의 트랜지션 레이트는 상기 데이터 입력 신호의 전압 레벨에 비례함 ―;
    상기 데이터 입력 신호 및 상기 제어 신호가 제1 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 약한 논리 상태를 갖는 데이터 출력 신호를 생성하는 단계;
    상기 제어 신호가 상기 제1 논리 상태를 갖고 상기 데이터 입력 신호가 제2 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 강한 논리 상태를 갖는 상기 데이터 출력 신호를 생성하는 단계 ― 상기 제2 논리 상태는 상기 제1 논리 상태의 반대임 ―;
    상기 데이터 입력 신호 및 상기 제어 신호가 상기 제2 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 약한 논리 상태를 갖는 상기 데이터 출력 신호를 생성하는 단계; 및
    상기 제어 신호가 상기 제2 논리 상태를 갖고 상기 데이터 입력 신호가 상기 제1 논리 상태를 갖는 것에 대한 응답으로, 상기 데이터 입력 신호의 강한 논리 상태를 갖는 상기 데이터 출력 신호를 생성하는 단계를 포함하는, 데이터 입력 신호를 버퍼링하기 위한 방법.
  13. 제12항에 있어서,
    상기 데이터 입력 신호에 기반하여 상기 제어 신호를 생성하는 단계를 지연시키는 단계를 더 포함하는, 데이터 입력 신호를 버퍼링하기 위한 방법.
  14. 반비례 전압-지연 버퍼로서,
    데이터 입력 신호의 반전된 논리 상태를 갖는 제어 신호를 생성하도록 구성되는 인버터 ― 상기 제어 신호의 트랜지션 레이트는 상기 데이터 입력 신호의 전압 레벨에 비례함 ―; 및
    패스 게이트를 포함하며,
    상기 패스 게이트는,
    PMOS(p-type metal oxide semi-conductor) 트랜지스터, 및
    NMOS(n-type metal oxide semi-conductor) 트랜지스터
    를 포함하고,
    상기 PMOS 트랜지스터는,
    상기 제어 신호를 수신하도록 구성되는 게이트,
    상기 데이터 입력 신호를 수신하도록 구성되는 소스, 및
    데이터 출력 신호를 제공하도록 구성되는 드레인
    을 포함하고,
    상기 NMOS 트랜지스터는,
    상기 제어 신호를 수신하도록 구성되는 게이트,
    상기 데이터 입력 신호를 수신하도록 구성되는 소스, 및
    상기 데이터 출력 신호를 제공하도록 구성되는 드레인
    을 포함하는, 반비례 전압-지연 버퍼.
  15. 제14항에 있어서,
    상기 인버터는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는, 반비례 전압-지연 버퍼.
  16. 제14항에 있어서,
    상기 데이터 입력 신호를 지연 이후에 상기 인버터에 제공하도록 구성되는 짝수 개의 직렬로-커플링된 인버터들을 더 포함하는, 반비례 전압-지연 버퍼.
  17. 제14항에 있어서,
    상기 인버터 및 상기 패스 게이트에 전기적으로 커플링되는 입력 인버터 ― 상기 입력 인버터는, 상기 데이터 입력 신호를 생성하고 그리고 상기 데이터 입력 신호를 상기 인버터 및 상기 패스 게이트에 제공하도록 구성됨 ―; 및
    상기 패스 게이트에 전기적으로 커플링되고, 상기 데이터 출력 신호를 수신하도록 구성되는 출력 인버터를 더 포함하는, 반비례 전압-지연 버퍼.
  18. 제14항에 있어서,
    상기 데이터 입력 신호는 논리 게이트로부터 수신되는, 반비례 전압-지연 버퍼.
  19. 제14항에 있어서,
    상기 데이터 출력 신호는 논리 게이트에 제공되는, 반비례 전압-지연 버퍼.
  20. 제14항에 있어서,
    집적 회로(IC) 내에 통합되는, 반비례 전압-지연 버퍼.
  21. 제14항에 있어서,
    셋 톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 스마트 폰, 태블릿, 패블릿, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 및 자동차로 이루어진 그룹으로부터 선택되는 디바이스 내에 통합되는, 반비례 전압-지연 버퍼.
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