KR102507793B1 - 전력 구동 회로들에 전압들을 제공하는 레이트를 제어하기 위한 스위치드 전력 제어 회로들, 및 관련 시스템들 및 방법들 - Google Patents

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Abstract

전력 구동 회로들에 전압들을 제공하는 레이트를 제어하기 위한 스위치드 전력 제어 회로들이 개시된다. 일 양상에서, 헤드스위치 회로가 실질적으로 순간적인 방식으로 전체 공급 전압을 제공하기 보다 공급 전압을 전력 구동 회로에 점진적으로 제공하도록 헤드스위치 회로의 활성화를 제어하도록 구성된 스위치드 전력 제어 회로가 제공된다. 출력 전압을 점진적으로 램핑 업하기 위해, 헤드스위치 회로는 제어 입력상에 수신된 제어 신호에 대한 응답으로 출력 전압을 전력 구동 회로에 제공하도록 구성된다. 제어 신호는 인에이블 신호에 대한 응답으로 제어 회로에 의해 생성된다. 헤드스위치 회로가 전체 공급 전압을 전력 구동 회로에 순간적으로 제공하는 것을 방지하기 위해, 전류 싱크 회로는 헤드스위치 회로에 의해 생성된 출력 전압의 램핑 레이트를 제어하도록 구성된다.

Description

전력 구동 회로들에 전압들을 제공하는 레이트를 제어하기 위한 스위치드 전력 제어 회로들, 및 관련 시스템들 및 방법들
[0001] 본 출원은 2015년 8월 14일에 출원되고 발명의 명칭이 "SWITCHED POWER CONTROL CIRCUITS FOR CONTROLLING THE RATE OF PROVIDING VOLTAGES TO POWERED CIRCUITS, AND RELATED SYSTEMS AND METHODS"인 미국 특허 출원 일련 번호 14/826,472호에 대해 우선권을 주장하고, 이 미국 특허 출원은 그 전체가 인용에 의해 본원에 통합된다.
[0002] 본 개시내용의 기술은 일반적으로 전압 슬루 레이트(slew rate)들을 제어하는 것, 및 구체적으로 전압이 로드(load) 회로에 공급되는 레이트를 제어하는 회로들에 관한 것이다.
[0003] 프로세서-기반 시스템들은 동작을 위해 다양한 컴포넌트들에 전압을 제공하기 위한 전압 공급 소스들을 이용한다. 컴포넌트들에 직접 전압 공급 소스들을 커플링하기 보다, 프로세서-기반 시스템은 프로세서-기반 시스템 내의 하나 또는 그 초과의 전압 공급 소스들로부터 전압을 분배하는 헤드스위치(headswitch) 디바이스들을 이용할 수 있다. 특히, 프로세서-기반 시스템 내의 컴포넌트들에 연속으로 전압을 제공하는 대신, 헤드스위치 디바이스들이 능동 동작 동안 이들 컴포넌트들 내의 대응하는 전력 분배 네트워크들에 전압을 제공하도록 제공 및 구성될 수 있다. 이런 방식으로, 프로세서-기반 시스템의 전력 소비는, 컴포넌트들이 동작하지 않을 때 감소될 수 있다.
[0004] 예컨대, 프로세서 코어에 전력을 공급하기 위한 전압을 프로세서 코어에 제공하기 위해, 다수의 헤드스위치 디바이스들은 보통 프로세서 코어의 주위 둘레의 프로세싱 시스템 다이(die) 상의 위치들에 배치된다. 전략적으로 프로세싱 코어의 주위 둘레의 위치들에 헤드스위치 디바이스들의 배치를 분배하는 것은, 단일 노드로부터 공급 전압을 제공하는 것과 비교할 때, 공급 전압이 덜 복잡한 배선으로 프로세서 코어의 다수의 영역들에 제공되도록 허용한다. 이런 방식으로, 헤드스위치 디바이스들은 하나 또는 그 초과의 전압 공급 소스들로부터 공급 전압을 수신하도록 구성된다. 프로세싱 시스템 다이 상에 분배된 헤드스위치 디바이스들로부터 공급 전압의 분배를 제어하기 위해, 헤드스위치 디바이스들은 제어 신호들에 의해 제어되도록 구성된다. 제어 신호들은 프로세서 코어의 전력 분배 네트워크에 전력을 공급하기 위해 헤드스위치 디바이스들을 활성화하도록 프로세서 코어로부터 제공된다.
[0005] 그러나, 헤드스위치 디바이스들로부터 공급 전압을 수신하기 이전에, 프로세서 코어는 유휴(idle) 상태에 있을 수 있고, 프로세서 코어에 제공되는 전압은 전력 소비를 감소시키기 위해 감소되거나 붕괴될 수 있다. 따라서, 프로세서 코어 내의 대응하는 전력 분배 네트워크의 전압 레벨은 제로 볼트(0V)와 거의 동일할 수 있다. 그러나, 프로세서 코어가 공전 상태로부터 활성 상태로 전이할 때, 프로세서 코어는 제어 신호를 헤드스위치 디바이스들에 전송하여 프로세서 코어에 제공되는 전압을 증가시킨다. 헤드스위치 디바이스들에 의해 전압 공급 소스들로부터 공급 전압을 수신할 때, 프로세서 코어의 전압은 실질적으로 순간적인 방식으로 저 전압으로부터 공급 전압으로 상승된다. 이런 빠른 전압 단계는 프로세서 코어의 전력 분배 네트워크 내에 연장된 공진을 유발할 수 있다. 특히, 프로세서 코어는, 대응하는 전력 분배 네트워크상의 공진이 줄어들 때까지 동작할 수 없다. 그러나, 전력 분배 네트워크상의 공진이 줄어들 때까지 프로세서 코어의 동작을 지연시키는 것은 프로세서 코어의 성능을 감소시킨다.
[0006] 상세한 설명에 개시된 양상들은 전력 공급(powered) 회로들에 전압을 제공하는 레이트를 제어하기 위한 스위치드(switched) 전력 제어 회로들을 포함한다. 관련된 시스템들 및 방법들이 또한 개시된다. 일 양상에서, 스위치드 전력 제어 회로가 제공된다. 스위치드 전력 제어 회로는, 헤드스위치 회로가 공급 전압을 전력 구동 회로에 점진적으로 제공하도록, 헤드스위치 회로의 활성화를 제어하도록 구성된다. 이것은 실질적으로 순간적인 방식으로 전체 공급 전압을 제공하는 것과는 대조적이다. 공급 전압을 점진적으로 제공하도록, 출력 전압이 제공되고, 출력 전압은 공급 전압까지 램핑 업된다(ramped up). 헤드스위치 회로에 의해 전력 구동 회로에 제공되는 출력 전압을 점진적으로 램핑 업시키기 위해, 헤드스위치 회로는 제어 입력상에 수신된 제어 신호에 대한 응답으로, 전압 공급 소스로부터 생성된 출력 전압을 전력 구동 회로에 제공하도록 구성된다. 제어 신호는 인에이블(enable) 신호에 대한 응답으로 제어 회로에 의해 생성된다. 헤드스위치 회로가 순간적으로 전체 공급 전압을 전력 구동 회로에 제공하는 것을 방지하기 위해, 전류 싱크(sink) 회로가 제공된다. 전류 싱크 회로는 헤드스위치 회로에 의해 생성된 출력 전압의 램핑 레이트를 제어하도록 구성된다. 램핑 레이트를 제어하는 것은 시간에 걸쳐 헤드스위치 회로를 점진적으로 활성화시키는 것에 대응하고, 헤드스위치 회로를 통과하도록 허용된 공급 전압의 양은 헤드스위치 회로의 활성화 레벨에 의해 제한된다. 공급 전압을 점진적으로 제공하기 위해 스위치드 전력 제어 회로를 사용함으로써, 스위치드 전력 제어 회로는 제어된 방식으로 공급 전압을 제공할 수 있고, 이는 전력 구동 회로 내의 전력 분배 네트워크상에서 연장된 공진을 감소시키거나 회피시킬 수 있다. 그런 공진이 줄어들 때까지 전력 구동 회로가 동작을 지연시키기 때문에, 공진을 감소시키거나 회피시키기 위해 스위치드 전력 제어 회로를 사용하는 것은 전력 구동 회로의 성능을 증가시킨다.
[0007] 이에 관련하여, 일 양상에서, 스위치드 전력 제어 회로가 개시된다. 스위치드 전력 제어 회로는 헤드스위치 회로를 포함한다. 헤드스위치 회로는 제어 입력상에 수신된 제어 신호에 대한 응답으로 전압 공급 소스로부터 생성된 출력 전압을 전력 구동 회로에 제공하도록 구성된다. 스위치드 전력 제어 회로는, 인에이블 신호에 대한 응답으로 헤드스위치 회로에 의해 전력 구동 회로로로의 출력 전압의 제공을 제어하기 위한 제어 신호를 생성하도록 구성된 제어 회로를 더 포함한다. 스위치드 전력 제어 회로는 제어 입력에 커플링된 전류 싱크 회로를 더 포함하고, 전류 싱크 회로는 헤드스위치 회로에 의해 생성된 출력 전압의 램핑 레이트를 제어하도록 구성된다.
[0008] 다른 양상에서, 스위치드 전력 제어 회로가 개시된다. 스위치드 전력 제어 회로는 제어 입력상에 수신된 제어 신호에 대한 응답으로 전압 공급 소스로부터 생성된 출력 전압을 전력 구동 회로에 제공하기 위한 수단을 포함한다. 스위치드 전력 제어 회로는 출력 전압을 전력 구동 회로에 제공하기 위한 수단에 의한 출력 전압의 제공을 제어하기 위한 제어 신호를 생성하기 위한 수단을 더 포함한다. 스위치드 전력 제어 회로는 출력 전압을 전력 구동 회로에 제공하기 위한 수단에 의해 생성된 출력 전압의 램핑 레이트를 제어하기 위한 수단을 더 포함한다.
[0009] 다른 양상에서, 공급 전압을 전력 구동 회로에 점진적으로 제공하기 위한 방법이 개시된다. 방법은 인에이블 신호에 대한 응답으로 헤드스위치 회로에 의해 전압 공급 소스로부터 생성된 출력 전압의 전력 구동 회로로의 제공을 제어하기 위한 제어 신호를 생성하는 단계를 포함한다. 방법은 헤드스위치 회로의 제어 입력에 커플링된 전류 싱크 회로에 의해, 헤드스위치 회로에 의해 생성된 출력 전압의 램핑 레이트를 제어하는 단계를 더 포함한다. 방법은 제어 입력상에 수신된 제어 신호에 대한 응답으로 헤드스위치 회로로부터 전력 구동 회로로 출력 전압을 제공하는 단계를 더 포함한다.
[0010] 다른 양상에서, 블록 헤드스위치 시스템이 개시된다. 블록 헤드스위치 시스템은 복수의 스위치드 전력 제어 회로들을 포함한다. 각각의 스위치드 전력 제어 회로는 인에이블 신호를 수신하도록 구성된 인에이블 입력을 포함한다. 각각의 스위치드 전력 제어 회로는 인에이블 신호를 제공하도록 구성된 인에이블 출력을 더 포함한다. 각각의 스위치드 전력 제어 회로는, 제어 입력상에 수신된 제어 신호에 대한 응답으로, 전압 공급 소스로부터 생성된 출력 전압을 전력 구동 회로에 제공하도록 구성된 헤드스위치 회로를 더 포함한다. 각각의 스위치드 전력 제어 회로는, 인에이블 신호에 대한 응답으로 헤드스위치 회로에 의해 전력 구동 회로로의 출력 전압의 제공을 제어하기 위한 제어 신호를 생성하도록 구성된 제어 회로를 더 포함한다. 각각의 스위치드 전력 제어 회로는 제어 입력에 커플링된 전류 싱크 회로를 더 포함한다. 전류 싱크 회로는 헤드스위치 회로에 의해 생성된 출력 전압의 램핑 레이트를 제어하도록 구성된다.
[0011] 도 1은 전력 구동 회로 내의 공진을 감소시키거나 회피시키기 위해 공급 전압을 전력 구동 회로에 점진적으로 제공하고, 따라서 성능을 증가시키도록 구성된 예시적인 스위치드 전력 제어 회로의 회로도이다.
[0012] 도 2는 전력 구동 회로 내의 공진을 감소시키거나 회피시키기 위해 도 1의 전력 구동 회로에 공급 전압을 점진적으로 제공하기 위한 예시적인 프로세스를 예시하는 흐름도이다.
[0013] 도 3은, 도 1의 스위치드 전력 제어 회로에 의해 제공된 공급 전압이 시간에 걸쳐 점진적으로 제공되는 것을 예시하는 그래프이다.
[0014] 도 4는 전력 구동 회로 내의 공진을 감소시키거나 회피시키기 위해 공급 전압을 전력 구동 회로에 점진적으로 제공하도록 구성된 예시적인 스위치드 전력 제어 회로의 회로도이고, 출력 전압의 램핑 레이트는 바이어스 생성기 회로에 의해 제어된다.
[0015] 도 5는 프로세서 코어 내의 전력 분배 네트워크상에서의 공진을 감소시키거나 회피시키기 위해 공급 전압을 프로세서 코어에 점진적으로 제공하도록 구성된 예시적인 블록 헤드스위치 시스템의 블록 다이어그램이다.
[0016] 도 6은 전력 구동 회로 내의 공진을 감소시키거나 회피시키기 위해 공급 전압을 전력 구동 회로에 점진적으로 제공하고, 따라서 성능을 증가시키도록 구성된 다른 예시적인 스위치드 전력 제어 회로의 회로도이다.
[0017] 도 7은 프로세서 코어 내의 전력 분배 네트워크상에서의 공진을 감소시키거나 회피시키기 위해 공급 전압을 프로세서 코어에 점진적으로 제공하도록 구성된 다른 예시적인 블록 헤드스위치 시스템의 블록 다이어그램이다.
[0018] 도 8은, 도 4의 스위치드 전력 제어 회로로부터 발생하는 전압 슬루 레이트들이 다양한 레벨들의 로드 전류에 걸쳐 거의 동일한 것을 예시하는 그래프이다.
[0019] 도 9는, 도 4의 스위치드 전력 제어 회로로부터 발생하는 전압 슬루 레이트들이 전력 구동 회로의 다양한 레벨들의 로드 캐패시턴스에 걸쳐 거의 동일한 것을 예시하는 그래프이다.
[0020] 도 10은, 바이어스 생성기가 도 4의 스위치드 전력 제어 회로를 바이어싱하기 위해 사용될 때 생성되는 전압 슬루 레이트들을 예시하는 그래프이다.
[0021] 도 11은 시스템을 예시하는 블록 다이어그램이고, 여기서 블록 헤드스위치 시스템들은 프로세서 코어 둘레에 분배되고, 그리고 블록 헤드스위치 시스템들은 공급 전압을 프로세서 코어에 점진적으로 제공하도록 구성된다.
[0022] 도 12는 전력 구동 회로 내의 공진을 감소시키거나 회피시키기 위해 공급 전압을 전력 구동 회로에 점진적으로 제공하도록 구성된 도 1 및 도 4의 스위치드 전력 제어 회로들을 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록 다이어그램이다.
[0023] 이제 도시된 도면들을 참조하여, 본 개시내용의 몇몇 예시적인 양상들이 설명된다. "예시적인"이라는 단어는 "예, 인스턴스(instance), 또는 예시로서 역할을 하는"을 의미하기 위하여 본원에서 사용된다. "예시적인"으로서 본원에 설명된 임의의 양상은 반드시 다른 양상들에 비해 바람직하거나 유리한 것으로 이해되지 않을 것이다.
[0024] 도 1은 전압 공급 소스(102)로부터 전력 구동 회로(104)에 공급 전압(VDD)을 점진적으로 제공하도록 구성된 예시적인 스위치드 전력 제어 회로(100)를 예시한다. 공급 전압(VDD)을 점진적으로 제공하기 위해, 출력 전압(V)이 제공되고, 출력 전압(V)은 공급 전압(VDD)까지 램핑 업된다. 공급 전압(VDD)을 전력 구동 회로(104)에 점진적으로 제공함으로써, 스위치드 전력 제어 회로(100)는 제어된 방식으로 공급 전압(VDD)을 제공할 수 있고, 이는 전력 구동 회로(104)의 PDN(power distribution network)(도시되지 않음)의 공진을 감소시키거나 회피시킬 수 있고, 따라서 전력 구동 회로(104)의 성능을 증가시킬 수 있다. 출력 전압(V)의 이런 점진적 램핑 업을 달성하기 위해, 스위치드 전력 제어 회로(100)는 전압 공급 소스(102)로부터 생성된 출력 전압(V)을 전력 구동 회로(104)에 제공하도록 구성된 헤드스위치 회로(106)를 이용한다. 헤드스위치 회로(106)는, 스위치드 전력 제어 회로(100)의 전압 입력(110)에 커플링되고 전압 공급 소스(102)에 의해 생성된 공급 전압(VDD)을 수신하도록 구성된 전압 입력(108)을 포함한다. 헤드스위치 회로(106)는 또한, 스위치드 전력 제어 회로(100)의 전압 출력(114)에 커플링되고 출력 전압(V)을 전력 구동 회로(104)에 제공하도록 구성된 전압 출력(112)을 포함한다. 헤드스위치 회로(106)는 제어 입력(118) 상에 수신된 제어 신호(116)에 대한 응답으로 출력 전압(V)을 전력 구동 회로(104)에 제공하도록 구성된다. 제어 신호(116)는 인에이블 신호(122)에 대한 응답으로 제어 회로(120)에 의해 생성된다. 스위치드 전력 제어 회로(100)는 또한 헤드스위치 회로(106)에 의해 생성된 출력 전압(V)의 램핑 레이트를 제어하도록 구성된 전류 싱크 회로(124)를 포함하고, 따라서 헤드스위치 회로(106)가, 전력 구동 회로(104)의 PDN에서 공진을 감소시키거나 회피시키기 위한 제어된 방식으로 전체 공급 전압(VDD)을 전력 구동 회로(104)에 제공하도록 허용한다. 램핑 레이트를 제어하는 것은 시간에 걸쳐 헤드스위치 회로(106)를 점진적으로 활성화(즉, 점진적으로 턴-온)하는 것에 대응하고, 헤드스위치 회로(106)에 걸쳐 허용된 공급 전압(VDD)의 양은 그 활성화 레벨에 의해 제한된다.
[0025] 도 1을 계속 참조하면, 이 양상에서, 헤드스위치 회로(106)는, 제어 회로(120)가 스위치드 전력 제어 회로(100)의 인에이블 입력(126) 상에 수신된 인에이블 신호(122)에 대한 응답으로 제어 신호(116)를 생성할 때, 전류 싱크 회로(124)에 의해 제어된다. 제어 신호(116)는, 공급 전압(VDD)이 전압 공급 소스(102)로부터 전력 구동 회로(104)로 전달되는 것을 표시한다. 제어된 방식으로 공급 전압(VDD)을 점진적으로 제공하기 위해 스위치드 전력 제어 회로(100)를 사용함으로써, 스위치드 전력 제어 회로(100)는 전력 구동 회로(104) 내의 전력 분배 네트워크에 대한 연장된 공진을 감소시키거나 회피시킨다. 그런 공진이 줄어들 때까지 전력 구동 회로(104)가 동작을 지연시키기 때문에, 이 공진을 감소시키거나 회피시키기 위해 스위치드 전력 제어 회로(100)를 사용하는 것은 전력 구동 회로(104)의 성능을 증가시킨다.
[0026] 도 1을 계속 참조하면, 스위치드 전력 제어 회로(100) 내의 컴포넌트들은 위에서 설명된 기능성을 달성하기 위해 다양한 회로 엘리먼트들을 이용할 수 있다. 이 양상에서, 헤드스위치 회로(106)는 PMOS(p-type metal oxide semiconductor) 트랜지스터(128)를 이용한다. PMOS 트랜지스터(128)는 전압 입력(108)에 커플링된 소스(S), 제어 입력(116)에 커플링된 게이트(G), 및 전압 출력(112)에 커플링된 드레인(D)을 포함한다. 부가적으로, 이 양상에서, 전류 싱크 회로(124)는 NMOS(n-type metal oxide semiconductor) 트랜지스터(130)를 포함한다. NMOS 트랜지스터(130)는 접지 소스(132)에 커플링된 소스(S), 헤드스위치 회로(106)의 PMOS 트랜지스터(128)의 게이트(G)(즉, 제어 입력(118))에 커플링된 드레인(D), 및 게이트(G)를 포함한다. 이 양상에서 NMOS 트랜지스터(130)의 게이트(G)는 정 전압 소스(134)에 의해 구동된다. 이 예에서 제어 회로(120)는 PMOS 트랜지스터(136)를 이용한다. PMOS 트랜지스터(136)는 전압 공급 소스(102)에 커플링된 소스(S), 인에이블 신호(122)를 수신하도록 구성된 게이트(G), 및 헤드스위치 회로(106)의 PMOS 트랜지스터(128)의 게이트(G) 및 전류 싱크 회로(124)의 NMOS 트랜지스터(130)의 드레인(D)에 커플링된 드레인(D)을 포함한다. 특히, 다른 양상들은 PMOS 트랜지스터(136)의 소스(S)를 전압 공급 소스(102) 이외의 전압 공급 소스에 커플링하는 것을 이용할 수 있다.
[0027] 도 1을 계속 참조하면, 스위치드 전력 제어 회로(100)의 기능성은 이제 상세히 설명된다. 인에이블 신호(122)가 제어 회로(120)의 PMOS 트랜지스터(136)의 게이트(G)에 커플링되기 때문에, PMOS 트랜지스터(136)는, 인에이블 신호(122)가 논리 로우(low)('0') 값 을 가지는 동안 활성화된다(즉, 턴-온됨). 게다가, 전압 공급 소스(102)로부터의 공급 전압(VDD)은, PMOS 트랜지스터(136)가 활성화되는 동안, 헤드스위치 회로(106)의 PMOS 트랜지스터(128)의 게이트(G)에 제공된다. 공급 전압(VDD)을 PMOS 트랜지스터(128)의 게이트(G)에 제공하는 것은 PMOS 트랜지스터(128)를 비활성화시키고(즉, 턴-오프함) 공급 전압(VDD)이 전력 구동 회로(104)에 제공되는 것을 방지한다.
[0028] 인에이블 신호(122)가 논리 하이(high)('1') 값으로 전이하는 것에 대한 응답으로, 제어 회로(120)의 PMOS 트랜지스터(136)는 비활성화되고, 이는 전압 공급 소스(102)의 공급 전압(VDD)이 헤드스위치 회로(106)의 PMOS 트랜지스터(128)의 게이트(G)에 제공되는 것을 방지한다. 그러나, PMOS 트랜지스터(128)의 게이트(G)가 전압 공급 소스(102)로부터 공급 전압(VDD)을 더 이상 수신하지 않더라도, 공급 전압(VDD)은 PMOS 트랜지스터(128)의 게이트(G) 상에 남아있는데, 그 이유는 인에이블 신호(122)가 논리 로우('0') 값을 가지는 동안, PMOS 트랜지스터(128)의 게이트(G)와 연관된 게이트 캐패시턴스가 공급 전압(VDD)으로 충전되기 때문이다.
[0029] 도 1을 계속 참조하면, 제어 회로(120)에 의해 제공되는 공급 전압(VDD)이 헤드스위치 회로(106)의 PMOS 트랜지스터(128)를 더 이상 비활성화시키지 않기 때문에, PMOS 트랜지스터(128)는 전압 공급 소스(102)로부터 생성된 출력 전압(V)을 전력 구동 회로(104)에 제공하기 위해 활성화될 수 있다. 그러나, 실질적으로 순간적인 방식으로 PMOS 트랜지스터(128)를 완전히 활성화하기보다, 전류 싱크 회로(124)는, 헤드스위치 회로(106)에 의해 제공되는 출력 전압(V)이 시간에 걸쳐 램핑 업하도록, 시간에 걸쳐 PMOS 트랜지스터(128)를 점진적으로 활성화하도록 구성된다. 전류 싱크 회로(124)의 NMOS 트랜지스터(130)의 게이트(G)는, 헤드스위치 회로(106)의 PMOS 트랜지스터(128)의 게이트(G) 상의 전압이 NMOS 트랜지스터(130)를 통해 접지 소스(132)로 점진적으로 방전하게 하는 레벨로 NMOS 트랜지스터(130)를 활성화시키기 위해 이 예에서 정 전압 소스(134)에 의해 구동된다.
[0030] 도 1을 계속 참조하면, PMOS 트랜지스터(128)의 게이트(G) 상의 전압이 방전됨에 따라, PMOS 트랜지스터(128)는 점진적으로 활성화된다. 특히, 헤드스위치 회로(106)에 의해 전력 구동 회로(104)에 제공되는 출력 전압(V)의 레벨은, PMOS 트랜지스터(128)가 활성화되는 레벨에 대응한다. 다른 말로, 전류 싱크 회로(124)가 PMOS 트랜지스터(128)의 게이트(G) 상의 전압을 방전시킴에 따라, PMOS 트랜지스터(128)의 게이트(G) 상의 전압은 PMOS 트랜지스터(128)의 임계 전압(Vt)과 교차한다. PMOS 트랜지스터(128)의 게이트(G) 상의 전압이 임계 전압(Vt)과 교차함에 따라, PMOS 트랜지스터(128)는 턴-온되고 점차적으로 더 높은 출력 전압(V)을 전력 구동 회로(104)에 제공한다. 이런 방식으로, 전력 구동 회로(104)에 제공되는 출력 전압(V)은, PMOS 트랜지스터(128)의 게이트(G) 상의 전압이 임계 전압(Vt)과 교차할 때, 전체 공급 전압(VDD)까지 점진적으로 램핑 업된다. 이런 방식으로 공급 전압(VDD)을 점진적으로 제공하기 위해 스위치드 전력 제어 회로(100)를 사용함으로써, 스위치드 전력 제어 회로(100)는 전력 구동 회로(104) 내의 전력 분배 네트워크에 대한 연장된 공진을 감소시키거나 회피시킨다. 그런 공진이 줄어들 때까지 전력 구동 회로(104)가 동작을 지연시키기 때문에, 이 공진을 감소시키거나 회피시키기 위해 스위치드 전력 제어 회로(100)를 사용하는 것은 전력 구동 회로(104)의 성능을 증가시킨다.
[0031] 이에 관련하여, 도 2는 전력 구동 회로(104) 내의 공진을 감소시키거나 회피시키기 위해 공급 전압(VDD)을 전력 구동 회로(104)에 점진적으로 제공하도록 도 1의 스위치드 전력 제어 회로(100)에 의해 이용되는 예시적인 프로세스(200)를 예시한다. 프로세스(200)는 인에이블 신호(122)에 대한 응답으로 헤드스위치 회로(106)에 의해 전력 구동 회로(104)로 전압 공급 소스(102)로부터 생성된 출력 전압(V)의 제공을 제어하기 위한 제어 신호(116)를 생성하는 것을 포함한다(블록 202). 프로세스(200)는 또한 헤드스위치 회로(106)의 제어 입력(118)에 커플링된 전류 싱크 회로(124)에 의해, 헤드스위치 회로(106)에 의해 생성된 출력 전압(V)의 램핑 레이트를 제어하는 것을 포함한다(블록 204). 프로세스(200)는 제어 입력(118) 상에서 수신된 제어 신호(116)에 대한 응답으로 헤드스위치 회로(106)로부터 전력 구동 회로(104)로 출력 전압(V)을 제공하는 것을 더 포함한다(블록 206). 프로세스(200)를 이용함으로써, 스위치드 전력 제어 회로(100)는 전력 구동 회로(104) 내의 전력 분배 네트워크에 대한 연장된 공진을 감소시키거나 회피시킨다. 그런 공진이 줄어들 때까지 전력 구동 회로(104)가 동작을 지연시키기 때문에, 이 공진을 감소시키거나 회피시키기 위해 스위치드 전력 제어 회로(100)를 사용하는 것은 전력 구동 회로(104)의 성능을 증가시킨다.
[0032] 이에 관련하여, 도 3은, 도 1의 스위치드 전력 제어 회로(100)에 의해 제공된 공급 전압(VDD)이 시간에 걸쳐 점진적으로 제공되는 것을 예시하는 그래프(300)를 포함한다. 그래프(300)에서 라인(302)은 전력 구동 회로(104)에 제공된 공급 전압(VDD)의 양(즉, 출력 전압(V)) 대 시간을 나타낸다. 이 양상에서, 도 1의 제어 회로(120)를 활성화시키는 인에이블 신호(122)에 대한 응답으로, 헤드스위치 회로(106)의 활성화가 시간(t1)에서 시작된다. 따라서, 시간(t1)에서, 스위치드 전력 제어 회로(100)에 의해 전력 구동 회로(104)에 제공되는 공급 전압(VDD)의 레벨은 거의 전압(V1)과 동일하다. 시간이 진행됨에 따라, 도 1의 전류 싱크 회로(124)는 더 활성화하여, 전력 구동 회로(104)에 더 큰 레벨의 공급 전압(VDD)을 제공하도록 헤드스위치 회로(106)를 제어한다. 이 양상에서, 이미 설명된 바와 같이, 전류 싱크 회로(124)에 의한 컨디셔닝(conditioning)은 헤드스위치 회로(106)의 PMOS 트랜지스터(128)의 게이트(G) 상의 전압을 방전시키는 것을 수반한다. 시간(t2)에서, 스위치드 전력 제어 회로(100)에 의해 전력 구동 회로(104)에 제공되는 공급 전압(VDD)의 레벨은 거의 전압(V2)과 동일하다. 헤드스위치 회로(106)는 시간(t3)에서 전체 활성화에 점진적으로 도달하고, 전력 구동 회로(104)에 제공되는 공급 전압(VDD)의 레벨은 거의 전압(V3)과 동일하다. 그러므로, 스위치드 전력 제어 회로(100)에 의해 제공되는 그래프(300)에 예시된 공급 전압(VDD)의 점진적 램프 업은 전력 구동 회로(104)의 전력 분배 네트워크 내 공진을 감소시키거나 회피시키고, 따라서 전력 구동 회로(104)의 성능이 증가된다.
[0033] 특히, 헤드스위치 회로(106)는 또한 본원에서 전압 공급 소스(102)로부터 생성된 출력 전압(V)을 전력 구동 회로(104)로 제공하기 위한 수단으로 지칭될 수 있다. 제어 회로(120)는 또한 본원에서 출력 전압(V)의 제공을 제어하기 위한 제어 신호(116)를 생성하기 위한 수단으로 지칭될 수 있다. 게다가, 전류 싱크 회로(124)는 또한 본원에서 헤드스위치 회로(106)에 의해 생성되는 출력 전압(V)의 램핑 레이트를 제어하기 위한 수단으로서 지칭될 수 있다.
[0034] 위에서 논의된 바와 같이, 정 전압 소스(134)는, 전류 싱크 회로(124)가 헤드스위치 회로(106)에 의해 생성되는 출력 전압(V)의 램핑 레이트를 제어할 수 있도록, 전류 싱크 회로(124)를 구동시키기 위해 사용된다. 그러나, 프로세스, 전압, 및 온도(PVT) 변동들로 인해, 램핑 레이트를 프로그래밍하기 위한 옵션을 가지는 것이 도움이 될 수 있는 상황들이 발생한다. 이에 관련하여, 도 4는 전력 구동 회로(104) 내의 공진을 감소시키거나 회피시키기 위해 공급 전압(VDD)을 전력 구동 회로(104)에 점진적으로 제공하도록 구성된 다른 예시적인 스위치드 전력 제어 회로(400)를 예시하고, 출력 전압(V)의 램핑 레이트는 도 1의 정 전압 소스(134) 대신 바이어스 생성기 회로(402)에 의해 제어된다. 스위치드 전력 제어 회로(400)는 도 1의 스위치드 전력 제어 회로(100)와 공통 엘리먼트들을 포함하고, 그런 엘리먼트들은 도 1과 도 4 사이에서 공통 엘리먼트 번호들을 공유하고, 따라서 다시 설명되지 않을 것이다. 스위치드 전력 제어 회로(400)는 전류 싱크 회로(124)의 바이어스 입력(406)에 커플링되고 바이어스 생성기 회로(402)로부터 바이어스 전압(Vbias)을 수신하도록 구성된 바이어스 생성기 입력(404)을 이용한다. 아래에 더 상세히 논의되는 바와 같이, 스위치드 전력 제어 회로(400)는 또한 바이어스 전압(Vbias)을 다른 컴포넌트들에 제공하도록 구성된 바이어스 생성기 출력(408)을 포함한다. 유사하게, 스위치드 전력 제어 회로(400)는 인에이블 신호(122)를 다른 컴포넌트들에 제공하도록 구성된 인에이블 출력(410)을 포함한다. 게다가, 바이어스 생성기 회로(402)는, 헤드스위치 회로(106)가 활성화되는 레이트를 제어하기 위해 전류 싱크 회로(124)를 바이어싱하는 바이어스 전류(Ibias)를 전류 싱크 회로(124)가 미러링(mirror)하도록, 바이어스 전압(Vbias)을 제공하게 구성된다. 바이어스 생성기 회로(402)가 도 1의 정 전압 소스(134)보다 더 많은 영역을 소비할 수 있지만, 바이어스 생성기 회로(402)를 사용하여 전류 싱크 회로(124)를 구동하는 것은 출력 전압(V)의 램핑 레이트에 대해 더 큰 제어를 제공한다.
[0035] 도 4를 계속 참조하면, 이미 설명된 바와 같이, 실질적으로 순간적인 방식으로 PMOS 트랜지스터(128)를 완전히 활성화하기보다, 전류 싱크 회로(124)는 시간에 걸쳐 PMOS 트랜지스터(128)를 점진적으로 활성화하도록 구성된다. 이런 방식으로, 전류 싱크 회로(124)의 NMOS 트랜지스터(130)의 게이트(G)는 바이어스 생성기 회로(402)로부터의 바이어스 전류(Ibias)를 미러링한다. 바이어스 전류(Ibias)를 미러링하는 것에 대한 응답으로, NMOS 트랜지스터(130)는, 헤드스위치 회로(106)의 PMOS 트랜지스터(128)의 게이트(G) 상의 전압이 NMOS 트랜지스터(130)를 통해 접지 소스(132)로 점진적으로 방전되게 하는 레벨로 활성화된다. 특히, 이 양상에서, 바이어스 생성기 회로(402)는 NMOS 트랜지스터(414)의 드레인(D) 및 게이트(G)에 커플링된 전류 소스(412)를 포함한다. NMOS 트랜지스터(414)의 소스(S)는 접지 소스(132)에 커플링된다. 따라서, 전류 소스(412)의 세기는 NMOS 트랜지스터(414)가 활성화되는 레벨을 결정하고, 상기 레벨은 바이어스 생성기 회로(402)로부터 스위치드 전력 제어 회로(400)에 제공된 바이어스 전압(Vbias)의 레벨을 제어한다. 이런 방식으로 공급 전압(VDD)을 점진적으로 제공하기 위해 스위치드 전력 제어 회로(400)를 사용함으로써, 스위치드 전력 제어 회로(400)는 이미 설명된 바와 같이 전력 분배 네트워크에 대한 연장된 공진을 감소시키거나 회피시킨다. 부가적으로, 바이어스 생성기 회로(402)를 이용하는 것은 헤드스위치 회로(106)에 의해 생성되는 출력 전압(V)의 램핑 레이트의 더 큰 프로그램가능성을 제공하고, 따라서 스위치드 전력 제어 회로(400)가 PVT 변동들에 의해 야기되는 완화 문제들을 제어하게 할 수 있다.
[0036] 부가적으로, 도 4의 스위치드 전력 제어 회로(400)의 다수의 인스턴스들은 더 큰 헤드스위치 시스템을 형성하기 위해 함께 결합될 수 있다. 다른 말로, 복수의 스위치드 전력 제어 회로들(400)이 커플링될 수 있고, 스위치드 전력 제어 회로(400)의 각각의 인스턴스는 전력 구동 회로(104)의 인스턴스에 전압을 제공하도록 구성된다. 이에 관련하여, 도 5는 전력 구동 회로(104) 내의 전력 분배 네트워크(도시되지 않음)에 대한 공진을 감소시키거나 회피시키기 위해 전압 공급 소스(102)로부터 전력 구동 회로(104)로 공급 전압(VDD)을 점진적으로 제공하도록 구성된 예시적인 블록 헤드스위치 시스템(500)을 예시한다. 특히, 스위치드 전력 제어 회로(400)의 각각의 인스턴스와 연관된 엘리먼트들은 도 4에 이미 설명되었고, 따라서 본원에서 다시 설명되지 않을 것이다. 블록 헤드스위치 시스템(500)은 스위치드 전력 제어 회로들(400(1)-400(N))을 포함하고, 스위치드 전력 제어 회로들(400(1)-400(N))의 각각은 전압 공급 소스(102)로부터 전력 구동 회로(104)로 공급 전압(VDD)을 점진적으로 제공하도록 구성된다.
[0037] 도 5를 계속 참조하면, 인에이블 신호(122)는 바이어스 생성기(402)에 제공되고, 바이어스 생성기(402)는 논리 하이('1') 값으로 전이하는 인에이블 신호(122)에 대한 응답으로 바이어스 전압(Vbias)을 바이어스 생성기 입력(404(1))을 통해 스위치드 전력 제어 회로(400(1))에 제공하도록 구성된다. 특히, 스위치드 전력 제어 회로(400(1))의 바이어스 생성기 출력(408)(1))은 스위치드 전력 제어 회로(400(2))의 바이어스 생성기 입력(404(2))에 커플링된다. 이런 방식으로, 블록 헤드스위치 시스템(500)의 결합된 성질은, 바이어스 전압(Vbias)이, 스위치드 전력 제어 회로들(400(1)-400(N))의 각각에 대해, 스위치드 전력 제어 회로(400(1))로부터 스위치드 전력 제어 회로(400(2))로의 식으로 제공되도록 허용한다. 따라서, 블록 헤드스위치 시스템(500)은 단지 하나(1)의 바이어스 생성기(402)를 사용하여 스위치드 전력 제어 회로들(400(1)-400(N))의 각각을 바이어싱할 수 있다.
[0038] 도 5를 계속 참조하면, 인에이블 신호(122)는 또한 인에이블 입력(126(1))을 통해 스위치드 전력 제어 회로(400(1))에 제공된다. 도 4를 참조하여 이미 설명된 바와 같이, 스위치드 전력 제어 회로(400(1))는 인에이블 신호(122)가 논리 하이('1') 값을 갖는 것에 대한 응답으로 전압 공급 소스(102)로부터 전압 입력(110(1)) 상에서 수신된 공급 전압(VDD)을 전압 출력(114(1))을 통해 전력 구동 회로(104)로 점진적으로 제공하도록 구성된다. 스위치드 전력 제어 회로(400(1))의 인에이블 출력(410(1))은 스위치드 전력 제어 회로(400(2))의 인에이블 입력(126(2))에 커플링된다. 특히, 다른 양상들은 인에이블 신호(122)를 구동시키기 위해 인에이블 입력(126(1))과 인에이블 출력(410(1)) 사이에 및/또는 인에이블 출력(410(1))과 인에이블 입력(126(2)) 사이에 비-인버팅 버퍼들(도시되지 않음)을 이용할 수 있다. 따라서, 블록 헤드스위치 시스템(500)의 결합된 성질은 또한, 인에이블 신호(122)가, 스위치드 전력 제어 회로들(400(1)-400(N))의 각각에 대해, 스위치드 전력 제어 회로(400(1))로부터 스위치드 전력 제어 회로(400(2))로의 식으로 제공되도록 허용한다.
[0039] 도 5를 계속 참조하면, 비-제한적 예로서, 전력 구동 회로(104)는 단일 프로세서 코어일 수 있고, 스위치드 전력 제어 회로들(400(1)-400(N))의 각각은 공급 전압(VDD)을 단일 프로세서 코어의 특정 노드에 제공하도록 구성된다. 다른 말로, 각각의 스위치드 전력 제어 회로(400(1)-400(N))는 공급 전압(VDD)을 전력 구동 회로(104)의 특정 노드에 제공하도록 구성된다. 특히, 이 양상이 공급 전압(VDD)을 하나(1)의 전력 구동 회로(104)에 제공하지만, 대안적인 양상들은 공급 전압(VDD)을 각각의 스위치드 전력 제어 회로(400(1)-400(N))로부터 다수의 대응하는 전력 구동 회로들(104(1)-104(N))에 제공하도록 구성될 수 있다. 비-제한적 예로서, 그런 양상들에서, 블록 헤드스위치 시스템(500)은 공급 전압(VDD)을 다수의 프로세서 코어들에 제공하도록 구성될 수 있어서, 메인 전력 공급부, 이를테면 전압 공급 소스(102)로 다수의 프로세서 코어들을 동시에 가동(bringing up)하는 가능성을 허용한다. 게다가, 이 양상이 공급 전압(VDD)을 하나(1)의 전압 공급 소스(102)로부터 제공하지만, 다른 양상들은 공급 전압(VDD)을 다수의 전압 공급 소스들(102(1)-102(N))(도시되지 않음)로부터 수신하도록 구성될 수 있다. 그러므로, 블록 헤드스위치 시스템(500)의 스위치드 전력 제어 회로들(400(1)-400(N))은 전력 구동 회로(104) 내의 전력 분배 네트워크에 대한(또는 전력 구동 회로들(104(1)-104(N))의 전력 분배 네트워크들 내의) 연장된 공진을 감소시키거나 회피시킨다. 그런 공진이 줄어들 때까지 전력 구동 회로(104)(전력 구동 회로들(104(1)-104(N)))는 동작을 지연시키기 때문에, 이 공진을 감소시키거나 회피시키기 위해 스위치드 전력 제어 회로들(400(1)-400(N))을 사용하는 것은 전력 구동 회로(104)(전력 구동 회로들(104(1)-104(N)))의 성능을 증가시킨다.
[0040] 각각 도 1 및 도 4의 스위치드 전력 제어 회로들(100, 400) 외에, 다른 양상들은 부가적인 컴포넌트들 및 기능성을 포함할 수 있다. 이에 관련하여, 도 6은 전력 구동 회로(104)의 전력 분배 네트워크(도시되지 않음) 내의 공진을 감소시키거나 회피시키기 위해 공급 전압(VDD)을 전력 구동 회로(104)에 점진적으로 제공하도록 구성되어, 따라서 전력 구동 회로(104)의 성능을 증가시키는 다른 예시적인 스위치드 전력 제어 회로(600)를 예시한다. 특히, 스위치드 전력 제어 회로(600)는 도 4의 스위치드 전력 제어 회로(400)와의 공통 엘리먼트들을 포함하고, 그런 엘리먼트들은 도 4와 도 6 사이에서 공통 엘리먼트 번호들을 공유하고, 따라서 본원에서 다시 설명되지 않을 것이다.
[0041] 도 6을 계속 참조하면, 스위치드 전력 제어 회로(600)는 고속 인에이블 신호(604)를 수신하도록 구성된 고속 인에이블 입력(602)을 이용한다. 특히, 고속 인에이블 신호(604)는, 시간에 걸쳐 공급 전압(VDD)을 점진적으로 제공하기보다 실질적으로 순간적인 방식으로 공급 전압(VDD)을 전력 구동 회로(104)에 제공하는 옵션을 가진 스위치드 전력 제어 회로(600)를 제공한다. 스위치드 전력 제어 회로(600)는, 인에이블 신호(122)가 논리 로우('0') 값으로 전이하는 것에 대한 응답으로 고속 인에이블 신호(604)를 수신하고 고속 인에이블 신호(604)를 헤드스위치 회로(106)에 제공하도록 구성된 고속 인에이블 버퍼(606)를 이용한다. 이 양상에서, 인에이블 신호(122)가 논리 로우('0') 값으로 전이할 때, 제어 회로(120)의 PMOS 트랜지스터(136)가 활성화되고, 이는 전압 공급 소스(102)로부터의 공급 전압(VDD)이 고속 인에이블 버퍼(606)를 활성화하도록 허용한다. 특히, 헤드스위치 회로(106)가 이 양상에서 PMOS 트랜지스터(128)를 이용하기 때문에, 인버터(608)는 고속 인에이블 신호(604)를 인버팅하도록 구성되고, 인버팅된 고속 인에이블 신호(610)는 고속 인에이블 버퍼(606)에 제공된다. 그러나, 활성 로우 대신 활성 하이이도록 헤드스위치 회로(106)를 구성하는 대안적인 양상들은 인버터(608) 없이 유사한 기능성을 달성할 수 있다.
[0042] 도 6을 계속 참조하면, 고속 인에이블 버퍼(606)의 활성화는, 인버팅된 고속 인에이블 신호(610)가 헤드스위치 회로(106)의 PMOS 트랜지스터(128)를 활성화시키도록 허용하고, 이는 공급 전압(VDD)이 전압 공급 소스(102)로부터 전력 구동 회로(104)로 실질적으로 순간적인 방식으로 제공되는 것을 허용한다. 다른 말로, 인에이블 신호(122)가 논리 로우('0') 값을 가지는 동안 논리 하이('1') 값으로 전이하는 고속 인에이블 신호(604)는 스위치드 전력 제어 회로(600)가 헤드스위치 회로(106)의 점진적 활성화를 바이패스하도록 허용한다. 대안적으로, 논리 하이('1') 값으로 전이하는 인에이블 신호(122)는, NMOS 트랜지스터(612)를 활성화하는 동안, PMOS 트랜지스터(136)의 활성화를 방지한다. 인에이블 신호(122)는 NMOS 트랜지스터(612)의 게이트(G)에 커플링된다. 게다가, NMOS 트랜지스터(612)의 드레인(D)은 전류 싱크 회로(124)의 NMOS 트랜지스터(130)의 소스(S)에 커플링되고, NMOS 트랜지스터(612)의 소스(S)는 접지 소스(614)에 커플링된다. 따라서, NMOS 트랜지스터(612)를 활성화함으로써, 이 양상에서 인에이블 신호(122)는 전류가 전류 싱크 회로(124)를 통해 흐르도록 허용하고, 따라서 전류 싱크 회로(124)가 공급 전압(VDD)을 전력 구동 회로(104)에 점진적으로 제공하도록 헤드스위치 회로(106)를 컨디셔닝하는 것이 허용된다.
[0043] 도 6을 계속 참조하면, 도 4의 스위치드 전력 제어 회로(400)와 유사하게, 스위치드 전력 제어 회로(600)의 다수의 인스턴스들은 블록 헤드스위치 시스템을 형성하기 위해 서로 결합될 수 있다. 따라서, 스위치드 전력 제어 회로(600)는 또한 고속 인에이블 신호(604)를 다른 컴포넌트들에 제공하도록 구성된 고속 인에이블 출력(616)을 포함한다.
[0044] 이에 관련하여, 도 7은 인에이블 신호(122)를 사용하여 공급 전압(VDD)을 전력 구동 회로(104)에 점진적으로 제공하거나, 또는 고속 인에이블 신호(604)를 사용하여 실질적으로 순간적인 방식으로 공급 전압(VDD)을 제공하도록 구성될 수 있는 예시적인 블록 헤드스위치 시스템(700)을 예시한다. 블록 헤드스위치 시스템(700)은 스위치드 전력 제어 회로들(600(1)-600(N))을 포함하고, 스위치드 전력 제어 회로들(600(1)-600(N))의 각각은 인에이블 신호(122) 및 고속 인에이블 신호(604)를 수신하도록 구성된다. 이런 방식으로, 인에이블 신호(122)가 논리 하이('1') 값을 가지면, 블록 헤드스위치 시스템(700)은 공급 전압(VDD)을 전력 구동 회로(104)에 점진적으로 제공하도록 구성된다. 그러나, 인에이블 신호(122)가 논리 로우('0') 값을 가지는 동안 고속 인에이블 신호(604)가 논리 하이('1") 값을 가지면, 블록 헤드스위치 시스템(700)은 공급 전압(VDD)을 전력 구동 회로(104)에 거의 순간적으로 제공하도록 구성된다. 특히, 도 5의 블록 헤드스위치 시스템(500)과 유사하게, 블록 헤드스위치 시스템(700)의 스위치드 전력 제어 회로들(600(1)-600(N))의 각각은 공급 전압(VDD)을 단일 전력 구동 회로(104)의 다수의 노드들보다 오히려 대응하는 전력 구동 회로들(104(1)-104(N))에 제공하도록 구성될 수 있다.
[0045] 도 7을 계속 참조하면, 블록 헤드스위치 시스템(700)은 또한, 인에이블 신호(122) 및 고속 인에이블 신호(604)에 대한 응답으로 바이어스 생성기 회로(402)의 활성화를 제어하도록 구성된 바이어스 인에이블 회로(702)를 포함한다. 이 양상에서, 바이어스 인에이블 회로(702)는 인버터(704) 및 NAND 게이트(706)를 이용한다. 인버터(704)는 고속 인에이블 신호(604)를 수신하고 인버팅된 고속 인에이블 신호(708)를 NAND 게이트(706)에 제공하도록 구성된다. 인버팅된 고속 인에이블 신호(708)를 수신하도록 구성되는 것 외에, NAND 게이트(706)는 인에이블 신호(122)를 수신하도록 구성된다. 게다가, NAND 게이트(706)는 바이어스 생성기 회로(402)의 활성화를 제어하는 바이어스 제어 입력 신호(710)를 제공한다. 이 양상에서, 바이어스 생성기 회로(402)는 바이어스 제어 입력 신호(710)이 논리 로우('0') 값을 가지는 것에 대한 응답으로 활성화된다. 따라서, 바이어스 인에이블 회로(702)는, 인에이블 신호(122) 및 고속 인에이블 신호(604) 둘 모두가 논리 하이('1') 값을 가질 때, 바이어스 생성기 회로(402)를 활성화하도록 구성된다. 바이어스 인에이블 회로(702)를 이용함으로써, 블록 헤드스위치 시스템(700)은, 블록 헤드스위치 시스템(700)이 공급 전압(VDD)을 실질적으로 순간적인 방식으로보다 오히려 전력 구동 회로(104)에 점진적으로 제공하는 것을 인에이블 신호(122) 및 고속 인에이블 신호(604)가 표시할 때만, 스위치드 전력 제어 회로들(600(1)-600(N))에 바이어스 전압(Vbias)을 이용하도록 구성된다.
[0046] 도 1, 도 4 및 도 6의 스위치드 전력 제어 회로들(100, 400 및 600)(일반적으로 스위치드 전력 제어 회로(100)로서 지칭됨)에 의해 제공된 공급 전압(VDD)의 전압 슬루 레이트들이 이제 설명된다. 이에 관련하여, 도 8은, 스위치드 전력 제어 회로(100)의 전압 슬루 레이트들이 다양한 레벨들의 로드 전류에 걸쳐 거의 동일한 것을 예시하는 그래프(800)를 예시한다. 그래프(800)는 스위치드 전력 제어 회로(100)에 의해 제공된 공급 전압(VDD)의 양(즉, 출력 전압(V)) 대 시간을 나타낸다. 예컨대, 라인(802)은 3 암페어(3A)와 동일한 로드 전류를 갖는 스위치드 전력 제어 회로(100)로부터 발생하는 전압 슬루 레이트를 나타낸다. 라인(804)은 1.5 암페어(1.5A)와 동일한 로드 전류를 갖는 스위치드 전력 제어 회로(100)로부터 발생하는 전압 슬루 레이트를 나타낸다. 게다가, 라인들(806, 808)은 각각 200 mA 전류 및 20 mA의 로드 전류를 갖는 스위치드 전력 제어 회로(100)의 전압 슬루 레이트를 나타낸다. 그래프(800)에 의해 예시된 바와 같이, 라인들(802, 804, 806 및 808)은 거의 동일한 전압 슬루 레이트들에서 제로 볼트(0V)로부터 일 볼트(1V)로 슬루잉한다. 따라서, 스위치드 전력 제어 회로(100)는 가변 로드 전류들에 걸쳐 거의 동일한 전압 슬루 레이트들에서 공급 전압(VDD)을 점진적으로 제공하도록 구성된다.
[0047] 부가적으로, 스위치드 전력 제어 회로(100)는 전력 구동 회로(104)의 가변 로드 캐패시턴스들에 걸쳐 거의 동일한 전압 슬루 레이트들을 제공하도록 구성된다. 이에 관련하여, 도 9는, 스위치드 전력 제어 회로(100)로부터 발생하는 전압 슬루 레이트들이 전력 구동 회로(104)의 다양한 레벨들의 로드 캐패시턴스에 걸쳐 거의 동일한 것을 예시하는 그래프(900)를 포함한다. 그래프(900)는 스위치드 전력 제어 회로(100)에 의해 제공된 공급 전압(VDD)의 양(즉, 출력 전압(V)) 대 시간을 나타낸다. 예컨대, 라인(902)은, 전력 구동 회로(104)가 15 나노-패럿(15 nF)의 로드 캐패시턴스를 가질 때, 스위치드 전력 제어 회로(100)의 전압 슬루 레이트를 나타낸다. 라인(904)은, 전력 구동 회로(104)가 30 나노-패럿(30 nF)의 로드 캐패시턴스를 가질 때, 스위치드 전력 제어 회로(100)의 전압 슬루 레이트를 나타낸다. 게다가, 라인들(906, 908)은, 전력 구동 회로(104)가 각각 60 나노-패럿(60 nF) 및 120 nF의 로드 캐패시턴스를 가질 때, 스위치드 전력 제어 회로(100)의 전압 슬루 레이트를 나타낸다. 그래프(900)에 의해 예시된 바와 같이, 라인들(902, 904, 906 및 908)은 거의 동일한 전압 슬루 레이트들에서 0V로부터 1V로 슬루잉한다. 따라서, 스위치드 전력 제어 회로(100)는 가변하는 로드 캐패시턴스들에 걸쳐 거의 동일한 전압 슬루 레이트들에서 공급 전압(VDD)을 점진적으로 제공하도록 구성된다.
[0048] 부가적으로, 이미 설명된 바와 같이, 바이어스 생성기 회로(402)는 바이어스 전압(Vbias)을 제공하여, 헤드스위치 회로(106)가 활성화되는 레이트를 제어하고, 이에 따라 스위치드 전력 제어 회로(100)와 연관된 전압 슬루 레이트를 제어하도록 구성된다. 이에 관련하여, 도 10은, 바이어스 생성기 회로(402)가 스위치드 전력 제어 회로들(400, 600)을 바이어싱하기 위해 사용될 때 생성된 전압 슬루 레이트들을 예시하는 그래프(1000)를 포함한다. 그래프(1000)는 스위치드 전력 제어 회로들(400, 600)에 의해 제공된 공급 전압(VDD)의 양(즉, 출력 전압(V)) 대 시간을 나타낸다. 라인들(1002, 1004, 1006, 1008, 1010, 1012, 1014, 및 1016)은 바이어스 생성기 회로(402)에 의해 제공된 바이어스 전압(Vbias)의 가변 레벨들에 대응하는, 스위치드 전력 제어 회로들(400, 600)에 의해 제공된 공급 전압(VDD)의 가변 전압 슬루 레이트들을 나타낸다. 예컨대, 라인(1002)과 연관된 전압 슬루 레이트는, 공급 전압(VDD)이 스위치드 전력 제어 회로들(400, 600)로부터 전력 구동 회로(104)로 거의 순간적으로 제공되는 것을 표시한다. 그러나, 전류 싱크 회로(124)에 인가된 바이어스 전압(Vbias)은 스위치드 전력 제어 회로들(400, 600)의 전압 슬루 레이트를 변화시킨다. 따라서, 라인들(1004-1016)의 각각과 연관된 전압 슬루 레이트는, 바이어스 전류(Ibias)가 변화함에 따라 점진적으로 증가한다. 그러므로, 바이어스 생성기 회로(402)는, 헤드스위치 회로(106)가 활성화되는 레이트를 제어하고 이에 따라 전압 슬루 레이트들을 제어하기 위해 전류 싱크 회로(124)를 컨디셔닝하기 위해 사용될 수 있다.
[0049] 도 5 및 도 7에 이미 설명된 바와 같이, 스위치드 전력 제어 회로들(400, 600)은 각각 블록 헤드스위치 시스템들(500, 700)에 이용될 수 있다. 이에 관련하여, 도 11은 시스템(1100)을 예시하고, 블록 헤드스위치 시스템들(1102(1), 1102(2))은 프로세서 코어(1104) 둘레에 분배되고, 블록 헤드스위치 시스템들(1102(1), 1102(2))은 공급 전압(VDD)을 프로세서 코어(1104)에 점진적으로 제공하도록 구성된다. 특히, 블록 헤드스위치 시스템들(1102(1), 1102(2))은 각각 도 5 및 도 7의 블록 헤드스위치 시스템들(500, 700)과 유사하게 구성될 수 있다. 게다가, 블록 헤드스위치 시스템들(1102(1), 1102(2))이 이 양상에서 프로세서 코어(1104) 둘레에 분배되지만, 대안적인 양상들은 프로세서 코어(1104) 내의 블록 헤드스위치 시스템들(1102(1), 1102(2))을 이용할 수 있다. 공급 전압(VDD)을 점진적으로 제공하기 위해 블록 헤드스위치 시스템들(1102(1), 1102(2))을 사용함으로써, 블록 헤드스위치 시스템들(1102(1), 1102(2))은 프로세서 코어(1104) 내의 전력 분배 네트워크에 대한 연장된 공진을 감소시키거나 회피시킨다. 그런 공진이 줄어들 때까지 프로세서 코어(1104)가 동작을 지연시키기 때문에, 이 공진을 감소시키거나 회피시키기 위해 블록 헤드스위치 시스템들(1102(1), 1102(2))을 사용하는 것은 프로세서 코어(1104)의 성능을 증가시킨다.
[0050] 본원에 개시된 양상들에 따른 전압들을 전력 구동 회로들에 제공하는 레이트를 제어하기 위한 스위치드 전력 제어 회로들은 임의의 프로세서-기반 디바이스에 제공되거나 통합될 수 있다. 제한 없이 예들은 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 스마트 폰, 태블릿, 패블릿(phablet), 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 및 자동차를 포함한다.
[0051] 이에 관련하여, 도 12는 도 1, 도 4 및 도 6에 예시된 스위치드 전력 제어 회로들(100, 400 및 600)을 이용할 수 있는 프로세서-기반 시스템(1200)의 예를 예시한다. 이 예에서, 프로세서-기반 시스템(1200)은 하나 또는 그 초과의 CPU(central processing unit)들(1202)을 포함하고, 각각의 CPU(1202)는 하나 또는 그 초과의 프로세서들(1204), 이를테면 도 11의 프로세서 코어(1104)를 포함한다. CPU(들)(1202)는 일시적으로 저장된 데이터에 고속 액세스를 위해 프로세서(들)(1204)에 커플링된 캐시 메모리(1206)를 가질 수 있다. CPU(들)(1202)는 시스템 버스(1208)에 커플링되고 프로세서-기반 시스템(1200)에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링할 수 있다. 잘 알려진 바와 같이, CPU(들)(1202)는 시스템 버스(1208)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예컨대, CPU(들)(1202)는 슬레이브 디바이스의 예로서 메모리 제어기(1210)에 버스 트랜잭션 요청들을 통신할 수 있다. 도 12에 예시되지 않지만, 다수의 시스템 버스들(1208)이 제공될 수 있고, 각각의 시스템 버스(1208)는 상이한 패브릭(fabric)을 구성한다.
[0052] 다른 마스터 및 슬레이브 디바이스들은 시스템 버스(1208)에 연결될 수 있다. 도 12에 예시된 바와 같이, 이들 디바이스들은 예들로서, 메모리 시스템(1212), 하나 또는 그 초과의 입력 디바이스들(1214), 하나 또는 그 초과의 출력 디바이스들(1216), 하나 또는 그 초과의 네트워크 인터페이스 디바이스들(1218), 및 하나 또는 그 초과의 디스플레이 제어기들(1220)을 포함할 수 있다. 입력 디바이스(들)(1214)는 입력 키들, 스위치들, 음성 프로세서들 등(그러나 이에 제한되지 않음)을 포함하는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(1216)는 오디오, 비디오, 다른 시각적 표시기들 등(그러나 이에 제한되지 않음)을 포함하는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(1218)는 네트워크(1222)로의 그리고 네트워크(1222)로부터 데이터의 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크(1222)는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), BLUETOOTH™ 네트워크, 또는 인터넷(그러나 이에 제한되지 않음)을 포함하는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(1218)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템(1212)은 하나 또는 그 초과의 메모리 유닛들(1224(1)-1224(N))을 포함할 수 있다.
[0053] CPU(들)(1202)는 또한 하나 또는 그 초과의 디스플레이들(1226)에 전송되는 정보를 제어하기 위해 시스템 버스(1208)를 통해 디스플레이 제어기(들)(1220)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(1220)는 하나 또는 그 초과의 비디오 프로세서들(1228)을 통해 디스플레이될 정보를 디스플레이(들)(1226)에 전송하고, 하나 또는 그 초과의 비디오 프로세서들(1228)은 디스플레이될 정보를 디스플레이(들)(1226)에 적절한 포맷으로 프로세싱한다. 디스플레이(들)(1226)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이, LED(light emitting diode) 디스플레이, 등(그러나 이에 제한되지 않음)을 포함하는 임의의 타입의 디스플레이를 포함할 수 있다.
[0054] 당업자들은, 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터-판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 조합들로서 구현될 수 있다는 것을 추가로 인지할 것이다. 본원에 설명된 마스터 및 슬레이브 디바이스들은 예들로서, 임의의 회로, 하드웨어 컴포넌트, IC(integrated circuit), 또는 IC 칩에 이용될 수 있다. 본원에 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수 있고 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이런 상호교환가능성을 명확하게 예시하기 위하여, 다양한 예시적 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능성 측면에서 일반적으로 위에서 설명되었다. 그런 기능성이 구현되는 방법은 특정 애플리케이션, 설계 선정들, 및/또는 전체 시스템에 부과되는 설계 제한들에 따른다. 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방식들로 설명된 기능성을 구현할 수 있지만, 그런 구현 결정들은 본 개시내용의 범위로부터 벗어남을 유발하는 것으로서 해석되지 않아야 한다.
[0055] 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 프로세서, DSP(digital signal processor), ASIC(application specific integrated circuit), FPGA(field programmable gate array) 또는 다른 프로그램가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트들, 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예컨대 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그런 구성으로서 구현될 수 있다.
[0056] 본원에 개시된 양상들은 하드웨어 및 하드웨어에 저장된 명령들로 구현될 수 있고, 예컨대 RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 제거가능 디스크, CD-ROM, 또는 기술 분야에서 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세서는 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서와 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 원격 스테이션에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국, 또는 서버에 이산 컴포넌트들로서 상주할 수 있다.
[0057] 본원의 예시적인 양상들 중 임의의 양상들에 설명된 동작 단계들이 예들 및 논의를 제공하기 위해 설명된 것이 또한 주목된다. 설명된 동작들은 예시된 시퀀스들과 상이한 다수의 상이한 시퀀스들로 수행될 수 있다. 게다가, 단일 동작 단계로 설명된 동작들은 실제로 다수의 상이한 단계들로 수행될 수 있다. 부가적으로, 예시적인 양상들에서 논의된 하나 또는 그 초과의 동작 단계들은 결합될 수 있다. 흐름도들에 예시된 동작 단계들이, 당업자에게 쉽게 자명할 바와 같이, 다수의 상이한 수정들에 영향을 받을 수 있다는 것이 이해될 것이다. 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 나타내질 수 있다는 것을 또한 이해할 것이다. 예컨대, 위의 설명 전체에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기입자들, 광학 필드들 또는 광학입자들, 또는 이들의 임의의 조합에 의해 나타내질 수 있다.
[0058] 본 개시내용의 이전 설명은 당업자가 본 개시내용을 실시하거나 사용하게 할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 쉽게 자명할 것이고, 그리고 본원에 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어남이 없이 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본원에 개시된 원리들 및 신규 특징들과 일치하는 가장 넓은 범위에 부합될 것이다.

Claims (24)

  1. 스위치드(switched) 전력 제어 회로로서,
    제어 입력상에 수신된 제어 신호에 대한 응답으로 전압 공급 소스로부터 생성된 출력 전압을 전력 구동 회로(powered circuit)에 제공하도록 구성된 헤드스위치(headswitch) 회로;
    인에이블(enable) 신호에 대한 응답으로 상기 헤드스위치 회로에 의해 상기 전력 구동 회로로 상기 출력 전압을 제공하는 것을 제어하기 위한 상기 제어 신호를 생성하도록 구성된 제어 회로;
    상기 제어 입력에 커플링된 전류 싱크(sink) 회로 ― 상기 전류 싱크 회로는 상기 헤드스위치 회로에 의해 생성된 상기 출력 전압의 램핑 레이트(ramping rate)를 제어하도록 구성됨 ―;
    제2 인에이블 신호를 수신하도록 구성된 제2 인에이블 입력; 및
    버퍼
    를 포함하고,
    상기 버퍼는:
    상기 제2 인에이블 신호를 수신하고; 그리고
    상기 제2 인에이블 신호를 상기 헤드스위치 회로에 제공
    하도록 구성되고;
    상기 버퍼는 상기 인에이블 신호의 비활성화에 대한 응답으로 활성화되고; 그리고
    상기 헤드스위치 회로는 상기 제2 인에이블 신호에 대한 응답으로 실질적으로 순간적인(instantaneous) 방식으로 상기 전압 공급 소스의 공급 전압을 상기 전력 구동 회로에 제공하도록 추가로 구성되는,
    스위치드 전력 제어 회로.
  2. 제1 항에 있어서,
    상기 전류 싱크 회로는 상기 출력 전압을 상기 전압 공급 소스의 상기 공급 전압으로 점차적으로 램핑 업(ramp up)하도록 구성됨으로써 상기 램핑 레이트를 제어하도록 구성되는,
    스위치드 전력 제어 회로.
  3. 제1 항에 있어서,
    상기 전류 싱크 회로의 바이어스 입력에 커플링된 바이어스 생성기를 더 포함하고, 상기 바이어스 생성기는, 상기 헤드스위치 회로가 활성화되는 레이트를 제어하기 위해 상기 전류 싱크 회로를 바이어싱하는 바이어스 전압을 제공하도록 구성되는,
    스위치드 전력 제어 회로.
  4. 제1 항에 있어서,
    고속 인에이블 신호를 제공하도록 구성된 제2 인에이블 출력을 더 포함하는,
    스위치드 전력 제어 회로.
  5. 제1 항에 있어서,
    상기 인에이블 신호를 수신하도록 구성된 인에이블 입력을 더 포함하는,
    스위치드 전력 제어 회로.
  6. 제5 항에 있어서,
    상기 인에이블 신호를 제공하도록 구성된 인에이블 출력을 더 포함하는,
    스위치드 전력 제어 회로.
  7. 제1 항에 있어서,
    상기 전류 싱크 회로의 바이어스 입력에 커플링된 바이어스 생성기 입력을 더 포함하고; 그리고
    상기 바이어스 생성기 입력은 바이어스 생성기로부터 바이어스 전압을 수신하도록 구성되고, 상기 바이어스 생성기는 상기 전류 싱크 회로를 바이어싱하는 상기 바이어스 전압을 제공하도록 구성되고, 상기 전류 싱크 회로는, 상기 헤드스위치 회로가 활성화되는 레이트를 제어하기 위해 바이어스 전류를 미러링(mirror)하도록 구성되는,
    스위치드 전력 제어 회로.
  8. 제7 항에 있어서,
    상기 바이어스 전압을 제공하도록 구성된 바이어스 생성기 출력을 더 포함하는,
    스위치드 전력 제어 회로.
  9. 제1 항에 있어서,
    상기 헤드스위치 회로는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함하고, 상기 PMOS 트랜지스터는:
    상기 헤드스위치 회로의 전압 입력에 커플링된 소스;
    상기 헤드스위치 회로의 상기 제어 입력에 커플링된 게이트; 및
    상기 헤드스위치 회로의 전압 출력에 커플링된 드레인
    을 포함하는,
    스위치드 전력 제어 회로.
  10. 제9 항에 있어서,
    상기 제어 회로는 PMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터는:
    상기 전압 공급 소스에 커플링된 소스;
    상기 인에이블 신호를 수신하도록 구성된 게이트; 및
    상기 헤드스위치 회로의 상기 PMOS 트랜지스터의 게이트 및 상기 전류 싱크 회로에 커플링된 드레인
    을 포함하는,
    스위치드 전력 제어 회로.
  11. 제10 항에 있어서,
    상기 전류 싱크 회로는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함하고,
    상기 NMOS 트랜지스터는:
    상기 헤드스위치 회로의 상기 PMOS 트랜지스터의 게이트에 커플링된 드레인;
    바이어스 생성기에 커플링된 게이트; 및
    접지 소스에 커플링된 소스
    를 포함하는,
    스위치드 전력 제어 회로.
  12. 제1 항에 있어서,
    상기 스위치드 전력 제어 회로는 IC(integrated circuit)에 통합되는,
    스위치드 전력 제어 회로.
  13. 제1 항에 있어서,
    상기 스위치드 전력 제어 회로는, 셋톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; 모바일 폰; 셀룰러 폰; 스마트 폰; 태블릿; 패블릿(phablet); 컴퓨터; 휴대용 컴퓨터; 데스크톱 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 및 자동차로 이루어진 그룹으로부터 선택된 디바이스에 통합되는,
    스위치드 전력 제어 회로.
  14. 스위치드 전력 제어 회로로서,
    제어 입력상에 수신된 제어 신호에 대한 응답으로 전압 공급 소스로부터 생성된 출력 전압을 전력 구동 회로에 제공하기 위한 수단;
    인에이블 신호에 대한 응답으로, 상기 출력 전압을 상기 전력 구동 회로에 제공하기 위한 수단에 의해 상기 출력 전압의 제공을 제어하기 위한 상기 제어 신호를 생성하기 위한 수단;
    상기 출력 전압을 상기 전력 구동 회로에 제공하기 위한 수단에 의해 생성된 상기 출력 전압의 램핑 레이트를 제어하기 위한 수단;
    제2 인에이블 신호를 수신하기 위한 수단; 및
    상기 제2 인에이블 신호를 상기 출력 전압을 제공하기 위한 수단에 제공하도록 구성된 상기 제2 인에이블 신호를 버퍼링하기 위한 수단
    을 포함하고,
    상기 제2 인에이블 신호를 버퍼링하기 위한 수단은 상기 인에이블 신호의 비활성화에 대한 응답으로 활성화되고; 그리고
    상기 출력 전압을 제공하기 위한 수단은 상기 제2 인에이블 신호에 대한 응답으로 실질적으로 순간적인 방식으로 상기 전압 공급 소스의 공급 전압을 상기 전력 구동 회로에 제공하도록 구성되는,
    스위치드 전력 제어 회로.
  15. 공급 전압을 전력 구동 회로에 점진적으로 제공하기 위한 방법으로서,
    인에이블 신호에 대한 응답으로, 헤드스위치 회로에 의해 상기 전력 구동 회로로, 전압 공급 소스로부터 생성된 출력 전압의 제공을 제어하기 위한 제어 신호를 생성하는 단계;
    상기 헤드스위치 회로의 제어 입력에 커플링된 전류 싱크 회로에 의해 상기 헤드스위치 회로에 의해 생성된 상기 출력 전압의 램핑 레이트를 제어하는 단계;
    상기 제어 입력상에 수신된 상기 제어 신호에 대한 응답으로 상기 헤드스위치 회로로부터 상기 전력 구동 회로로 상기 출력 전압을 제공하는 단계;
    제2 인에이블 신호를 수신하는 단계;
    상기 제2 인에이블 신호를 버퍼링하는 단계 ― 상기 제2 인에이블 신호는 상기 인에이블 신호의 비활성화에 대한 응답으로 상기 헤드스위치 회로에 제공됨 ―; 및
    상기 제2 인에이블 신호에 대한 응답으로 실질적으로 순간적인 방식으로 상기 전압 공급 소스의 공급 전압을 상기 전력 구동 회로에 제공하는 단계
    를 포함하는,
    공급 전압을 전력 구동 회로에 점진적으로 제공하기 위한 방법.
  16. 제15 항에 있어서,
    상기 출력 전압의 램핑 레이트를 제어하는 상기 단계는 상기 출력 전압을 상기 전압 공급 소스의 공급 전압으로 점차적으로 램핑 업하는 단계를 포함하는,
    공급 전압을 전력 구동 회로에 점진적으로 제공하기 위한 방법.
  17. 제15 항에 있어서,
    상기 출력 전압이 상기 전력 구동 회로에 제공되는 레이트를 제어하기 위해 상기 전류 싱크 회로를 바이어싱하는 단계를 더 포함하는,
    공급 전압을 전력 구동 회로에 점진적으로 제공하기 위한 방법.
  18. 제17 항에 있어서,
    상기 전류 싱크 회로를 바이어싱하는 상기 단계는, 상기 헤드스위치 회로가 활성화되는 레이트를 제어하기 위해 상기 전류 싱크 회로를 바이어싱하는 바이어스 전압을 제공하는 단계를 포함하는,
    공급 전압을 전력 구동 회로에 점진적으로 제공하기 위한 방법.
  19. 블록 헤드스위치 시스템으로서,
    복수의 스위치드 전력 제어 회로들을 포함하고,
    각각의 스위치드 전력 제어 회로는:
    인에이블 신호를 수신하도록 구성된 인에이블 입력;
    상기 인에이블 신호를 제공하도록 구성된 인에이블 출력;
    제어 입력상에 수신된 제어 신호에 대한 응답으로 전압 공급 소스로부터 생성된 출력 전압을 전력 구동 회로에 제공하도록 구성된 헤드스위치 회로;
    상기 인에이블 신호에 대한 응답으로, 상기 헤드스위치 회로에 의해 상기 전력 구동 회로로 상기 출력 전압을 제공하는 것을 제어하기 위한 제어 신호를 생성하도록 구성된 제어 회로;
    상기 제어 입력에 커플링된 전류 싱크 회로 ― 상기 전류 싱크 회로는 상기 헤드스위치 회로에 의해 생성된 출력 전압의 램핑 레이트를 제어하도록 구성됨 ―;
    제2 인에이블 신호를 수신하도록 구성된 제2 인에이블 입력;
    상기 제2 인에이블 신호를 제공하도록 구성된 제2 인에이블 출력; 및
    버퍼
    를 포함하고,
    상기 버퍼는:
    상기 제2 인에이블 신호를 수신하고; 그리고
    상기 제2 인에이블 신호를 상기 헤드스위치 회로에 제공
    하도록 구성되고;
    상기 버퍼는 상기 인에이블 신호의 비활성화에 대한 응답으로 활성화되고; 그리고
    상기 헤드스위치 회로는 상기 제2 인에이블 신호를 수신하는 것에 대한 응답으로 실질적으로 순간적인 방식으로 상기 전압 공급 소스의 공급 전압을 상기 전력 구동 회로에 제공하도록 추가로 구성되는,
    블록 헤드스위치 시스템.
  20. 제19 항에 있어서,
    상기 복수의 스위치드 전력 제어 회로들의 각각의 스위치드 전력 제어 회로의 상기 전류 싱크 회로는 상기 출력 전압을 상기 전압 공급 소스의 공급 전압으로 점차적으로 램핑 업하도록 구성됨으로써 상기 램핑 레이트를 제어하도록 구성되는,
    블록 헤드스위치 시스템.
  21. 제19 항에 있어서,
    상기 복수의 스위치드 전력 회로들의 각각의 스위치드 전력 제어 회로의 상기 전류 싱크 회로를 바이어싱하는 바이어스 전압을 제공하도록 구성된 바이어스 생성기를 더 포함하고, 상기 전류 싱크 회로는, 각각의 스위치드 전력 제어 회로의 상기 헤드스위치 회로가 활성화되는 레이트를 제어하기 위해 바이어스 전류를 미러링하고;
    상기 복수의 스위치드 전력 제어 회로들의 각각의 스위치드 전력 제어 회로는:
    상기 바이어스 전압을 수신하도록 구성된 바이어스 생성기 입력; 및
    상기 바이어스 전압을 제공하도록 구성된 바이어스 생성기 출력
    을 더 포함하는,
    블록 헤드스위치 시스템.
  22. 제19 항에 있어서,
    상기 복수의 스위치드 전력 제어 회로들의 각각의 스위치드 전력 제어 회로의 상기 헤드스위치 회로는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터는:
    상기 헤드스위치 회로의 전압 입력에 커플링된 소스;
    상기 헤드스위치 회로의 상기 제어 입력에 커플링된 게이트; 및
    상기 헤드스위치 회로의 전압 출력에 커플링된 드레인
    을 포함하는,
    블록 헤드스위치 시스템.
  23. 제22 항에 있어서,
    상기 복수의 스위치드 전력 제어 회로들의 각각의 스위치드 전력 제어 회로의 상기 제어 회로는 PMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터는:
    상기 전압 공급 소스에 커플링된 소스;
    상기 인에이블 신호를 수신하도록 구성된 게이트; 및
    상기 헤드스위치 회로의 상기 PMOS 트랜지스터의 게이트 및 상기 전류 싱크 회로에 커플링된 드레인
    을 포함하는,
    블록 헤드스위치 시스템.
  24. 제23 항에 있어서,
    상기 복수의 스위치드 전력 제어 회로들의 각각의 스위치드 전력 제어 회로의 상기 전류 싱크 회로는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함하고,
    상기 NMOS 트랜지스터는:
    상기 헤드스위치 회로의 상기 PMOS 트랜지스터의 게이트에 커플링된 드레인;
    바이어스 생성기에 커플링된 게이트; 및
    접지 소스에 커플링된 소스
    를 포함하는,
    블록 헤드스위치 시스템.
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