JP2018526901A - 被給電回路に電圧を供給するレートを制御するためのスイッチ式電力制御回路ならびに関連するシステムおよび方法 - Google Patents

被給電回路に電圧を供給するレートを制御するためのスイッチ式電力制御回路ならびに関連するシステムおよび方法 Download PDF

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Abstract

電圧を被給電回路に供給するレートを制御するためのスイッチ式電力制御回路が開示される。一態様では、ヘッドスイッチ回路が供給電圧を被給電回路に、全供給電圧を実質的に瞬時に供給するのではなく徐々に供給するように、ヘッドスイッチ回路のアクティブ化を制御するように構成されるスイッチ式電力制御回路が提供される。出力電圧を徐々に立ち上げるために、ヘッドスイッチ回路は、制御信号が制御入力上で受信されたことに応答して出力電圧を被給電回路に供給するように構成される。制御信号は、イネーブル信号に応答して制御回路によって生成される。ヘッドスイッチ回路が全供給電圧を被給電回路に瞬時に供給することを防止するために、電流シンク回路は、ヘッドスイッチ回路によって生成された出力電圧の立上げレートを制御するように構成される。

Description

優先権出願
本出願は、参照によりその全体が本明細書に組み込まれている、2015年8月14日に出願した、"SWITCHED POWER CONTROL CIRCUITS FOR CONTROLLING THE RATE OF PROVIDING VOLTAGES TO POWERED CIRCUITS, AND RELATED SYSTEMS AND METHODS"と題する、米国特許出願第14/826,472号の優先権を主張する。
本開示の技術は、一般に電圧スルーレートを制御することに関し、詳細には電圧が負荷回路に供給されるレートを制御する回路に関する。
プロセッサベースシステムは、動作のために電圧を様々な構成要素に供給するための電圧供給源を利用する。プロセッサベースシステムは、電圧供給源を構成要素に直接結合するのではなく、プロセッサベースシステム内の1つまたは複数の電圧供給源から電圧を分配するヘッドスイッチデバイスを利用してもよい。特に、プロセッサベースシステム内の構成要素に電圧を連続的に供給するのではなく、ヘッドスイッチデバイスが設けられ、アクティブ動作の間にこれらの構成要素内の対応する配電ネットワークに電圧を供給するように構成され得る。このようにして、プロセッサベースシステムの電力消費は、構成要素が動作していないときに低減されてもよい。
たとえば、プロセッサコアに給電するためにプロセッサコアに電圧を供給するために、複数のヘッドスイッチデバイスが、通常プロセッサコアの外周周りの処理システムダイ上のロケーションに配設される。ヘッドスイッチデバイスの配置をプロセッサコアの外周周りのロケーションに戦略的に分配することで、供給電圧を単一のノードから供給することと比較してより簡素な配線でプロセッサコアの複数のエリアに供給することが可能になる。このようにして、ヘッドスイッチデバイスは、供給電圧を1つまたは複数の電圧供給源から受信するように構成される。処理システムダイ上に分配されたヘッドスイッチデバイスからの供給電圧の分配を制御するために、ヘッドスイッチデバイスは、制御信号によって制御されるように構成される。制御信号は、ヘッドスイッチデバイスをアクティブ化して電力をプロセッサコアの配電ネットワークに供給するために、プロセッサコアから供給される。
しかしながら、ヘッドスイッチデバイスから供給電圧を受信する前に、プロセッサコアはアイドル状態にある場合があり、プロセッサコアに供給される電圧は、電力消費を低減するために低減または崩壊されている場合がある。したがって、プロセッサコア内の対応する配電ネットワークの電圧レベルは、0ボルト(0V)にほぼ等しい場合がある。しかしながら、プロセッサコアがアイドル状態からアクティブ状態に遷移すると、プロセッサコアは、プロセッサコアに供給される電圧を高めるために、制御信号をヘッドスイッチデバイスに送信する。供給電圧をヘッドスイッチデバイスによって電圧供給源から受信すると、プロセッサコアの電圧は、ロー電圧から供給電圧まで実質的に瞬時に引き上げられる。この速い電圧ステップは、プロセッサコアの配電ネットワーク内に長引く共振を引き起こす場合がある。特に、プロセッサコアは、対応する配電ネットワーク上の共振が静まるまでは動作することができない。しかしながら、配電ネットワーク上の共振が静まるまでプロセッサコアの動作を遅延させることで、プロセッサコアの性能が低下する。
発明を実施するための形態で開示する態様には、電圧を被給電回路に供給するレートを制御するためのスイッチ式電力制御回路が含まれる。関連するシステムおよび方法も開示される。一態様では、スイッチ式電力制御回路が提供される。スイッチ式電力制御回路は、ヘッドスイッチ回路が供給電圧を被給電回路に徐々に供給するようにヘッドスイッチ回路のアクティブ化を制御するように構成される。これは、全供給電圧を実質的に瞬時に供給することとは対照的である。供給電圧を徐々に供給するために、出力電圧が供給され、その出力電圧は、供給電圧まで立ち上げられる。ヘッドスイッチ回路によって被給電回路に供給される出力電圧を徐々に立ち上げるために、ヘッドスイッチ回路は、制御信号が制御入力上で受信されたことに応答して電圧供給源から生成された出力電圧を被給電回路に供給するように構成される。制御信号は、イネーブル信号に応答して制御回路によって生成される。ヘッドスイッチ回路が全供給電圧を被給電回路に瞬時に供給することを防止するために、電流シンク回路が設けられる。電流シンク回路は、ヘッドスイッチ回路によって生成された出力電圧の立上げレートを制御するように構成される。立上げレートを制御することは、ヘッドスイッチ回路を経時的に徐々にアクティブ化することに相当し、ヘッドスイッチ回路を通過することを許容される供給電圧の量は、ヘッドスイッチ回路のアクティブ化のレベルによって制限される。スイッチ式電力制御回路を使用して供給電圧を徐々に供給することによって、スイッチ式電力制御回路は供給電圧を制御された様式で供給してもよく、それによって被給電回路内の配電ネットワーク上の長引く共振が低減または回避される場合がある。被給電回路はそのような共振が静まるまで動作を遅延させるので、スイッチ式電力制御回路を使用して共振を低減または回避することで、被給電回路の性能が向上する。
この点について、一態様では、スイッチ式電力制御回路が開示される。スイッチ式電力制御回路は、ヘッドスイッチ回路を備える。ヘッドスイッチ回路は、制御信号が制御入力上で受信されたことに応答して電圧供給源から生成された出力電圧を被給電回路に供給するように構成される。スイッチ式電力制御回路は、イネーブル信号に応答してヘッドスイッチ回路による出力電圧の被給電回路への供給を制御するための制御信号を生成するように構成される制御回路をさらに備える。スイッチ式電力制御回路は、制御入力に結合される電流シンク回路をさらに備え、電流シンク回路は、ヘッドスイッチ回路によって生成された出力電圧の立上げレートを制御するように構成される。
別の態様では、スイッチ式電力制御回路が開示される。スイッチ式電力制御回路は、制御信号が制御入力上で受信されたことに応答して電圧供給源から生成された出力電圧を被給電回路に供給するための手段を備える。スイッチ式電力制御回路は、出力電圧を供給するための手段による出力電圧の被給電回路への供給を制御するための制御信号を生成するための手段をさらに含む。スイッチ式電力制御回路は、出力電圧を被給電回路に供給するための手段によって生成された出力電圧の立上げレートを制御するための手段をさらに含む。
別の態様では、供給電圧を被給電回路に徐々に供給するための方法が開示される。本方法は、イネーブル信号に応答してヘッドスイッチ回路によって電圧供給源から生成された出力電圧の被給電回路への供給を制御するための制御信号を生成するステップを含む。本方法は、ヘッドスイッチ回路の制御入力に結合される電流シンク回路によって、ヘッドスイッチ回路によって生成された出力電圧の立上げレートを制御するステップをさらに含む。本方法は、制御信号が制御入力上で受信されたことに応答して出力電圧をヘッドスイッチ回路から被給電回路に供給するステップをさらに含む。
別の態様では、ブロックヘッドスイッチシステムが開示される。ブロックヘッドスイッチシステムは、複数のスイッチ式電力制御回路を備える。各スイッチ式電力制御回路は、イネーブル信号を受信するように構成されるイネーブル入力を備える。各スイッチ式電力制御回路は、イネーブル信号を供給するように構成されるイネーブル出力をさらに備える。各スイッチ式電力制御回路は、制御信号が制御入力上で受信されたことに応答して電圧供給源から生成された出力電圧を被給電回路に供給するように構成されるヘッドスイッチ回路をさらに備える。各スイッチ式電力制御回路は、イネーブル信号に応答してヘッドスイッチ回路による出力電圧の被給電回路への供給を制御するための制御信号を生成するように構成される制御回路をさらに備える。各スイッチ式電力制御回路は、制御入力に結合される電流シンク回路をさらに備える。電流シンク回路は、ヘッドスイッチ回路によって生成された出力電圧の立上げレートを制御するように構成される。
被給電回路内の共振を低減または回避し、したがって性能を向上させるために、供給電圧を被給電回路に徐々に供給するように構成される例示的なスイッチ式電力制御回路の回路図である。 被給電回路内の共振を低減または回避するために、図1における供給電圧を被給電回路に徐々に供給するための例示的なプロセスを示すフローチャートである。 図1におけるスイッチ式電力制御回路によって供給される供給電圧が経時的に徐々に供給されることを示すグラフである。 被給電回路内の共振を低減または回避するために、供給電圧を被給電回路に徐々に供給するように構成される例示的なスイッチ式電力制御回路の回路図であって、出力電圧の立上げレートがバイアス発生器回路によって制御される、回路図である。 プロセッサコア内の配電ネットワーク上の共振を低減または回避するために、供給電圧をプロセッサコアに徐々に供給するように構成される例示的なブロックヘッドスイッチシステムのブロック図である。 被給電回路内の共振を低減または回避し、したがって性能を向上させるために、供給電圧を被給電回路に徐々に供給するように構成される別の例示的なスイッチ式電力制御回路の回路図である。 プロセッサコア内の配電ネットワーク上の共振を低減または回避するために、供給電圧をプロセッサコアに徐々に供給するように構成される別の例示的なブロックヘッドスイッチシステムのブロック図である。 図4におけるスイッチ式電力制御回路からもたらされた電圧スルーレートが負荷電流の様々なレベルにわたってほぼ等しいことを示すグラフである。 図4におけるスイッチ式電力制御回路からもたらされた電圧スルーレートが被給電回路の負荷キャパシタンスの様々なレベルにわたってほぼ等しいことを示すグラフである。 図4においてバイアス発生器がスイッチ式電力制御回路をバイアスするために使用されるときに生成される電圧スルーレートを示すグラフである。 ブロックヘッドスイッチシステムがプロセッサコア周りに分配され、ブロックヘッドスイッチシステムが供給電圧をプロセッサコアに徐々に供給するように構成されるシステムを示すブロック図である。 被給電回路内の共振を低減または回避するために、供給電圧を被給電回路に徐々に供給するように構成される、図1および図4のスイッチ式電力制御回路を含み得る例示的なプロセッサベースシステムのブロック図である。
次に図面を参照しながら、本開示のいくつかの例示的な態様について述べる。「例示的な」という単語は、本明細書では、「例、実例、または例証として機能する」を意味するために使用される。「例示的」として本明細書において説明されるいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。
図1は、電圧供給源102からの供給電圧(VDD)を被給電回路104に徐々に供給するように構成される例示的なスイッチ式電力制御回路100を示す。供給電圧(VDD)を徐々に供給するために出力電圧(V)が供給され、出力電圧(V)は、供給電圧(VDD)まで立ち上げられる。供給電圧(VDD)を被給電回路104に徐々に供給することによって、スイッチ式電力制御回路100は、供給電圧(VDD)を制御された様式で供給してよく、それによって被給電回路104の配電ネットワーク(PDN)(図示せず)内の共振が低減または回避され、したがって被給電回路104の性能が向上する場合がある。出力電圧(V)のこの漸進的立上げを達成するために、スイッチ式電力制御回路100は、電圧供給源102から生成された出力電圧(V)を被給電回路104に供給するように構成されるヘッドスイッチ回路106を利用する。ヘッドスイッチ回路106は、スイッチ式電力制御回路100の電圧入力110に結合され、電圧供給源102によって生成された供給電圧(VDD)を受信するように構成される電圧入力108を含む。ヘッドスイッチ回路106はまた、スイッチ式電力制御回路100の電圧出力114に結合され、出力電圧(V)を被給電回路104に供給するように構成される電圧出力112を含む。ヘッドスイッチ回路106は、制御信号116が制御入力118上で受信されたことに応答して出力電圧(V)を被給電回路104に供給するように構成される。制御信号116は、イネーブル信号122に応答して制御回路120によって生成される。スイッチ式電力制御回路100はまた、被給電回路104のPDN内の共振を低減または回避するために、ヘッドスイッチ回路106によって生成された出力電圧(V)の立上げレートを制御し、したがってヘッドスイッチ回路106が全供給電圧(VDD)を制御された様式で被給電回路104に供給することを可能にするように構成される電流シンク回路124を含む。立上げレートを制御することは、ヘッドスイッチ回路106を経時的に徐々にアクティブ化する(すなわち、徐々にターンオンする)ことに相当し、ヘッドスイッチ回路106にわたって許容される供給電圧(VDD)の量はその回路のアクティブ化レベルによって制限される。
引き続き図1を参照すると、この態様では、イネーブル信号122がスイッチ式電力制御回路100のイネーブル入力126上で受信されたことに応答して制御回路120が制御信号116を生成するとき、ヘッドスイッチ回路106は、電流シンク回路124によって制御される。制御信号116は、供給電圧(VDD)が、電圧供給源102から被給電回路104に転送されるべきであることを示す。スイッチ式電力制御回路100を使用して供給電圧(VDD)を制御された様式で徐々に供給することによって、スイッチ式電力制御回路100は、被給電回路104内の配電ネットワーク上の長引く共振を低減または回避する。被給電回路104はそのような共振が静まるまで動作を遅延させるので、スイッチ式電力制御回路100を使用してこの共振を低減または回避することで被給電回路104の性能が向上する。
引き続き図1を参照すると、スイッチ式電力制御回路100内の構成要素は、様々な回路要素を利用して上記で説明した機能を達成してもよい。この態様では、ヘッドスイッチ回路106は、p型金属酸化物半導体(PMOS)トランジスタ128を利用する。PMOSトランジスタ128は、電圧入力108に結合されるソース(S)と、制御入力116に結合されるゲート(G)と、電圧出力112に結合されるドレイン(D)とを含む。加えて、この態様では、電流シンク回路124は、n型金属酸化物半導体(NMOS)トランジスタ130を含む。NMOSトランジスタ130は、グランド源132に結合されるソース(S)と、ヘッドスイッチ回路106のPMOSトランジスタ128のゲート(G)(すなわち、制御入力118)に結合されるドレイン(D)と、ゲート(G)とを含む。この態様におけるNMOSトランジスタ130のゲート(G)は、定電圧源134によって駆動される。この例における制御回路120は、PMOSトランジスタ136を利用する。PMOSトランジスタ136は、電圧供給源102に結合されるソース(S)と、イネーブル信号122を受信するように構成されるゲート(G)と、ヘッドスイッチ回路106のPMOSトランジスタ128のゲート(G)および電流シンク回路124のNMOSトランジスタ130のドレイン(D)に結合されるドレイン(D)とを含む。特に、他の態様は、PMOSトランジスタ136のソース(S)を電圧供給源102以外の電圧供給源に結合することを利用する場合がある。
引き続き図1を参照すると、スイッチ式電力制御回路100の機能がこれから詳細に説明される。イネーブル信号122が制御回路120のPMOSトランジスタ136のゲート(G)に結合されているので、PMOSトランジスタ136は、イネーブル信号122が論理ロー'0'値を有する間にアクティブ化(すなわち、ターンオン)される。さらに、電圧供給源102からの供給電圧(VDD)は、PMOSトランジスタ136がアクティブ化されている間にヘッドスイッチ回路106のPMOSトランジスタ128のゲート(G)に供給される。供給電圧(VDD)をPMOSトランジスタ128のゲート(G)に供給することで、PMOSトランジスタ128を非アクティブ化(すなわち、ターンオフ)して、供給電圧(VDD)が被給電回路104に供給されることが防止される。
イネーブル信号122が論理ハイ'1'値に遷移したことに応答して、制御回路120のPMOSトランジスタ136が非アクティブ化され、それによって電圧供給源102の供給電圧(VDD)がヘッドスイッチ回路106のPMOSトランジスタ128のゲート(G)に供給されることが防止される。しかしながら、PMOSトランジスタ128のゲート(G)は供給電圧(VDD)を電圧供給源102からもはや受信していないにもかかわらず、PMOSトランジスタ128のゲート(G)と関連付けられたゲートキャパシタンスはイネーブル信号122が論理ロー値'0'を有する間に供給電圧(VDD)によって充電されるので、供給電圧(VDD)は、PMOSトランジスタ128のゲート(G)上に残留する。
引き続き図1を参照すると、制御回路120によって供給される供給電圧(VDD)はヘッドスイッチ回路106のPMOSトランジスタ128をもはや非アクティブ化しないので、PMOSトランジスタ128は、電圧供給源102から生成された出力電圧(V)を被給電回路104に供給するためにアクティブ化されてもよい。しかしながら、PMOSトランジスタ128を実質的に瞬時に完全にアクティブ化するのではなく、電流シンク回路124は、ヘッドスイッチ回路106によって供給される出力電圧(V)が経時的に立ち上がるようにPMOSトランジスタ128を経時的に徐々にアクティブ化するように構成される。電流シンク回路124のNMOSトランジスタ130のゲート(G)は、この例では、ヘッドスイッチ回路106のPMOSトランジスタ128のゲート(G)上の電圧をNMOSトランジスタ130を通ってグランド源132まで徐々に放電させるレベルにNMOSトランジスタ130をアクティブ化するように、定電圧源134によって駆動される。
引き続き図1を参照すると、PMOSトランジスタ128のゲート(G)上の電圧は放電するので、PMOSトランジスタ128は徐々にアクティブ化する。特に、ヘッドスイッチ回路106によって被給電回路104に供給される出力電圧(V)のレベルは、PMOSトランジスタ128がアクティブ化されるレベルに相当する。言い換えれば、電流シンク回路124はPMOSトランジスタ128のゲート(G)上の電圧を放電するので、PMOSトランジスタ128のゲート(G)上の電圧は、PMOSトランジスタ128のしきい値電圧(Vt)を横切る。PMOSトランジスタ128のゲート(G)上の電圧がしきい値電圧(Vt)を横切るとき、PMOSトランジスタ128はターンオンし、次第により高い出力電圧(V)を被給電回路104に供給する。このようにして、被給電回路104に供給される出力電圧(V)は、PMOSトランジスタ128のゲート(G)上の電圧がしきい値電圧(Vt)を横切るにつれて、全供給電圧(VDD)まで徐々に立ち上がる。スイッチ式電力制御回路100を使用して供給電圧(VDD)をこのようにして徐々に供給することによって、スイッチ式電力制御回路100は、被給電回路104内の配電ネットワーク上の長引く共振を低減または回避する。被給電回路104はそのような共振が静まるまで動作を遅延させるので、スイッチ式電力制御回路100を使用してこの共振を低減または回避することで、被給電回路104の性能が向上する。
この点について、図2は、被給電回路104内の共振を低減または回避するために供給電圧(VDD)を被給電回路104に徐々に供給するために、図1のスイッチ式電力制御回路100によって利用される例示的なプロセス200を示す。プロセス200は、イネーブル信号122に応答してヘッドスイッチ回路106によって電圧供給源102から生成された出力電圧(V)の被給電回路104への供給を制御するための制御信号116を生成することを含む(ブロック202)。プロセス200はまた、ヘッドスイッチ回路106の制御入力118に結合される電流シンク回路124によって、ヘッドスイッチ回路106によって生成された出力電圧(V)の立上げレートを制御することを含む(ブロック204)。プロセス200は、制御信号116が制御入力118上で受信されたことに応答して出力電圧(V)をヘッドスイッチ回路106から被給電回路104に供給することをさらに含む(ブロック206)。プロセス200を利用することによって、スイッチ式電力制御回路100は、被給電回路104内の配電ネットワーク上の長引く共振を低減または回避する。被給電回路104はそのような共振が静まるまで動作を遅延させるので、スイッチ式電力制御回路100を使用してこの共振を低減または回避することで、被給電回路104の性能が向上する。
この点について、図3は、図1におけるスイッチ式電力制御回路100によって供給される供給電圧(VDD)が経時的に徐々に供給されることを示すグラフ300を含む。グラフ300における線302は、被給電回路104に供給される供給電圧(VDD)(すなわち、出力電圧(V))の時間に対する量を表す。この態様では、図1においてイネーブル信号122が制御回路120をアクティブ化したことに応答して、ヘッドスイッチ回路106のアクティブ化が、時間t1において開始する。したがって、時間t1において、スイッチ式電力制御回路100によって被給電回路104に供給される供給電圧(VDD)のレベルは、電圧V1にほぼ等しい。時間が進むにつれて、図1の電流シンク回路124は、さらにアクティブ化するようにヘッドスイッチ回路106を制御し、したがって供給電圧(VDD)のより大きいレベルを被給電回路104に供給する。この態様では、前に説明したように、電流シンク回路124による条件づけには、ヘッドスイッチ回路106のPMOSトランジスタ128のゲート(G)上の電圧を放電することが関連する。時間t2において、スイッチ式電力制御回路100によって被給電回路104に供給される供給電圧(VDD)のレベルは、電圧V2にほぼ等しい。ヘッドスイッチ回路106は、時間t3において徐々に全アクティブ化に到達し、被給電回路104に供給される供給電圧(VDD)のレベルは、電圧V3にほぼ等しい。それゆえ、スイッチ式電力制御回路100によって供給されるグラフ300に示される供給電圧(VDD)の漸進的立上げによって、被給電回路104の配電ネットワーク内の共振が低減または回避され、したがって被給電回路104の性能が向上する。
特に、ヘッドスイッチ回路106はまた、本明細書では、電圧供給源102から生成された出力電圧(V)を被給電回路104に供給するための手段と呼ばれる場合がある。制御回路120はまた、本明細書では、出力電圧(V)の供給を制御するための制御信号116を生成するための手段と呼ばれる場合がある。さらに、電流シンク回路124はまた、本明細書では、ヘッドスイッチ回路106によって生成された出力電圧(V)の立上げレートを制御するための手段と呼ばれる場合がある。
上記で説明したように、定電圧源134は、電流シンク回路124がヘッドスイッチ回路106によって生成された出力電圧(V)の立上げレートを制御することができるように電流シンク回路124を駆動するために使用される。しかしながら、プロセス、電圧および温度(PVT)の変動によって、立上げレートをプログラムするためのオプションを有することが役立つ状況が生じる。この点について、図4は、被給電回路104内の共振を低減または回避するために供給電圧(VDD)を被給電回路104に徐々に供給するように構成される別の例示的なスイッチ式電力制御回路400を示し、出力電圧(V)の立上げレートは、図1の定電圧源134ではなくバイアス発生器回路402によって制御される。スイッチ式電力制御回路400は、図1のスイッチ式電力制御回路100と共通の要素を含み、そのような要素は、図1と図4との間で共通の要素番号を共有し、したがって再び説明されることはない。スイッチ式電力制御回路400は、電流シンク回路124のバイアス入力406に結合されるバイアス発生器入力404を利用し、バイアス電圧(Vbias)をバイアス発生器回路402から受信するように構成される。以下でより詳細に説明するように、スイッチ式電力制御回路400はまた、バイアス電圧(Vbias)を他の構成要素に供給するように構成されるバイアス発生器出力408を含む。同様に、スイッチ式電力制御回路400は、イネーブル信号122を他の構成要素に供給するように構成されるイネーブル出力410を含む。さらに、バイアス発生器回路402は、ヘッドスイッチ回路106がアクティブ化されるレートを制御するために、電流シンク回路124をバイアスするバイアス電流(Ibias)を電流シンク回路124がミラーリングするようにバイアス電圧(Vbias)を供給するように構成される。バイアス発生器回路402は図1の定電圧源134より広い面積を消費する場合があるが、バイアス発生器回路402を使用して電流シンク回路124を駆動することで、出力電圧(V)の立上げレートに対してより強い制御がもたらされる。
引き続き図4を参照すると、前に説明したように、PMOSトランジスタ128を実質的に瞬時に完全にアクティブ化するのではなく、電流シンク回路124は、PMOSトランジスタ128を経時的に徐々にアクティブ化するように構成される。このようにして、電流シンク回路124のNMOSトランジスタ130のゲート(G)は、バイアス発生器回路402からのバイアス電流(Ibias)をミラーリングする。バイアス電流(Ibias)をミラーリングしたことに応答して、NMOSトランジスタ130は、ヘッドスイッチ回路106のPMOSトランジスタ128のゲート(G)上の電圧をNMOSトランジスタ130を通してグランド源132に徐々に放電させるレベルにアクティブ化される。特に、この態様では、バイアス発生器回路402は、NMOSトランジスタ414のドレイン(D)およびゲート(G)に結合される電流源412を含む。NMOSトランジスタ414のソース(S)は、グランド源132に結合される。したがって、電流源412の強さは、NMOSトランジスタ414がどのレベルにアクティブ化されるかを決定し、それによってバイアス発生器回路402からスイッチ式電力制御回路400に供給されるバイアス電圧(Vbias)のレベルが制御される。スイッチ式電力制御回路400を使用して供給電圧(VDD)をこのようにして徐々に供給することによって、スイッチ式電力制御回路400は、前に説明したように配電ネットワーク上の長引く共振を低減または回避する。加えて、バイアス発生器回路402を利用することで、ヘッドスイッチ回路106によって生成された出力電圧(V)の立上げレートのより高いプログラマビリティがもたらされ、したがってスイッチ式電力制御回路400がPVT変動によって生じる問題を緩和することを制御することが可能になる。
加えて、図4のスイッチ式電力制御回路400の複数のインスタンスが一緒にタイル状に敷設されて、より大きいヘッドスイッチシステムを形成してもよい。言い換えれば、複数のスイッチ式電力制御回路400が結合され、スイッチ式電力制御回路400の各インスタンスが、電圧を被給電回路104のインスタンスに供給するように構成される。この点について、図5は、被給電回路104内の配電ネットワーク(図示せず)上の共振を低減または回避するために、電圧供給源102からの供給電圧(VDD)を被給電回路104に徐々に供給するように構成される例示的なブロックヘッドスイッチシステム500を示す。特に、スイッチ式電力制御回路400の各インスタンスに関連付けられた要素は図4において前に説明されており、したがって本明細書で再び説明されることはない。ブロックヘッドスイッチシステム500はスイッチ式電力制御回路400(1)〜400(N)を含み、スイッチ式電力制御回路400(1)〜400(N)の各々は、電圧供給源102からの供給電圧(VDD)を被給電回路104に徐々に供給するように構成される。
引き続き図5を参照すると、イネーブル信号122がバイアス発生器402に供給され、バイアス発生器402は、イネーブル信号122が論理ハイ'1'値に遷移したことに応答して、バイアス電圧(Vbias)をバイアス発生器入力404(1)を介してスイッチ式電力制御回路400(1)に供給するように構成される。特に、スイッチ式電力制御回路400(1)のバイアス発生器出力408(1)は、スイッチ式電力制御回路400(2)のバイアス発生器入力404(2)に結合される。このようにして、ブロックヘッドスイッチシステム500のタイル状に敷設された性質は、バイアス電圧(Vbias)がスイッチ式電力制御回路400(1)からスイッチ式電力制御回路400(2)に供給されることを可能にし、スイッチ式電力制御回路400(1)〜400(N)の各々に対して以下同様である。したがって、ブロックヘッドスイッチシステム500は、1つの(1)バイアス発生器402だけを使用してスイッチ式電力制御回路400(1)〜400(N)の各々をバイアスしてもよい。
引き続き図5を参照すると、イネーブル信号122はまた、イネーブル入力126(1)を介してスイッチ式電力制御回路400(1)に供給される。図4を参照して前に説明したように、スイッチ式電力制御回路400(1)は、イネーブル信号122が論理ハイ'1'値を有することに応答して、電圧供給源102から電圧入力110(1)上で受信された供給電圧(VDD)を電圧出力114(1)を介して被給電回路104に徐々に供給するように構成される。スイッチ式電力制御回路400(1)のイネーブル出力410(1)は、スイッチ式電力制御回路400(2)のイネーブル入力126(2)に結合される。特に、他の態様は、イネーブル信号122を駆動するために、イネーブル入力126(1)とイネーブル出力410(1)との間および/またはイネーブル出力410(1)とイネーブル入力126(2)との間で非反転バッファ(図示せず)を利用してもよい。したがって、ブロックヘッドスイッチシステム500のタイル状に敷設された性質はまた、イネーブル信号122がスイッチ式電力制御回路400(1)からスイッチ式電力制御回路400(2)に供給されることを可能にし、スイッチ式電力制御回路400(1)〜400(N)の各々に対して以下同様である。
引き続き図5を参照すると、非限定的な例として、被給電回路104は単一のプロセッサコアであってもよく、スイッチ式電力制御回路400(1)〜400(N)の各々は、供給電圧(VDD)を単一のプロセッサコアの特定のノードに供給するように構成される。言い換えれば、スイッチ式電力制御回路400(1)〜400(N)の各々は、供給電圧(VDD)を被給電回路104の一定のノードに供給するように構成される。特に、この態様は供給電圧(VDD)を1つの(1)被給電回路104に供給するが、代替態様は、スイッチ式電力制御回路400(1)〜400(N)の各々からの供給電圧(VDD)を複数の対応する被給電回路104(1)〜104(N)に供給するように構成されてもよい。非限定的な例として、そのような態様では、ブロックヘッドスイッチシステム500は、供給電圧(VDD)を複数のプロセッサコアに供給するように構成されてもよく、したがって複数のプロセッサコアを電圧供給源102などの主電源を用いて同時に立ち上げる可能性が可能になる。さらに、この態様は1つの(1)電圧供給源102からの供給電圧(VDD)を供給するが、他の態様は、供給電圧(VDD)を複数の電圧供給源102(1)〜102(N)(図示せず)から受信するように構成されてもよい。それゆえ、ブロックヘッドスイッチシステム500のスイッチ式電力制御回路400(1)〜400(N)は、被給電回路104内(または被給電回路104(1)〜104(N)の配電ネットワーク内)の配電ネットワーク上の長引く共振を低減または回避する。被給電回路104(被給電回路104(1)〜104(N))はそのような共振が静まるまで動作を遅延させるので、スイッチ式電力制御回路400(1)〜400(N)を使用してこの共振を低減または回避することで、被給電回路104(被給電回路104(1)〜104(N))の性能が向上する。
図1および図4それぞれのスイッチ式電力制御回路100、400に加えて、他の態様は、追加の構成要素および機能を含む場合がある。この点について、図6は、被給電回路104の配電ネットワーク(図示せず)内の共振を低減または回避し、したがって被給電回路104の性能を向上させるために、供給電圧(VDD)を被給電回路104に徐々に供給するように構成される別の例示的なスイッチ式電力制御回路600を示す。特に、スイッチ式電力制御回路600は、図4のスイッチ式電力制御回路400と共通の要素を含み、そのような要素は、図4と図6との間で共通の要素番号を共有し、したがって本明細書で再び説明されることはない。
引き続き図6を参照すると、スイッチ式電力制御回路600は、高速イネーブル信号604を受信するように構成される高速イネーブル入力602を利用する。特に、高速イネーブル信号604は、供給電圧(VDD)を経時的に徐々に供給するのではなく、供給電圧(VDD)を被給電回路104に実質的に瞬時に供給するオプションをスイッチ式電力制御回路600に提供する。スイッチ式電力制御回路600は、イネーブル信号122が論理ロー'0'値に遷移したことに応答して、高速イネーブル信号604を受信し、高速イネーブル信号604をヘッドスイッチ回路106に供給するように構成される高速イネーブルバッファ606を利用する。この態様では、イネーブル信号122が論理ロー'0'値に遷移すると、制御回路120のPMOSトランジスタ136がアクティブ化され、電圧供給源102の供給電圧(VDD)が高速イネーブルバッファ606をアクティブ化することが可能になる。特に、この態様では、ヘッドスイッチ回路106はPMOSトランジスタ128を利用するので、インバータ608は高速イネーブル信号604を反転するように構成され、反転された高速イネーブル信号610が高速イネーブルバッファ606に供給される。しかしながら、ヘッドスイッチ回路106をアクティブローではなくアクティブハイになるように構成する代替態様は、インバータ608なしに同様の機能を達成してもよい。
引き続き図6を参照すると、高速イネーブルバッファ606のアクティブ化によって、反転された高速イネーブル信号610がヘッドスイッチ回路106内のPMOSトランジスタ128をアクティブ化することが可能になり、供給電圧(VDD)が電圧供給源102から被給電回路104に実質的に瞬時に供給されることが可能になる。言い換えれば、イネーブル信号122が論理ロー'0'値を有する間に高速イネーブル信号604が論理ハイ'1'値に遷移することで、スイッチ式電力制御回路600がヘッドスイッチ回路106の漸進的アクティブ化をバイパスすることが可能になる。代替として、イネーブル信号122が論理ハイ'1'値に遷移することで、PMOSトランジスタ136のアクティブ化が防止される一方で、NMOSトランジスタ612がアクティブ化される。イネーブル信号122は、NMOSトランジスタ612のゲート(G)に結合される。さらに、NMOSトランジスタ612のドレイン(D)は電流シンク回路124のNMOSトランジスタ130のソース(S)に結合され、NMOSトランジスタ612のソース(S)はグランド源614に結合される。したがって、NMOSトランジスタ612をアクティブ化することによって、この態様におけるイネーブル信号122は、電流が電流シンク回路124を通って流れることを可能にし、したがって電流シンク回路124が供給電圧(VDD)を被給電回路104に徐々に供給するようにヘッドスイッチ回路106を条件付けることを可能にする。
引き続き図6を参照すると、図4のスイッチ式電力制御回路400と同様に、スイッチ式電力制御回路600の複数のインスタンスが相互にタイル状に敷設されて、ブロックヘッドスイッチシステムを形成してもよい。したがって、スイッチ式電力制御回路600はまた、高速イネーブル信号604を他の構成要素に供給するように構成される高速イネーブル出力616を含む。
この点について、図7は、イネーブル信号122を使用して供給電圧(VDD)を被給電回路104に徐々に供給するように、または高速イネーブル信号604を使用して供給電圧(VDD)を実質的に瞬時に供給するように構成され得る例示的なブロックヘッドスイッチシステム700を示す。ブロックヘッドスイッチシステム700はスイッチ式電力制御回路600(1)〜600(N)を含み、スイッチ式電力制御回路600(1)〜600(N)の各々は、イネーブル信号122および高速イネーブル信号604を受信するように構成される。このようにして、イネーブル信号122が論理ハイ'1'値を有する場合、ブロックヘッドスイッチシステム700は、供給電圧(VDD)を被給電回路104に徐々に供給するように構成される。しかしながら、高速イネーブル信号604が論理ハイ'1'値を有する一方で、イネーブル信号122が論理ロー'0'値を有する場合、ブロックヘッドスイッチシステム700は、供給電圧(VDD)を被給電回路104にほぼ瞬時に供給するように構成される。特に、図5のブロックヘッドスイッチシステム500と同様に、ブロックヘッドスイッチシステム700内のスイッチ式電力制御回路600(1)〜600(N)の各々は、単一の被給電回路104の複数のノードにではなく、対応する被給電回路104(1)〜104(N)に供給電圧(VDD)を供給するように構成されてもよい。
引き続き図7を参照すると、ブロックヘッドスイッチシステム700はまた、イネーブル信号122および高速イネーブル信号604に応答して、バイアス発生器回路402のアクティブ化を制御するように構成されるバイアスイネーブル回路702を含む。この態様では、バイアスイネーブル回路702は、インバータ704とNANDゲート706とを利用する。インバータ704は、高速イネーブル信号604を受信して、反転された高速イネーブル信号708をNANDゲート706に供給するように構成される。反転された高速イネーブル信号708を受信するように構成されることに加えて、NANDゲート706は、イネーブル信号122を受信するように構成される。さらに、NANDゲート706は、バイアス発生器回路402のアクティブ化を制御するバイアス制御入力信号710を供給する。この態様では、バイアス発生器回路402は、バイアス制御入力信号710が論理ロー'0'値を有することに応答してアクティブ化される。したがって、バイアスイネーブル回路702は、イネーブル信号122と高速イネーブル信号604の両方が論理ハイ'1'値を有するとき、バイアス発生器回路402をアクティブ化するように構成される。バイアスイネーブル回路702を利用することによって、ブロックヘッドスイッチシステム700が供給電圧(VDD)を被給電回路104に、実質的に瞬時にではなく徐々に供給するものであることをイネーブル信号122および高速イネーブル信号604が示すときのみ、ブロックヘッドスイッチシステム700は、スイッチ式電力制御回路600(1)〜600(N)に対してバイアス電圧(Vbias)を利用するように構成される。
図1、図4および図6のスイッチ式電力制御回路100、400および600(全体的にスイッチ式電力制御回路100と呼ばれる)によって供給される供給電圧(VDD)の電圧スルーレートが、これから説明される。この点について、図8は、スイッチ式電力制御回路100の電圧スルーレートが負荷電流の様々なレベルにわたってほぼ等しいことを示すグラフ800を示す。グラフ800は、スイッチ式電力制御回路100によって供給される供給電圧(VDD)(すなわち、出力電圧(V))の時間に対する量を表す。たとえば、線802は、負荷電流が3アンペア(3A)に等しいスイッチ式電力制御回路100から生じる電圧スルーレートを表す。線804は、負荷電流が1.5アンペア(1.5A)に等しいスイッチ式電力制御回路100から生じる電圧スルーレートを表す。さらに、線806、808は、それぞれ、200mAおよび20mAの負荷電流を有するスイッチ式電力制御回路100の電圧スルーレートを表す。グラフ800によって示されるように、線802、804、806および808は、ほぼ等しい電圧スルーレートにおいて0ボルト(0V)から1ボルト(1V)まで変化(slew)する。したがって、スイッチ式電力制御回路100は、変動する負荷電流にわたってほぼ等しい電圧スルーレートにおいて供給電圧(VDD)を徐々に供給するように構成される。
加えて、スイッチ式電力制御回路100は、被給電回路104の変動する負荷キャパシタンスにわたってほぼ等しい電圧スルーレートを提供するように構成される。この点について、図9は、スイッチ式電力制御回路100から生じる電圧スルーレートが、被給電回路104の負荷キャパシタンスの様々なレベルにわたってほぼ等しいことを示すグラフ900を含む。グラフ900は、スイッチ式電力制御回路100によって供給される供給電圧(VDD)(すなわち、出力電圧(V))の時間に対する量を表す。たとえば、線902は、被給電回路104が15ナノファラド(15nF)の負荷キャパシタンスを有するときのスイッチ式電力制御回路100の電圧スルーレートを表す。線904は、被給電回路104が30(thirty)nF(30nF)の負荷キャパシタンスを有するときのスイッチ式電力制御回路100の電圧スルーレートを表す。さらに、線906、908は、それぞれ、被給電回路104が60(sixty)nF(60nF)および120nFの負荷キャパシタンスを有するときのスイッチ式電力制御回路100の電圧スルーレートを表す。グラフ900によって示されるように、線902、904、906および908は、ほぼ等しい電圧スルーレートにおいて0Vから1Vまで変化する。したがって、スイッチ式電力制御回路100は、変動する負荷キャパシタンスにわたってほぼ等しい電圧スルーレートにおいて供給電圧(VDD)を徐々に供給するように構成される。
加えて、前に説明したように、バイアス発生器回路402は、ヘッドスイッチ回路106がアクティブ化されるレートを制御するためにバイアス電圧(Vbias)を供給するように構成され、したがってスイッチ式電力制御回路100と関連付けられた電圧スルーレートが制御される。この点について、図10は、バイアス発生器402がスイッチ式電力制御回路400、600をバイアスするために使用されるときに生成された電圧スルーレートを示すグラフ1000を含む。グラフ1000は、スイッチ式電力制御回路400、600によって供給される供給電圧(VDD)(すなわち、出力電圧(V))の時間に対する量を表す。線1002、1004、1006、1008、1010、1012、1014および1016は、バイアス発生器回路402によって供給されるバイアス電圧(Vbias)の変動レベルに対応する、スイッチ式電力制御回路400、600によって供給される供給電圧(VDD)の変動する電圧スルーレートを表す。たとえば、線1002と関連付けられた電圧スルーレートは、供給電圧(VDD)が、スイッチ式電力制御回路400、600から被給電回路104にほぼ瞬時に供給されることを示す。しかしながら、電流シンク回路124に印加されるバイアス電圧(Vbias)は、スイッチ式電力制御回路400、600の電圧スルーレートを変化させる。したがって、線1004〜1016の各々と関連付けられた電圧スルーレートは、バイアス電圧(Vbias)が変化するにつれて徐々に増加する。それゆえ、バイアス発生器回路402は、ヘッドスイッチ回路106がアクティブ化されるレートを制御し、したがって電圧スルーレートを制御するように、電流シンク回路124を条件付けるために使用されてもよい。
図5および図7において前に説明したように、スイッチ式電力制御回路400、600は、それぞれ、ブロックヘッドスイッチシステム500、700内で利用されてもよい。この点について、図11は、ブロックヘッドスイッチシステム1102(1)、1102(2)がプロセッサコア1104周りに分配され、ブロックヘッドスイッチシステム1102(1)、1102(2)が供給電圧(VDD)をプロセッサコア1104に徐々に供給するように構成されるシステム1100を示す。特に、ブロックヘッドスイッチシステム1102(1)、1102(2)は、それぞれ、図5および図7のブロックヘッドスイッチシステム500、700と同様に構成されてもよい。さらに、この態様では、ブロックヘッドスイッチシステム1102(1)、1102(2)はプロセッサコア1104周りに分配されるが、代替態様は、プロセッサコア1104内のブロックヘッドスイッチシステム1102(1)、1102(2)を利用してもよい。ブロックヘッドスイッチシステム1102(1)、1102(2)を使用して供給電圧(VDD)を徐々に供給することによって、ブロックヘッドスイッチシステム1102(1)、1102(2)は、プロセッサコア1104内の配電ネットワーク上の長引く共振を低減または回避する。プロセッサコア1104はそのような共振が静まるまで動作を遅延させるので、ブロックヘッドスイッチシステム1102(1)、1102(2)を使用してこの共振を低減または回避することで、プロセッサコア1104の性能が向上する。
本明細書で開示する態様による、電圧を被給電回路に供給するレートを制御するためのスイッチ式電力制御回路は、任意のプロセッサベースデバイス内に設けられてもよく、またはその中に組み込まれてもよい。例としては、限定ではないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤおよび自動車が含まれる。
この点について、図12は、図1、図4および図6に示されるスイッチ式電力制御回路100、400および600を利用し得るプロセッサベースシステム1200の一例を示す。この例では、プロセッサベースシステム1200は、図11のプロセッサコア1104など、1つまたは複数のプロセッサ1204を各々が含む、1つまたは複数の中央処理ユニット(CPU)1202を含む。CPU1202は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ1204に結合されるキャッシュメモリ1206を有する場合がある。CPU1202は、システムバス1208に結合され、プロセッサベースシステム1200に含まれるマスターデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU1202は、システムバス1208を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU1202は、スレーブデバイスの一例として、メモリコントローラ1210にバストランザクション要求を通信することができる。図12には示されていないが、複数のシステムバス1208が提供されてもよく、各システムバス1208は異なるファブリックを構成する。
他のマスターデバイスおよびスレーブデバイスがシステムバス1208に接続され得る。図12に示されるように、これらのデバイスは、例として、メモリシステム1212、1つまたは複数の入力デバイス1214、1つまたは複数の出力デバイス1216、1つまたは複数のネットワークインターフェースデバイス1218、ならびに1つまたは複数のディスプレイコントローラ1220を含み得る。入力デバイス1214は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス1216は、限定はしないが、オーディオ、ビデオ、他の視覚的表示器などを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス1218は、ネットワーク1222との間のデータの交換を可能にするように構成される、任意のデバイスとすることができる。ネットワーク1222は、限定はしないが、有線ネットワークもしくはワイヤレスネットワーク、プライベートネットワークもしくは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、またはインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス1218は、所望の任意のタイプの通信プロトコルをサポートするように構成されることが可能である。メモリシステム1212は、1つまたは複数のメモリユニット1224(1)〜1224(N)を含むことができる。
また、CPU1202は、1つまたは複数のディスプレイ1226に送信される情報を制御するために、システムバス1208を介してディスプレイコントローラ1220にアクセスするように構成される場合もある。ディスプレイコントローラ1220は、1つまたは複数のビデオプロセッサ1228を介して表示されるべき情報をディスプレイ1226に送信し、1つまたは複数のビデオプロセッサ1228は、表示されるべき情報をディスプレイ1226に適したフォーマットになるように処理する。ディスプレイ1226は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェアとして実装される場合も、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令として実装される場合も、またはその両方の組合せとして実装される場合もあることが、当業者はさらに理解されよう。本明細書で説明するマスターデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて利用されてもよい。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性を明確に説明するために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関して説明してきた。そのような機能がどのように実現されるかは、特定の用途、設計選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書において開示される態様に関連して説明される種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書において説明される機能を実行するように設計されるそれらの任意の組合せを用いて実現または実行される場合がある。プロセッサは、マイクロプロセッサである場合があるが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンの場合がある。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実現される場合もある。
本明細書で開示する態様は、ハードウェアとして具現化され、かつハードウェアに記憶されている命令として具現化されてもよく、その態様は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在してもよい。例示的な記憶媒体が、プロセッサがその記憶媒体から情報を読み取ること、およびその記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化される場合がある。プロセッサおよび記憶媒体は、ASICに存在する場合がある。ASICは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中に個別構成要素として存在する場合がある。
本明細書の例示的な態様のいずれかにおいて説明される動作ステップは、例および説明を提供するために記載されることにも留意されたい。説明された動作は、図示されたシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明された動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられた1つまたは複数の動作ステップは組み合わされる場合がある。当業者には容易に明らかであるように、フローチャート図に示される動作ステップが数多くの異なる修正を受けてもよいことを理解されたい。当業者にはまた、情報および信号が様々な異なる技術および技法のいずれを使用して表されてもよいことが理解されよう。たとえば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場あるいは光粒子、またはそれらの任意の組合せによって表現されてもよい。
本開示のこれまでの説明は、いかなる当業者も本開示を作製または使用することが可能になるように提供される。本開示の種々の変更が、当業者には容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用される場合がある。したがって、本開示は、本明細書において説明された例および設計には限定されることを意図されず、本明細書において開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
100 スイッチ式電力制御回路
102 電圧供給源
104、104(1)〜104(N) 被給電回路
106 ヘッドスイッチ回路
108 電圧入力
110、110(1) 電圧入力
112 電圧出力
114、114(1) 電圧出力
116 制御信号
118 制御入力
120 制御回路
122 イネーブル信号
124 電流シンク回路
126、126(1)、126(2) イネーブル入力
128 p型金属酸化物半導体(PMOS)トランジスタ
130 n型金属酸化物半導体(NMOS)トランジスタ
132 グランド源
134 定電圧源
136 PMOSトランジスタ
300 グラフ
302 線
400、400(1)、400(2)、400(N) スイッチ式電力制御回路
402 バイアス発生器回路
404、404(1)、404(2) バイアス発生器入力
406 バイアス入力
408、408(1) バイアス発生器出力
410、410(1) イネーブル出力
412 電流源
414 NMOSトランジスタ
500 ブロックヘッドスイッチシステム
600 スイッチ式電力制御回路
600(1)〜600(N) スイッチ式電力制御回路
602 高速イネーブル入力
604 高速イネーブル信号
606 高速イネーブルバッファ
608 インバータ
610 反転された高速イネーブル信号
612 NMOSトランジスタ
614 グランド源
616 高速イネーブル出力
700 ブロックヘッドスイッチシステム
702 バイアスイネーブル回路
704 インバータ
706 NANDゲート
708 反転された高速イネーブル信号
710 バイアス制御入力信号
800 グラフ
802 線
804 線
806 線
808 線
900 グラフ
902 線
904 線
906 線
908 線
1000 グラフ
1002 線
1004 線
1006 線
1008 線
1010 線
1012 線
1014 線
1016 線
1100 システム
1102(1)、1102(2) ブロックヘッドスイッチシステム
1104 プロセッサコア
1200 プロセッサベースシステム
1202 中央処理ユニット(CPU)
1204 プロセッサ
1206 キャッシュメモリ
1208 システムバス
1210 メモリコントローラ
1212 メモリシステム
1214 入力デバイス
1216 出力デバイス
1218 ネットワークインターフェースデバイス
1220 ディスプレイコントローラ
1222 ネットワーク
1224(1)〜1224(N) メモリユニット
1226 ディスプレイ
1228 ビデオプロセッサ

Claims (27)

  1. 制御信号が制御入力上で受信されたことに応答して電圧供給源から生成された出力電圧を被給電回路に供給するように構成されるヘッドスイッチ回路と、
    イネーブル信号に応答して前記ヘッドスイッチ回路による前記出力電圧の前記被給電回路への前記供給を制御するための前記制御信号を生成するように構成される制御回路と、
    前記制御入力に結合される電流シンク回路であって、前記電流シンク回路が、前記ヘッドスイッチ回路によって生成された前記出力電圧の立上げレートを制御するように構成される、電流シンク回路と
    を備える、スイッチ式電力制御回路。
  2. 前記電流シンク回路が、前記出力電圧を前記電圧供給源の供給電圧まで次第に立ち上げるように構成されることによって、前記立上げレートを制御するように構成される、請求項1に記載のスイッチ式電力制御回路。
  3. 前記電流シンク回路のバイアス入力に結合されるバイアス発生器をさらに備え、前記バイアス発生器が、前記ヘッドスイッチ回路がアクティブ化されるレートを制御するために前記電流シンク回路をバイアスするバイアス電圧を供給するように構成される、請求項1に記載のスイッチ式電力制御回路。
  4. 高速イネーブル信号を受信するように構成される高速イネーブル入力と、
    高速イネーブルバッファであって、
    前記高速イネーブル信号を受信することと、
    前記高速イネーブル信号を前記ヘッドスイッチ回路に供給することと
    を行うように構成される、高速イネーブルバッファと
    をさらに備え、
    前記高速イネーブルバッファが、前記イネーブル信号の非アクティブ化に応答してアクティブ化され、
    前記ヘッドスイッチ回路が、前記高速イネーブル信号に応答して前記供給電圧を前記被給電回路に実質的に瞬時に供給するように構成される、
    請求項1に記載のスイッチ式電力制御回路。
  5. 前記高速イネーブル信号を供給するように構成される高速イネーブル出力をさらに備える、請求項4に記載のスイッチ式電力制御回路。
  6. 前記イネーブル信号を受信するように構成されるイネーブル入力をさらに備える、請求項1に記載のスイッチ式電力制御回路。
  7. 前記イネーブル信号を供給するように構成されるイネーブル出力をさらに備える、請求項6に記載のスイッチ式電力制御回路。
  8. 前記電流シンク回路のバイアス入力に結合されるバイアス発生器入力をさらに備え、
    前記バイアス発生器入力が、バイアス発生器からバイアス電圧を受信するように構成され、前記バイアス発生器が、前記電流シンク回路をバイアスする前記バイアス電圧を供給するように構成され、前記電流シンク回路が、前記ヘッドスイッチ回路がアクティブ化されるレートを制御するためにバイアス電流をミラーリングするように構成される、請求項1に記載のスイッチ式電力制御回路。
  9. 前記バイアス電圧を供給するように構成されるバイアス発生器出力をさらに備える、請求項8に記載のスイッチ式電力制御回路。
  10. 前記ヘッドスイッチ回路がp型金属酸化物半導体(PMOS)トランジスタであって、
    前記ヘッドスイッチ回路の電圧入力に結合されるソースと、
    前記ヘッドスイッチ回路の制御入力に結合されるゲートと、
    前記ヘッドスイッチ回路の電圧出力に結合されるドレインと
    を備える、PMOSトランジスタ
    を備える、請求項1に記載のスイッチ式電力制御回路。
  11. 前記制御回路がPMOSトランジスタであって、
    電圧供給源に結合されるソースと、
    前記イネーブル信号を受信するように構成されるゲートと、
    前記ヘッドスイッチ回路の前記PMOSトランジスタの前記ゲートおよび前記電流シンク回路に結合されるドレインと
    を備える、PMOSトランジスタ
    を備える、請求項10に記載のスイッチ式電力制御回路。
  12. 前記電流シンク回路がn型金属酸化物半導体(NMOS)トランジスタであって、
    前記ヘッドスイッチ回路の前記PMOSトランジスタの前記ゲートに結合されるドレインと、
    バイアス発生器に結合されるゲートと、
    グランド源に結合されるソースと
    を備える、NMOSトランジスタ
    を備える、請求項11に記載のスイッチ式電力制御回路。
  13. 集積回路(IC)に組み込まれる、請求項1に記載のスイッチ式電力制御回路。
  14. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスの中に組み込まれる、請求項1に記載のスイッチ式電力制御回路。
  15. 制御信号が制御入力上で受信されたことに応答して電圧供給源から生成された出力電圧を被給電回路に供給するための手段と、
    前記出力電圧を供給するための前記手段による前記出力電圧の前記被給電回路への前記供給を制御するための前記制御信号を生成するための手段と、
    前記出力電圧を前記被給電回路に前記供給するための手段によって生成された前記出力電圧の立上げレートを制御するための手段と
    を含む、スイッチ式電力制御回路。
  16. 供給電圧を被給電回路に徐々に供給するための方法であって、
    イネーブル信号に応答してヘッドスイッチ回路によって電圧供給源から生成された出力電圧の被給電回路への供給を制御するための制御信号を生成するステップと、
    前記ヘッドスイッチ回路の制御入力に結合される電流シンク回路によって、前記ヘッドスイッチ回路によって生成された前記出力電圧の立上げレートを制御するステップと、
    前記制御信号が前記制御入力上で受信されたことに応答して前記出力電圧を前記ヘッドスイッチ回路から前記被給電回路に供給するステップと
    を含む、方法。
  17. 前記出力電圧の前記立上げレートを制御するステップが、前記出力電圧を前記電圧供給源の供給電圧まで次第に立ち上げるステップを含む、請求項16に記載の方法。
  18. 前記出力電圧が前記被給電回路に供給されるレートを制御するために前記電流シンク回路をバイアスするステップをさらに含む、請求項16に記載の方法。
  19. 前記電流シンク回路をバイアスするステップが、前記ヘッドスイッチ回路がアクティブ化されるレートを制御するために前記電流シンク回路をバイアスするバイアス電圧を供給するステップを含む、請求項18に記載の方法。
  20. 高速イネーブル信号を受信するステップをさらに含み、前記ヘッドスイッチ回路が、前記高速イネーブル信号を受信したことに応答して前記供給電圧を前記被給電回路に実質的に瞬時に供給するように構成される、請求項18に記載の方法。
  21. 複数のスイッチ式電力制御回路を備え、各スイッチ式電力制御回路が、
    イネーブル信号を受信するように構成されるイネーブル入力と、
    前記イネーブル信号を供給するように構成されるイネーブル出力と、
    制御信号が制御入力上で受信されたことに応答して電圧供給源から生成された出力電圧を被給電回路に供給するように構成されるヘッドスイッチ回路と、
    前記イネーブル信号に応答して前記ヘッドスイッチ回路による前記出力電圧の前記被給電回路への前記供給を制御するための前記制御信号を生成するように構成される制御回路と、
    前記制御入力に結合される電流シンク回路と
    を備え、前記電流シンク回路が、前記ヘッドスイッチ回路によって生成された前記出力電圧の立上げレートを制御するように構成される、
    ブロックヘッドスイッチシステム。
  22. 前記複数のスイッチ式電力制御回路の各スイッチ式電力制御回路の前記電流シンク回路が、前記出力電圧を前記電圧供給源の供給電圧まで次第に立ち上げるように構成されることによって、前記立上げレートを制御するように構成される、請求項21に記載のブロックヘッドスイッチシステム。
  23. 前記複数のスイッチ式電力制御回路の各スイッチ式電力制御回路の前記電流シンク回路をバイアスするバイアス電圧を供給するように構成されるバイアス発生器であって、前記電流シンク回路が、各スイッチ式電力制御回路の前記ヘッドスイッチ回路がアクティブ化されるレートを制御するためにバイアス電流をミラーリングする、バイアス発生器をさらに備え、
    前記複数のスイッチ式電力制御回路の各スイッチ式電力制御回路が、
    前記バイアス電圧を受信するように構成されるバイアス発生器入力と、
    前記バイアス電圧を供給するように構成されるバイアス発生器出力と
    をさらに備える、
    請求項21に記載のブロックヘッドスイッチシステム。
  24. 高速イネーブル信号を受信するように構成される高速イネーブル入力と、
    前記高速イネーブル信号を供給するように構成される高速イネーブル出力と、
    高速イネーブルバッファと
    をさらに備え、前記高速イネーブルバッファが、
    前記高速イネーブル信号を受信することと、
    前記高速イネーブル信号を前記ヘッドスイッチ回路に供給することと
    を行うように構成され、
    前記高速イネーブルバッファが、前記イネーブル信号の非アクティブ化に応答してアクティブ化され、
    前記ヘッドスイッチ回路が、前記高速イネーブル信号を受信したことに応答して前記供給電圧を前記被給電回路に実質的に瞬時に供給するように構成される、
    請求項21に記載のブロックヘッドスイッチシステム。
  25. 前記複数のスイッチ式電力制御回路の各スイッチ式電力制御回路の前記ヘッドスイッチ回路が、p型金属酸化物半導体(PMOS)トランジスタであって、
    前記ヘッドスイッチ回路の電圧入力に結合されるソースと、
    前記ヘッドスイッチ回路の前記制御入力に結合されるゲートと、
    前記ヘッドスイッチ回路の電圧出力に結合されるドレインと
    を備える、PMOSトランジスタ
    を備える、請求項24に記載のブロックヘッドスイッチシステム。
  26. 前記複数のスイッチ式電力制御回路の各スイッチ式電力制御回路の前記制御回路が、PMOSトランジスタであって、
    前記電圧供給源に結合されるソースと、
    前記イネーブル信号を受信するように構成されるゲートと、
    前記ヘッドスイッチ回路の前記PMOSトランジスタの前記ゲートおよび前記電流シンク回路に結合されるドレインと
    を備える、PMOSトランジスタ
    を備える、請求項25に記載のブロックヘッドスイッチシステム。
  27. 前記複数のスイッチ式電力制御回路の各スイッチ式電力制御回路の前記電流シンク回路が、n型金属酸化物半導体(NMOS)トランジスタであって、
    前記ヘッドスイッチ回路の前記PMOSトランジスタの前記ゲートに結合されるドレインと、
    バイアス発生器に結合されるゲートと、
    グランド源に結合されるソースと
    を備える、NMOSトランジスタ
    を備える、請求項26に記載のブロックヘッドスイッチシステム。
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