JPH07118655B2 - デコーダ回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積論理回路に関し、特にデコーダ回
路に関する。

従来の技術 従来、デコーダ回路としては、例えば、２−４デコーダ
を構成する場合には、第３図に示す様な回路が良く用い
られる。２つの並列入力の一方の入力I1は、インバータ
10に接続され、他方の入力I2は、インバータ11に接続さ
れている。そして、それらインバータ10および11の出力
には、更にインバータ12および13が接続さている。それ
ら４つのインバータ10〜13の出力は、４つのANDゲート1
4〜17で構成されたデコードゲートアレイに入力されて
いる。それらANDゲート14〜17の各出力が、デコードデ
ータ01、02、03、04を与える。

入力I1及びI2とデコードデータ01、02、03、04との関係
を示すと、以下の第１表のようになる。

発明が解決しようとする課題 上述した従来のデコーダ回路では４出力にデコードする
ためには、入力信号が２本必要となる。

このため、LSIにこの様な回路が多く含まれ、入力が外
部へ直接つながる場合、パッケージのピンを多く使用し
てしまい、他の信号に使えるピンが制限されるという不
都合が生じる。

そこで、本発明は、入力信号線を少なくすることがてき
るデコーダ回路を提供せんとするものである。

問題点を解決するための手段 本発明によるならば、１つの入力端子に少なくとも２つ
の入力ゲートが接続され、それら入力ゲートの一方の入
力ゲートは、第２の入力ゲートの閾値電圧より高い閾値
電圧及び低い閾値電圧を有するヒステリシス入出力特性
を有しており、前記第１および第２の入力ゲートのそれ
ぞれの出力信号の正相及び逆相の信号がそれぞれデコー
ドゲートアレイに供給されるように構成されたデコーダ
回路が提供される。

作用 上述した本発明によるデコーダ回路では、２つの入力ゲ
ートが接続された入力端子に、第１の入力ゲートの高い
閾値電圧と、第２の入力ゲートの閾値電圧と、第１の入
力ゲートの低い閾値電圧とで区分される電圧を印加する
ことにより、第１および第２の入力ゲートのそれぞれの
出力信号の正相及び逆相の信号とで４つの異なる組み合
わせを実現できる。従って、それらをデコードゲートア
レイに入力することにより、４つの出力信号を生成でき
る。従って、従来と同様のデコーダ出力を少ない入力信
号線で実現できる。

実施例 実施例１ 以下、本発明によるデコーダ回路の実施例を図面を参照
して説明する。

第１図は、本発明によるデコーダ回路の一実施例を示す
回路図である。第１図に示すように、図示のデコーダ回
路は、１つの入力Ｉに接続されたインバータ１および２
と、それらインバータ１および２の出力に接続された２
つのインバータ３および４と、４つのインバータ１〜４
の出力を組み合わせてそれぞれ２つ受ける４つのANDゲ
ート５〜８とから構成されている。そして、４つのAND
ゲート５〜８がそれぞれデコーダ回路の出力電圧O1〜O4
を出力する。

第２図は第１図に示すインバータ１、２の入出力特性を
示しており、図において太線21はインバータ１の入出力
特性を示し、実線22はインバータ２の入出力特性であ
る。

したがって、第１図において、入力電圧Ｉを第２図のＡ
→Ｂ→Ｃ→Ｄ→Ｃ→Ｂ→Ａの様に変化させると、インバ
ータ１、２の出力電圧及び回路出力電圧O1〜O4は、以下
の第２表の如く変化する。

第２表から明らかなように電入力電圧を変化させること
により、出力O1〜O4に４通りの出力結果を得ることがで
きる。これをまとめたものが第３表である。

第３表より、入力電圧がＡの範囲にある場合はO1のみが
１となり、O1〜O4が“1000"という結果が得られる。入
力電圧をＤ→Ｃ→Ｂの範囲に順次変化させるとO2のみが
１となり“0100"という結果が得られる。また、入力電
圧をＡ→Ｂ→Ｃの範囲に順次変化させるとO3のみが１と
なり“0010"という結果が得られ、入力電圧がＤの範囲
にある場合はO4のみが１となり“0001"という結果が得
られる。

以上より、本実施例の回路は入力電圧をコントロールす
ることにより、１−４デコーダとして動作することがで
きる。

実施例２ 第４図は本発明の実施例２の回路図である。B1は第２図
の太線21の入出力特性をもつインバータ、B2は第２図の
実線22の入出力特性をもつインバータ、B3〜B6はインバ
ータ、B7〜B14はANDゲートである。

この回路において、入力端子電圧を第４表のように変化
させると、出力結果として、８通りの結果が得られる。
但し、この表において、Ａ、Ｂ、Ｃ、Ｄは前述の第２図
の入力電圧範囲を示している。

従って、この実施例２の回路では、８出力をデコードす
るのに、従来回路のように３入力必要でなく、２入力の
みで実現できるという利点がある。

発明の効果 以上説明したように本発明は、入力回路をヒステリシス
入出力特性をもつ入力ゲートで構成することにより、従
来の構成によるデコーダ回路より少ない入力数により従
来と同等のデコーダ出力を得ることができる効果があ
る。

【図面の簡単な説明】

第１図は、本発明によるデコーダ回路の１実施例の回路
図、 第２図は、第１図のインバータ１、２の入出力特性を示
す図、 第３図は、従来の２−４デコーダ回路図、 第４図は、本発明によるデコーダ回路の第２実施例の回
路図である。 〔主な参照符号〕 １、２、３、４、B1、B2、B3、B4、B5、B6……インバー
タ ５、６、７、８、B7、B8、B9、B10、B11、B12、B13、B1
4……ANDゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】１つの入力端子に少なくとも２つの入力ゲ
   ートが接続され、それら入力ゲートの一方の入力ゲート
   は、他方の入力ゲートの閾値電圧より高い閾値電圧及び
   低い閾値電圧を有するヒステリシス入出力特性を有して
   おり、前記２つの入力ゲートのそれぞれの出力信号の正
   相及び逆相の信号がそれぞれデコードゲートアレイに供
   給されるように構成されたデコーダ回路。