JPH0884053A - Ｊ−ｋフリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【目的】 少ない素子数で構成でき、集積回路中の占有
面積が小さくなり、集積回路のコストを低減することが
できるＪ−Ｋフリップフロップ回路を提供する。 【構成】 第１の電源ノードと出力ノードとの間に直列
接続された少なくとも３個の第１導電型ＭＯＳトランジ
スタと、前記出力ノードと第２の電源ノードとの間に直
列接続された少なくとも３個の第２導電型ＭＯＳトラン
ジスタと、前記出力ノードからの出力に対応した電圧レ
ベルを保持する第１のレベル保持部と、この出力側に接
続されたクロックドインバータと、この出力側に接続さ
れた第２のレベル保持部とを備え、第１導電型ＭＯＳト
ランジスタの各々のゲートに、クロック信号、Ｋ信号の
反転信号、及び出力データの反転信号をそれぞれ供給す
ると共に、第２導電型ＭＯＳトランジスタの各々のゲー
トに、少なくともクロック信号の反転信号、Ｊ信号、及
び前記出力データの反転信号をそれぞれ供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路等で構
成されるＪ−Ｋフリップフロップ回路に関する。

【０００２】

【従来の技術】従来、この種の分野の技術としては例え
ば図７に示すようなものがあった。

【０００３】図７は、従来のＪ−Ｋフリップフロップ回
路の一構成例を示す回路図である。

【０００４】このＪ−Ｋフリップフロップ回路によれ
ば、端子１０１，１０２にそれぞれ“Ｈ”レベルのＪ信
号及び“Ｌ”レベルのＫ信号が入力されたときは、ＮＯ
Ｒゲート１０３の出力が“Ｌ”レベルとなり、ＮＯＲゲ
ート１０５の出力は“Ｈ”レベルとなる。その結果、ク
ロックドインバータ１０６の出力は、次の反転クロック
信号ＢＣＰの立上り時に“Ｌ”レベルとなり、逆並列接
続されたインバータ１０７，１０８の出力は“Ｈ”レベ
ルとなる。

【０００５】そして、その後のクロック信号ＣＰの立上
り時に、クロックドインバータ１０９の出力が“Ｌ”レ
ベルとなる。そのため、逆並列接続されたインバータ１
１０，１１１の出力である出力信号Ｑは“Ｈ”レベルと
なり、またクロックドインバータ１０９の出力である反
転出力信号ＢＱは“Ｌ”レベルとなり、このＪ−Ｋフリ
ップフロップ回路はセット状態となる。

【０００６】端子１０１，１０２にそれぞれ“Ｌ”レベ
ルのＪ信号及び“Ｈ”レベルのＫ信号が入力されたとき
は、ＮＯＲゲート１０５の出力は“Ｌ”レベルとなる。
その結果、出力信号Ｑは“Ｌ”レベルとなり、このＪ−
Ｋフリップフロップ回路はリセット状態となる。

【０００７】端子１０１，１０２に、共に“Ｌ”レベル
のＪ信号及びＫ信号がそれぞれ入力されたときは、出力
信号Ｑは前の状態を維持する。また、端子１０１，１０
２に、共に“Ｈ”レベルのＪ信号及びＫ信号がそれぞれ
入力されたときは、全体の回路はトグル型フリップフロ
ップ回路となり、クロック信号ＣＰが“Ｌ”レベルから
“Ｈ”レベルに変化する度に出力信号Ｑは反転する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のＪ−Ｋフリップフロップ回路では、回路を構成する
ＭＯＳトランジスタの数が多く、そのため、集積回路に
使用するとき占有面積が大きくなり、集積回路のコスト
上昇を招くという問題があった。すなわち、図７に示す
回路をＣＭＯＳで構成した場合、Ｊ信号が入力される２
入力ＮＯＲゲート１０３が４素子、Ｋ信号と前記ＮＯＲ
ゲート１０３の出力が入力されているＡＮＤ−ＮＯＲ複
合ゲート１０５が６素子、２個のクロックドインバータ
１０６，１０９が各々４素子で合計８素子、４個のイン
バータ１０７，１０８，１１０，１１１が各々２素子で
合計８素子である。これらを全て合計すると２６素子と
なる。

【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、少ない素子数
で構成できるＪ−Ｋフリップフロップ回路を提供するこ
とである。またその他の目的は、集積回路中の占有面積
が小さくなり、集積回路のコストを低減することができ
るＪ−Ｋフリップフロップ回路を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１の電源ノードと出力ノー
ドとの間に直列接続された少なくとも３個の第１導電型
ＭＯＳトランジスタと、前記出力ノードと第２の電源ノ
ードとの間に直列接続された少なくとも３個の第２導電
型ＭＯＳトランジスタと、前記出力ノードからの出力に
対応した電圧レベルを保持する第１のレベル保持部と、
前記第１のレベル保持部の出力側に接続されたクロック
ドインバータと、前記クロックドインバータの出力に対
応した電圧レベルを保持する第２のレベル保持部とを備
え、該第２のレベル保持部の出力を出力データとするＪ
−Ｋフリップフロップ回路であって、前記第１導電型Ｍ
ＯＳトランジスタの各々のゲートに、少なくともクロッ
ク信号、Ｋ信号の反転信号、及び前記出力データの反転
信号をそれぞれ供給すると共に、前記第２導電型ＭＯＳ
トランジスタの各々のゲートに、少なくともクロック信
号の反転信号、Ｊ信号、及び前記出力データの反転信号
をそれぞれ供給することにある。

【００１１】第２の発明の特徴は、第１の電源ノードと
出力ノードとの間に直列接続された少なくとも３個の第
１導電型ＭＯＳトランジスタと、前記出力ノードと第２
の電源ノードとの間に直列接続された少なくとも３個の
第２導電型ＭＯＳトランジスタと、前記出力ノードから
の出力に対応した電圧レベルを保持する第１のレベル保
持部と、前記第１のレベル保持部の出力側に接続された
クロックドインバータと、前記クロックドインバータの
出力に対応した電圧レベルを保持する第２のレベル保持
部とを備え、前記クロックドインバータの出力を出力デ
ータとするＪ−Ｋフリップフロップ回路であって、前記
第１導電型ＭＯＳトランジスタの各々のゲートに、少な
くともクロック信号、Ｊ信号の反転信号、及び前記出力
データをそれぞれ供給すると共に、前記第２導電型ＭＯ
Ｓトランジスタの各々のゲートに、少なくともクロック
信号の反転信号、Ｋ信号、及び前記出力データをそれぞ
れ供給することにある。

【００１２】

【作用】上述の如き構成の本発明によれば、例えばＪ信
号とＫ信号が異なるときには、その内容に応じて出力デ
ータがセットまたはリセット状態となり、Ｊ信号及びＫ
信号が共に同一であるときにはその内容に応じて前の出
力データを出力する、またはトグルモードとなる。この
ように、少ない素子数で従来のＪ−Ｋフリップフロップ
回路と同等の機能を実現することができる。

【００１３】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示すＪ−Ｋフリッ
プフロップ回路の回路図である。

【００１４】このＪ−Ｋフリップフロップ回路は、電源
電位ＶＤＤ（第１の電源ノード）とノードＮ１（出力ノ
ード）との間に第１導電型ＭＯＳトランジスタであるＰ
チャネルＭＯＳトランジスタ（以下、単にＰ−ＭＯＳと
いう）１，２，３が直列接続されている。さらに、前記
ノードＮ１とグランド電位ＧＮＤ（第２の電源ノード）
との間に第２導電型ＭＯＳトランジスタであるＮチャネ
ルＭＯＳトランジスタ（以下、単にＮ−ＭＯＳという）
４，５，６が直列接続されている。

【００１５】前記Ｐ−ＭＯＳ１，２の各ゲートは、入力
端子７，８がそれぞれ接続され、その入力端子７，８に
は、それぞれクロック信号ＣＰ、及びＫ信号の反転信号
ＢＫが入力されるようになっている。また、前記Ｎ−Ｍ
ＯＳ４，５の各ゲートは、入力端子９，１０がそれぞれ
接続され、その入力端子９，１０には、それぞれクロッ
ク信号ＣＰの反転信号ＢＣＰ、及びＪ信号が入力される
ようになっている。

【００１６】さらに、前記ノードＮ１とノードＮ２との
間には逆並列接続されたインバータ１１，１２（第１の
レベル保持部）が接続され、さらにノードＮ２には、ク
ロックドインバータ１３が接続されている。ここで、ク
ロックドインバータ１３は、クロック信号ＣＰが“Ｈ”
レベルのときにその入力を反転して出力する機能を有す
る。このクロックドインバータ１３の出力側のノードＮ
３は、前記Ｐ−ＭＯＳ３及び前記Ｎ−ＭＯＳ６の各ゲー
トに接続されている。

【００１７】そして、前記ノードＮ３と出力端子１６と
の間には逆並列接続されたインバータ１４，１５（第２
のレベル保持部）が接続され、前記出力端子１６から出
力信号Ｑが送出される一方、前記ノードＮ３が出力端子
１７に接続され、該出力端子１７から出力信号Ｑの反転
信号ＢＱが送出されるようになっている。

【００１８】次に、本実施例の動作（Ａ），（Ｂ），
（Ｃ）を説明する。

【００１９】（Ａ）Ｊ信号が“Ｈ”レベルでＫ信号が
“Ｌ”レベルのときの動作 Ｊ信号が“Ｈ”レベルでＫ信号が“Ｌ”レベルのとき
は、Ｎ−ＭＯＳ５はオンし、Ｐ−ＭＯＳ２はオフする。
ここで、ノードＮ１が“Ｈ”レベルであるときはノード
Ｎ３も“Ｈ”レベルであるので、Ｎ−ＭＯＳ６はオンで
あり、この時、反転クロック信号ＢＣＰが“Ｈ”レベル
となると、Ｎ−ＭＯＳ４もオンとなり、ノードＮ１は
“Ｈ”レベルから“Ｌ”レベルに変化する。そして、次
にクロックＣＫが“Ｈ”レベルに立ち上がったとき、ノ
ードＮ３つまり出力端子１７は“Ｌ”レベルに、出力端
子１６は“Ｈ”レベルになる。即ち、出力信号Ｑは
“Ｈ”レベルに、反転出力信号ＢＱは“Ｌ”レベルにな
る。

【００２０】ノードＮ１が“Ｌ”レベルのときは、イン
バータ１１，１２によってノードＮ２には“Ｈ”レベル
が保持されるので、ノードＮ３は“Ｌ”レベルであり、
インバータ１４，１５によって出力端子１６は“Ｈ”レ
ベルを保持する。このとき、ノードＮ３が“Ｌ”レベル
であるので、Ｐ−ＭＯＳ３がオンでＮ−ＭＯＳ６はオフ
であるが、Ｐ−ＭＯＳ２がオフであるため、クロックＣ
Ｋが“Ｌ”レベルになってＰ−ＭＯＳ１がオンしてもノ
ードＮ１の電位は変化せず、従って次にクロックＣＫが
“Ｈ”レベルになってクロックドインバータ１３が活性
化しても、出力信号Ｑは“Ｈ”レベルを維持する。

【００２１】（Ｂ）Ｊ信号が“Ｌ”レベルでＫ信号が
“Ｈ”レベルのときの動作 Ｊ信号が“Ｌ”レベルでＫ信号が“Ｈ”レベルのとき
は、Ｎ−ＭＯＳ５はオフし、Ｐ−ＭＯＳ２はオンする。
ここで、ノードＮ１が“Ｌ”レベルであるときは、イン
バータ１１，１２によってノードＮ２は“Ｈ”レベルが
保持されるので、ノードＮ３は“Ｌ”レベルである。そ
の結果、Ｐ−ＭＯＳ３はオンであり、この時、クロック
信号ＣＰが“Ｌ”レベルとなると、Ｐ−ＭＯＳ１がオン
となり、ノードＮ１は“Ｌ”レベルから“Ｈ”レベルに
変化する。そして、次にクロックＣＫが“Ｈ”レベルに
立ち上がったとき、ノードＮ３つまり出力端子１７は
“Ｈ”レベルに、出力端子１６は“Ｌ”レベルになる。
即ち、出力信号Ｑは“Ｌ”レベルに、反転出力信号ＢＱ
は“Ｈ”レベルになり、回路はセット状態となる。

【００２２】ノードＮ１が“Ｈ”レベルのときは、イン
バータ１１，１２によってノードＮ２には“Ｌ”レベル
が保持されるので、ノードＮ３は“Ｈ”レベルであり、
インバータ１４，１５によって出力端子１６は“Ｌ”レ
ベルを保持する。このとき、ノードＮ３が“Ｈ”レベル
であるので、Ｐ−ＭＯＳ３がオフでＮ−ＭＯＳ６がオン
であるが、Ｎ−ＭＯＳ５はオフであるため、反転クロッ
ク信号ＢＣＫが“Ｈ”レベルになってＮ−ＭＯＳ４がオ
ンしてもノードＮ１の電位は変化せず、従って次にクロ
ックＣＫが“Ｈ”レベルになってクロックドインバータ
１３が活性化しても、出力信号Ｑは“Ｌ”レベルを維持
する。

【００２３】（Ｃ）Ｊ信号及びＫ信号が共に“Ｌ”レベ
ルのときの動作 Ｊ信号及びＫ信号が共に“Ｌ”レベルのときは、Ｎ−Ｍ
ＯＳ５及びＰ−ＭＯＳ２は共にオフであり、クロック信
号ＣＰが“Ｌ”レベルまたはその反転信号ＢＣＰが
“Ｈ”レベルになっても、ノードＮ１の電位は変化しな
い。従って、ノードＮ２及び出力端子１６は、それぞれ
インバータ１１，１２及びインバータ１４，１５によっ
て前の状態が保持されている。従って、次にクロック信
号ＣＰが“Ｈ”レベルになってクロックドインバータ１
３が活性化しても、出力信号Ｑは前の状態を維持する。

【００２４】（Ｄ）Ｊ信号及びＫ信号が共に“Ｈ”レベ
ルのときの動作 Ｊ信号及びＫ信号が共に“Ｈ”レベルのときは、Ｎ−Ｍ
ＯＳ５及びＰ−ＭＯＳ２が共にオンである。このとき、
全体の回路はトグル型フリップフロップ回路（トグルモ
ード）となり、クロック信号ＣＰが“Ｌ”レベルから
“Ｈ”レベルに変化する度に出力信号Ｑは反転する。

【００２５】以上のように、図１の回路はＪ−Ｋフリッ
プフロップ回路として動作することが分かる。

【００２６】本実施例の回路の素子数は、Ｐ−ＭＯＳ
１，２，３とＮ−ＭＯＳ４，５，６で計６素子、４個の
インバータ１１，１２，１４，１５が各々２素子で計８
素子、及びクロックドインバータ１３が４素子となり、
合計１８素子で構成することができ、同様の機能を有す
る上記図７の従来の回路では合計２６素子が必要となる
のに比べ、大幅に素子数を低減することができる。

【００２７】図２は、上記第１実施例の変形例を示すＪ
−Ｋフリップフロップ回路の回路図であり、図１と共通
の要素には同一の符号を付し、その詳細な説明を省略す
る。

【００２８】このＪ−Ｋフリップフロップ回路は、上記
図１に示した回路において、インバータ１１，１４に置
き換えて、２入力ＮＡＮＤゲート１１Ａ，１４Ａを設
け、これらＮＡＮＤゲート１１Ａ，１４Ａの入力の一方
をＳＮ信号入力用の端子２１に共通接続したものであ
る。

【００２９】この回路によれば、ＳＮ信号が“Ｌ”レベ
ルのときに、出力信号Ｑが“Ｈ”レベル、反転出力信号
ＢＱが“Ｌ”レベルのセット状態となる。

【００３０】図３は、上記第１実施例の他の変形例を示
すＪ−Ｋフリップフロップ回路の回路図であり、図１と
共通の要素には同一の符号を付し、その詳細な説明を省
略する。

【００３１】このＪ−Ｋフリップフロップ回路は、上記
図１に示した回路において、インバータ１１，１４に置
き換えて、２入力ＮＯＲゲート１１Ｂ，１４Ｂを設け、
これらＮＯＲゲートゲート１１Ｂ，１４Ｂの入力の一方
をＲ信号入力用の端子２２に共通接続したものである。

【００３２】この回路によれば、Ｒ信号が“Ｈ”レベル
のときに、出力信号Ｑが“Ｌ”レベル、反転出力信号Ｂ
Ｑが“Ｈ”レベルのリセット状態となる。

【００３３】図４は、本発明の第２実施例を示すＪ−Ｋ
フリップフロップ回路の回路図であり、図１と共通の要
素には同一の符号が付されている。

【００３４】このＪ−Ｋフリップフロップ回路は、上記
図１に示す回路において、Ｋ信号の反転信号ＢＫに代え
てＪ信号の反転信号ＢＪを端子８に入力し、端子１０に
はＪ信号に代えてＫ信号を入力し、さらに出力端子１６
から反転出力信号ＢＱを、出力端子１７からは出力信号
Ｑを取り出すようにしたものである。すなわち、本実施
例の構成によれば、ノードＮ３から取り出される出力信
号ＱがＰ−ＭＯＳ３及びＮ−ＭＯＳ６の各ゲートに供給
されるようになっている。

【００３５】次に、本実施例の動作（Ａ），（Ｂ），
（Ｃ）を説明する。

【００３６】（Ａ）Ｊ信号が“Ｈ”レベルでＫ信号が
“Ｌ”レベルのときの動作 Ｊ信号が“Ｈ”レベルでＫ信号が“Ｌ”レベルのとき
は、Ｎ−ＭＯＳ５はオフし、Ｐ−ＭＯＳ２はオンする。
ここで、ノードＮ１が“Ｌ”レベルであるときはノード
Ｎ３も“Ｌ”レベルであり、従って、Ｐ−ＭＯＳ３もオ
ンであり、この時、信号ＢＣＰが“Ｌ”レベルとなる
と、Ｐ−ＭＯＳ１がオンとなる。ノードＮ１は“Ｌ”レ
ベルから“Ｈ”レベルに変化し、次にクロック信号ＣＰ
が“Ｈ”レベルに立ち上がったとき、ノードＮ３は
“Ｈ”レベル、出力端子１６は“Ｌ”レベルになり、回
路はセット状態となる。

【００３７】ノードＮ１が“Ｈ”レベルのときは、ノー
ドＮ３は“Ｈ”レベルであり、Ｐ−ＭＯＳ３がオフでＮ
−ＭＯＳ６はオンであるが、Ｎ−ＭＯＳ５がオフである
ため、反転クロック信号ＢＣＰが“Ｈ”レベルになって
Ｎ−ＭＯＳ４がオンしてもノードＮ１の電位は変化せ
ず、従って次にクロック信号ＣＰが“Ｈ”レベルになっ
ても、出力信号Ｑは“Ｈ”レベルのままであり、回路は
セット状態である。

【００３８】（Ｂ）Ｊ信号が“Ｌ”レベルでＫ信号が
“Ｈ”レベルのときの動作 Ｊ信号が“Ｌ”レベルでＫ信号が“Ｈ”レベルのとき
は、Ｎ−ＭＯＳ５はオンし、Ｐ−ＭＯＳ２はオフする。
ここで、ノードＮ１が“Ｈ”レベルであるときは、ノー
ドＮ３も“Ｈ”レベルであり、従って、Ｎ−ＭＯＳ６も
オンである。この時、反転クロック信号ＢＣＰが“Ｈ”
レベルとなると、Ｎ−ＭＯＳ４がオンとなり、ノードＮ
１は“Ｈ”レベルから“Ｌ”レベルに変化し、次にクロ
ックＣＫが“Ｈ”レベルに立ち上がったとき、ノードＮ
３は“Ｌ”レベルに、出力端子１６は“Ｈ”レベルにな
る。即ち回路はリセット状態となる。

【００３９】ノードＮ１が“Ｌ”レベルのときは、ノー
ドＮ３は“Ｌ”レベルであり、Ｐ−ＭＯＳ３がオンでＮ
−ＭＯＳ６がオフであるが、Ｐ−ＭＯＳ２がオフである
ため、クロック信号ＣＰが“Ｌ”レベルになってＰ−Ｍ
ＯＳ１がオンしてもノードＮ１の電位は変化せず、従っ
て次にクロック信号ＣＰが“Ｈ”レベルになっても、出
力信号Ｑは“Ｌ”レベルのままであり、回路はリセット
状態である。

【００４０】（Ｃ）Ｊ信号及びＫ信号が共に“Ｌ”レベ
ルのときの動作 Ｊ信号及びＫ信号が共に“Ｌ”レベルのときは、Ｎ−Ｍ
ＯＳ５及びＰ−ＭＯＳ２は共にオフであり、ノードＮ１
の電位は、クロック信号ＣＰが“Ｌ”レベルまたはその
反転信号ＢＣＰが“Ｈ”レベルになっても変化せず、次
にクロック信号ＣＰが“Ｈ”レベルになっても出力信号
Ｑは前の状態を維持する。

【００４１】（Ｄ）Ｊ信号及びＫ信号が共に“Ｈ”レベ
ルのときの動作 Ｊ信号及びＫ信号が共に“Ｈ”レベルのときは、Ｎ−Ｍ
ＯＳ５及びＰ−ＭＯＳ２が共にオンである。このとき、
図１の回路と同様に、全体の回路はトグル型フリップフ
ロップ回路（トグルモード）となり、クロック信号ＣＰ
が“Ｌ”レベルから“Ｈ”レベルに変化する度に出力信
号Ｑは反転する。

【００４２】以上のように、本実施例の回路もＪ−Ｋフ
リップフロップ回路として動作することが分かる。

【００４３】また、本実施例の回路の素子数も、図１の
回路と同様に合計１８素子で構成することができ、同様
の機能を有する上記図７の従来の回路に比べて、大幅に
素子数を低減することができる。

【００４４】図５は、上記第２実施例の変形例を示すＪ
−Ｋフリップフロップ回路の回路図であり、図４と共通
の要素には同一の符号を付し、その詳細な説明を省略す
る。このＪ−Ｋフリップフロップ回路は、上記図４に示
した回路において、インバータ１１，１４に置き換え
て、２入力ＮＡＮＤゲート１１Ａ，１４Ａを設け、これ
らＮＡＮＤゲート１１Ａ，１４Ａの入力の一方を端子２
１に共通接続し、この端子２１にＲＮ信号を入力するよ
うにしたものである。

【００４５】この回路によれば、ＲＮ信号が“Ｌ”レベ
ルのときリセット状態となる。

【００４６】図６は、上記第２実施例の他の変形例を示
すＪ−Ｋフリップフロップ回路の回路図であり、図４と
共通の要素には同一の符号を付し、その詳細な説明を省
略する。

【００４７】このＪ−Ｋフリップフロップ回路は、上記
図４に示した回路において、インバータ１１，１４に置
き換えて、２入力ＮＯＲゲート１１Ｂ，１４Ｂを設け、
これらＮＯＲゲート１１Ｂ，１４Ｂの入力の一方を端子
２２に共通接続し、この端子２２にＳ信号を入力するよ
うにしたものである。

【００４８】この回路によれば、Ｓ信号が“Ｈ”レベル
のときに、セット状態となる。

【００４９】図８、図９はそれぞれ図１及び図４におい
てクロックドインバータ１３、インバータ１４、１５で
構成される第２のレベル取り込み及び保持回路をトラン
スミッションゲート１６とインバータ１７、１８で構成
するようにした他の実施例を示す。

【００５０】

【発明の効果】以上詳細に説明したように本発明によれ
ば、従来のＪ−Ｋフリップフロップ回路と同様の機能を
有しつつも、従来より大幅に素子数を低減することがで
きる。これにより、集積回路に使用する際の占有面積が
小さくて済み、集積回路の低コスト化を図ることが可能
となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すＪ−Ｋフリップフロ
ップ回路の回路図である。

【図２】第１実施例の変形例を示すＪ−Ｋフリップフロ
ップ回路の回路図である。

【図３】第１実施例の他の変形例を示すＪ−Ｋフリップ
フロップ回路の回路図である。

【図４】本発明の第２実施例を示すＪ−Ｋフリップフロ
ップ回路の回路図である。

【図５】第２実施例の変形例を示すＪ−Ｋフリップフロ
ップ回路の回路図である。

【図６】第２実施例の他の変形例を示すＪ−Ｋフリップ
フロップ回路の回路図である。

【図７】従来のＪ−Ｋフリップフロップ回路の一構成例
を示す回路図である。

【図８】第１実施例のさらに他の変形例を示すＪ−Ｋフ
リップフロップ回路の回路図である。

【図９】第２実施例のさらに他の変形例を示すＪ−Ｋフ
リップフロップ回路の回路図である。

【符号の説明】

１，２，３ Ｐ−ＭＯＳ ４，５，６ Ｎ−ＭＯＳ １１，１２ インバータ（第１のレベル保持部） １３ クロックドインバータ １４，１５ インバータ（第２のレベル保持部） ＶＤＤ 電源電位 ＧＮＤ グランド Ｎ１ 出力ノード ＣＰ クロック信号 ＢＣＰ クロック信号ＣＰの反転信号 Ｊ Ｊ信号 ＢＪ Ｊ信号の反転信号 Ｋ Ｋ信号 ＢＫ Ｋ信号の反転信号 Ｑ 出力信号 ＢＱ 出力信号Ｑの反転信号 １１Ａ，１４Ａ ２入力ＮＡＮＤゲート １１Ｂ，１４Ｂ ２入力ＮＯＲゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｊ−Ｋフリップフロップ回路であって、
   第１の電源端子と出力端子間に少くとも３個の第１の導
   電型ＭＯＳトランジスタを直列に接続し、前記第１の導
   電型ＭＯＳトランジスタの各々のゲートにクロック信
   号、Ｋ信号の反転信号、Ｑ出力の反転信号を入力し、第
   ２の電源端子と前記出力端子の間に少くとも３個の第２
   の導電型ＭＯＳトランジスタを直列に接続し、前記第２
   の導電型ＭＯＳトランジスタの各々のゲートに前記クロ
   ック信号の反転信号、Ｊ信号、Ｑ出力の反転信号を入力
   することを特徴とするＪ−Ｋフリップフロック回路。
2. 【請求項２】 Ｊ−Ｋフリップフロップ回路であって、
   第１の電源端子と出力端子の間に少くとも３個の第１の
   導電型ＭＯＳトランジスタを直列に接続し、前記第１の
   導電型ＭＯＳトランジスタの各々のゲートにクロック信
   号、Ｊ信号の反転信号、Ｑ出力信号を入力し、第２の電
   源端子と前記出力端子の間に少くとも３個の第２の導電
   型ＭＯＳトランジスタを直列に接続し、前記第２の導電
   型ＭＯＳトランジスタの各々のゲートに前記クロック信
   号の反転信号、Ｋ信号、Ｑ出力信号を入力することを特
   徴とするＪ−Ｋフリップフロップ回路。
3. 【請求項３】 第１の電源ノードと出力ノードとの間に
   直列接続された少なくとも３個の第１導電型ＭＯＳトラ
   ンジスタと、前記出力ノードと第２の電源ノードとの間
   に直列接続された少なくとも３個の第２導電型ＭＯＳト
   ランジスタと、前記出力ノードからの出力に対応した電
   圧レベルを保持する第１のレベル保持部と、前記第１の
   レベル保持部の出力側に接続されたクロックドインバー
   タと、前記クロックドインバータの出力に対応した電圧
   レベルを保持する第２のレベル保持部とを備え、該第２
   のレベル保持部の出力を出力データとするＪ−Ｋフリッ
   プフロップ回路であって、 前記第１導電型ＭＯＳトランジスタの各々のゲートに、
   少なくともクロック信号、Ｋ信号の反転信号、及び前記
   出力データの反転信号をそれぞれ供給すると共に、前記
   第２導電型ＭＯＳトランジスタの各々のゲートに、少な
   くともクロック信号の反転信号、Ｊ信号、及び前記出力
   データの反転信号をそれぞれ供給することを特徴とする
   Ｊ−Ｋフリップフロップ回路。
4. 【請求項４】第１の電源ノードと出力ノードとの間に直
   列接続された少なくとも３個の第１導電型ＭＯＳトラン
   ジスタと、前記出力ノードと第２の電源ノードとの間に
   直列接続された少なくとも３個の第２導電型ＭＯＳトラ
   ンジスタと、前記出力ノードからの出力に対応した電圧
   レベルを保持する第１のレベル保持部と、前記第１のレ
   ベル保持部の出力側に接続されたクロックドインバータ
   と、前記クロックドインバータの出力に対応した電圧レ
   ベルを保持する第２のレベル保持部とを備え、前記クロ
   ックドインバータの出力を出力データとするＪ−Ｋフリ
   ップフロップ回路であって、 前記第１導電型ＭＯＳトランジスタの各々のゲートに、
   少なくともクロック信号、Ｊ信号の反転信号、及び前記
   出力データをそれぞれ供給すると共に、前記第２導電型
   ＭＯＳトランジスタの各々のゲートに、少なくともクロ
   ック信号の反転信号、Ｋ信号、及び前記出力データをそ
   れぞれ供給することを特徴とするＪ−Ｋフリップフロッ
   プ回路。