JPS6197745A - 加算回路 - Google Patents
加算回路Info
- Publication number
- JPS6197745A JPS6197745A JP21781384A JP21781384A JPS6197745A JP S6197745 A JPS6197745 A JP S6197745A JP 21781384 A JP21781384 A JP 21781384A JP 21781384 A JP21781384 A JP 21781384A JP S6197745 A JPS6197745 A JP S6197745A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- carry
- equal
- exclusive
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＮ ＣＭＯ６構成の加算回路に関するもので
、特に小規模の加算器に使用されるものである〇 〔発明の技術的胃景とその問題点〕 従来、この種の加算回路においては、様々な高速加算方
式が提唱されている。例えば桁上は先見回路（ＣＬＡ）
はその−例で、この回路は語長が長くかつ高速な演算が
要求されるシステムには有効なものである。しかし、高
速性の反面、ハードウェア量の増大やシステムの複雑化
をもたらす。このため、比較的小規模なシステムにおい
て、少ないハードウェア量で加算器を構成する場合、上
記ＣＬＡは有効とは言えない。
、特に小規模の加算器に使用されるものである〇 〔発明の技術的胃景とその問題点〕 従来、この種の加算回路においては、様々な高速加算方
式が提唱されている。例えば桁上は先見回路（ＣＬＡ）
はその−例で、この回路は語長が長くかつ高速な演算が
要求されるシステムには有効なものである。しかし、高
速性の反面、ハードウェア量の増大やシステムの複雑化
をもたらす。このため、比較的小規模なシステムにおい
て、少ないハードウェア量で加算器を構成する場合、上
記ＣＬＡは有効とは言えない。
そこで、少ないハードウェア量で簡単に構成できる加算
器として、第５図に示すようなリップル桁上げ加算器が
ある。すなわち、第５図における排他的オアダート１１
およびナントゲート１２にはそれぞれ、２つのオペラン
ドＡｉ、Ｂｌが供給される。上記排他的オアゲート１１
およびこの桁（１桁）へのキャリー信号Ｃ１はそれぞれ
、排他的オアゲート１３、ナントゲート１４に供給され
る。前記ナントゲート１２および１４の出力はそれぞれ
、ナントゲート１５に供給される。そして、上記排他的
オアゲート１３から和出力Ｓｉを得るとともに１上記ナ
ンドダート１５からこの１桁からのキャリー信号ＣＩ＋
１を得るようになっている。
器として、第５図に示すようなリップル桁上げ加算器が
ある。すなわち、第５図における排他的オアダート１１
およびナントゲート１２にはそれぞれ、２つのオペラン
ドＡｉ、Ｂｌが供給される。上記排他的オアゲート１１
およびこの桁（１桁）へのキャリー信号Ｃ１はそれぞれ
、排他的オアゲート１３、ナントゲート１４に供給され
る。前記ナントゲート１２および１４の出力はそれぞれ
、ナントゲート１５に供給される。そして、上記排他的
オアゲート１３から和出力Ｓｉを得るとともに１上記ナ
ンドダート１５からこの１桁からのキャリー信号ＣＩ＋
１を得るようになっている。
この上うＩｃ、 リップル桁上げ加算器は、比較的簡単
な構成であるが、桁上げ信号の伝播が１桁あたシ２ダー
トを通過するので、高速演算には不向きである。
な構成であるが、桁上げ信号の伝播が１桁あたシ２ダー
トを通過するので、高速演算には不向きである。
上記リッグル桁上げ加算器と同様に、少ないハードウェ
ア量で構成できる加算器として、マンチェスター減桁上
げ連鎖回路がある。この回路については、Ｃ，ミード、
Ｌ、コンウェイ著「超ＬＳＩシステム入門Ｊ Ｐ、Ｐ
１６８〜１６９に提唱されている。この回路においては
、予めキャリーが伝播するノードをノ・イレベルにグリ
チャージしておくため、キャリーを高速に伝播でき、高
速な演算が可能である。しかし、この回路はダイナミッ
ク席であるので、プリチャーノ回路、グリチャージのタ
イミングを決めるクロ、り信号、およびその制御回路等
が必要となシ、動作の制御が複雑化する欠点がある。
ア量で構成できる加算器として、マンチェスター減桁上
げ連鎖回路がある。この回路については、Ｃ，ミード、
Ｌ、コンウェイ著「超ＬＳＩシステム入門Ｊ Ｐ、Ｐ
１６８〜１６９に提唱されている。この回路においては
、予めキャリーが伝播するノードをノ・イレベルにグリ
チャージしておくため、キャリーを高速に伝播でき、高
速な演算が可能である。しかし、この回路はダイナミッ
ク席であるので、プリチャーノ回路、グリチャージのタ
イミングを決めるクロ、り信号、およびその制御回路等
が必要となシ、動作の制御が複雑化する欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、・少ないノ・−ドウエア量で
あシながら比較的高速で制御も容易なスタテイ、り型の
加算回路を提供することである。
その目的とするところは、・少ないノ・−ドウエア量で
あシながら比較的高速で制御も容易なスタテイ、り型の
加算回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、桁上げ連鎖加算器をスタティック化したもので
、プリチャージの代わシに、桁上げが発生した時にキャ
リー出力ノードをハイレベルに設定するためのＭＯＳ）
ランジスタを設け、このトランジスタを桁上げ生成信号
で導通制御するよりにしている。
ために、桁上げ連鎖加算器をスタティック化したもので
、プリチャージの代わシに、桁上げが発生した時にキャ
リー出力ノードをハイレベルに設定するためのＭＯＳ）
ランジスタを設け、このトランジスタを桁上げ生成信号
で導通制御するよりにしている。
以下、この発明の一実施例について図面を参照して説明
する。第１図は１桁分の加算回路を示すもので、前段か
らのキャリー信号Ｃ４ｎは、排他的オアダート１６の一
方の入力端に供給されるとともに、キャリー信号伝播ラ
イン１７゜を介してＮチャネル型のＭＯＳ ）ランジス
タＴｒｌとＰチャネル型のＭＯＳ ）ランジスタＴｒ２
とが並列接続されて成るトランスファゲートの一端に供
給される。上記排他的ノアゲート１６の他方の入力端に
は桁上げ伝播信号Ｐが供給され、その出力端から和出力
Ｓを得る。まだ、上記トランスファダートを構成するＭ
ＯＳ）ランジスタＴｒ＋ 、 Ｔｒｘにはそれぞれ、桁
上げ伝播信号Ｐおよびその反転信号ｐが供給されて導通
制御される。上記トランス７アダートの他端には、キャ
リー信号伝播ライン１７鵞が接続烙れ、このライン１７
：と電源ｖＤＤ間には、桁上げ生成信号ηで導通制御さ
れるＰチャネル型のＭＯＳ）ランジスタＴｒ３が接続さ
れる。そして、上記キャリー信号伝播ライン１７雪と接
地点間には、桁上げ抹消信号にで導通制御されるＮチャ
ネル型のＭＯＳ トランジスタＴｒ＜が接続されて成る
。
する。第１図は１桁分の加算回路を示すもので、前段か
らのキャリー信号Ｃ４ｎは、排他的オアダート１６の一
方の入力端に供給されるとともに、キャリー信号伝播ラ
イン１７゜を介してＮチャネル型のＭＯＳ ）ランジス
タＴｒｌとＰチャネル型のＭＯＳ ）ランジスタＴｒ２
とが並列接続されて成るトランスファゲートの一端に供
給される。上記排他的ノアゲート１６の他方の入力端に
は桁上げ伝播信号Ｐが供給され、その出力端から和出力
Ｓを得る。まだ、上記トランスファダートを構成するＭ
ＯＳ）ランジスタＴｒ＋ 、 Ｔｒｘにはそれぞれ、桁
上げ伝播信号Ｐおよびその反転信号ｐが供給されて導通
制御される。上記トランス７アダートの他端には、キャ
リー信号伝播ライン１７鵞が接続烙れ、このライン１７
：と電源ｖＤＤ間には、桁上げ生成信号ηで導通制御さ
れるＰチャネル型のＭＯＳ）ランジスタＴｒ３が接続さ
れる。そして、上記キャリー信号伝播ライン１７雪と接
地点間には、桁上げ抹消信号にで導通制御されるＮチャ
ネル型のＭＯＳ トランジスタＴｒ＜が接続されて成る
。
第２図は、前記第１図の回路における桁上げ伝播信号Ｐ
およびその反転信号Ｆ１桁上げ生成信号Ｇ１および桁上
げ抹消信号にの生成回路を示している。すなわち、牙ベ
ランドＡ、Ｂはそれぞれ、排他的オアダート１Ｂ、ナン
ドグートノ９、およびノアダー）Ａｌ１７に供給される
。上記排他的オアゲート１８からは桁上げ伝播信号Ｐが
出力され、この信号Ｐをインバータ２１で反転して下を
得る。また、上記ナンドグートＩ９からは桁上げ生成信
号百が出力され、上記ノアグー）２１）からは桁上げ抹
消信号Ｋが出力される。上記各信号Ｐ、Ｇ、には次式（
１）〜（３）で表わせ、これらの信号は互いに排反で同
時に２つ以上の信号が活性になることはない。
およびその反転信号Ｆ１桁上げ生成信号Ｇ１および桁上
げ抹消信号にの生成回路を示している。すなわち、牙ベ
ランドＡ、Ｂはそれぞれ、排他的オアダート１Ｂ、ナン
ドグートノ９、およびノアダー）Ａｌ１７に供給される
。上記排他的オアゲート１８からは桁上げ伝播信号Ｐが
出力され、この信号Ｐをインバータ２１で反転して下を
得る。また、上記ナンドグートＩ９からは桁上げ生成信
号百が出力され、上記ノアグー）２１）からは桁上げ抹
消信号Ｋが出力される。上記各信号Ｐ、Ｇ、には次式（
１）〜（３）で表わせ、これらの信号は互いに排反で同
時に２つ以上の信号が活性になることはない。
Ｐ＝Ａ■Ｂ ・・・（１）
Ｇ＝Ａ・Ｂ ・・・（２）
Ｋ＝Ａ＋Ｂ ・・・（３）
第３図は、前記第１図の回路を縦続接続してｉビ、トの
加算器を構成した例を示している。
加算器を構成した例を示している。
図示するように、加算回路Ａ、％Ａｎは、キャリー信号
伝播ラインを介して縦続接続されておシ、各回路ＡＯ−
’−Ａｎから和出力Ｓ＠−８ｎを得る。なお、上記各加
算回路Ａｓ−ＡＢには、前記第２図に示した制御信号生
成回路が各対応して設けられ（図示しない）、桁上げ伝
播信号Ｐｏ＃Ｐｎおよびその反転信号百０〜Ｆｎ１桁上
げ生成信号６６〜へ、および桁上げ抹消信号に０〜Ｋｎ
が供給されて制御される。
伝播ラインを介して縦続接続されておシ、各回路ＡＯ−
’−Ａｎから和出力Ｓ＠−８ｎを得る。なお、上記各加
算回路Ａｓ−ＡＢには、前記第２図に示した制御信号生
成回路が各対応して設けられ（図示しない）、桁上げ伝
播信号Ｐｏ＃Ｐｎおよびその反転信号百０〜Ｆｎ１桁上
げ生成信号６６〜へ、および桁上げ抹消信号に０〜Ｋｎ
が供給されて制御される。
次に、上記のような構成において、繭記第１図の回路の
動作を説明する。今、第４ランドＡ。
動作を説明する。今、第４ランドＡ。
Ｂが不一致、すなわち、一方が０″、他方がビとすると
、桁上げ伝播信号Ｐが°ビ、百が一０＝とな、９、ＭＯ
Ｓ）ランジスタフｒＩＩ ７ｒ！がオン状態となる。ま
た、桁上げ生成信号ｄが”ビ、桁上げ抹消信号Ｋが“Ｏ
”となるので、ＭＯＳトランジスタＴｒ３ ｅ ７ｒ４
はともにオフ状態となって、前段からのキャリー信号Ｃ
１ｎに対応した桁上げ信号Ｃ０ｕｔが出力される。この
時、排他的オアダート１６の信号Ｐは”ｌ”であるので
、前段のキャリー信号Ｃ１ｎが１１”であれば和出力Ｓ
は＠Ｏ”となシ（この時Ｃ０ｕｔは１ビ）、Ｃ１ｎが”
０＃であれば和出力Ｓは°１”（Ｃｏｕｔは”０”）と
なる。
、桁上げ伝播信号Ｐが°ビ、百が一０＝とな、９、ＭＯ
Ｓ）ランジスタフｒＩＩ ７ｒ！がオン状態となる。ま
た、桁上げ生成信号ｄが”ビ、桁上げ抹消信号Ｋが“Ｏ
”となるので、ＭＯＳトランジスタＴｒ３ ｅ ７ｒ４
はともにオフ状態となって、前段からのキャリー信号Ｃ
１ｎに対応した桁上げ信号Ｃ０ｕｔが出力される。この
時、排他的オアダート１６の信号Ｐは”ｌ”であるので
、前段のキャリー信号Ｃ１ｎが１１”であれば和出力Ｓ
は＠Ｏ”となシ（この時Ｃ０ｕｔは１ビ）、Ｃ１ｎが”
０＃であれば和出力Ｓは°１”（Ｃｏｕｔは”０”）と
なる。
一方、オペランドＡ、Ｂがともに＠ｌ”であるとすると
、桁上げ伝播信号２１桁上げ生成信号３、および桁上げ
抹消信号には全て１０１となる。
、桁上げ伝播信号２１桁上げ生成信号３、および桁上げ
抹消信号には全て１０１となる。
これによって、ＭＯＳ ）ランジスタＴｒｔ ｐ Ｔｒ
！がオフ状態トなりてトランスファダートがオフすると
ともに、ＭＯＳトランジスタ７ｒ、がオン状態、７ｒ４
がオフ状態となる。従って、キャリー信号伝播ライン１
７３がｔ源ｖＤＤでプルアッグされ、キャリー信号Ｃ０
ｕｔは１１１となる。この時、排他的オアダート１６の
一方の入力端に供給される信号Ｐが＠０”であるので、
５前段からのキャリー信号Ｃｉｎが＠１″であれば和出
力Ｓは＠１″、Ｃ１ｎが０＃であれば和出力Ｓは′″Ｏ
”となる。
！がオフ状態トなりてトランスファダートがオフすると
ともに、ＭＯＳトランジスタ７ｒ、がオン状態、７ｒ４
がオフ状態となる。従って、キャリー信号伝播ライン１
７３がｔ源ｖＤＤでプルアッグされ、キャリー信号Ｃ０
ｕｔは１１１となる。この時、排他的オアダート１６の
一方の入力端に供給される信号Ｐが＠０”であるので、
５前段からのキャリー信号Ｃｉｎが＠１″であれば和出
力Ｓは＠１″、Ｃ１ｎが０＃であれば和出力Ｓは′″Ｏ
”となる。
また、第４ランドＡ、ＢがともにＯ”であるとすると、
桁上げ伝播信号Ｐは“０″、桁上げ生成信号ｄは１″、
桁上げ抹消信号には“ｌ″となる。これによって、ＭＯ
ＳトランノスタＴｒ（。
桁上げ伝播信号Ｐは“０″、桁上げ生成信号ｄは１″、
桁上げ抹消信号には“ｌ″となる。これによって、ＭＯ
ＳトランノスタＴｒ（。
Ｔｒｌがオフ状態となってトランス７７ｃｍトがオフす
るとともに、ＭＯＳ ）ランノスタＴｒ３がオフ状態、
Ｔｒ４がオン状態となる。従って、キャリー信号伝蒲ラ
イン１７２がＭＯＳ ）ランノスタＴｒ４を介して接地
され、キャリー信号Ｃ０ｕｔは０”となる。この時、排
他的オアゲート１６の一方の入力端に供給される信号Ｐ
が０＃であるので、前段からのキャリー信号Ｃｉｎが”
ｌ＃であれば和出力Ｓはｌ”、Ｃ１ｎが”ＯＮであれば
和出力Ｓは“０＃となる。
るとともに、ＭＯＳ ）ランノスタＴｒ３がオフ状態、
Ｔｒ４がオン状態となる。従って、キャリー信号伝蒲ラ
イン１７２がＭＯＳ ）ランノスタＴｒ４を介して接地
され、キャリー信号Ｃ０ｕｔは０”となる。この時、排
他的オアゲート１６の一方の入力端に供給される信号Ｐ
が０＃であるので、前段からのキャリー信号Ｃｉｎが”
ｌ＃であれば和出力Ｓはｌ”、Ｃ１ｎが”ＯＮであれば
和出力Ｓは“０＃となる。
上述したように、本発明の加算回路はスタテイ、り型で
あるので、前記ダイナミック型のマンチェスター型桁上
げ連鎖加算器のように、プリチャージ回路やクロック信
号、制御回路等によって構成が複雑化することはなく、
安定な動作が得られる。また、前記リッグル桁上げ加算
器は、桁上げ信号が１桁あたり２）ｆ″−トを通過する
のに対し、トランスファゲートを開けるだけの遅延時間
で済むので、動作速度も高速化できる。
あるので、前記ダイナミック型のマンチェスター型桁上
げ連鎖加算器のように、プリチャージ回路やクロック信
号、制御回路等によって構成が複雑化することはなく、
安定な動作が得られる。また、前記リッグル桁上げ加算
器は、桁上げ信号が１桁あたり２）ｆ″−トを通過する
のに対し、トランスファゲートを開けるだけの遅延時間
で済むので、動作速度も高速化できる。
第４図は、この発明の他の実施例を示すもので、前記第
１図の回路を用いて、いわゆる桁上げ選択加算器を構成
したものである。第４区において、２２．．２２１はそ
れぞれ、前記第１図の加算回路を用いて構成した４ビツ
トの加算器で、これら加算器２２１＋２２２は前段から
の桁上げがＯ″および”Ｉ”の場合の加算を行なってい
る。上記加算器２２１，２２１にはそれぞれ、共通の桁
上げ伝播信号Ｐ ６−Ｐ ！ 、およびその反転信号７
゜−Ｐｊ、桁上げ生成信号Ｇｏ”〜Ｇ３、および桁上げ
抹消信号に、〜に！が供給されて制御される。上記加算
器２２１ 。
１図の回路を用いて、いわゆる桁上げ選択加算器を構成
したものである。第４区において、２２．．２２１はそ
れぞれ、前記第１図の加算回路を用いて構成した４ビツ
トの加算器で、これら加算器２２１＋２２２は前段から
の桁上げがＯ″および”Ｉ”の場合の加算を行なってい
る。上記加算器２２１，２２１にはそれぞれ、共通の桁
上げ伝播信号Ｐ ６−Ｐ ！ 、およびその反転信号７
゜−Ｐｊ、桁上げ生成信号Ｇｏ”〜Ｇ３、および桁上げ
抹消信号に、〜に！が供給されて制御される。上記加算
器２２１ 。
２２２はそれぞれ、前段からの桁上げ信号（セレクト信
号）Ｃで制御されるセレクタ２３に供給される。そして
、上記桁上げ信号Ｃが”ビの時は加算器２２２の出力を
、０”の時は加算器２２１の出力をそれぞれセレクタ２
３によって信択し、正しい和出力Ｓｏ’＝Ｓｓを得る。
号）Ｃで制御されるセレクタ２３に供給される。そして
、上記桁上げ信号Ｃが”ビの時は加算器２２２の出力を
、０”の時は加算器２２１の出力をそれぞれセレクタ２
３によって信択し、正しい和出力Ｓｏ’＝Ｓｓを得る。
このような構成によれば、前段のキャリー信号を待たず
に予めオ（ランドの加算を行なうので、演算速度の高速
化が図れる。また、上記第４図における２つの４ビツト
加算器２２１ Ｉ２２２をり、ゾル桁上げ型で構成した
場合のｒ−ト数は４０、ＣＬＡを設けた場合のダート数
は５２でちるのに対し、本発明のものでは３２のケ９−
ト（但し前記第１図におけるＭＯＳ ）ランゾスタＴｒ
ｌ〜Ｔｒ４を１つのデートとして扱っている）で良く、
高集積化する際に有利となる。
に予めオ（ランドの加算を行なうので、演算速度の高速
化が図れる。また、上記第４図における２つの４ビツト
加算器２２１ Ｉ２２２をり、ゾル桁上げ型で構成した
場合のｒ−ト数は４０、ＣＬＡを設けた場合のダート数
は５２でちるのに対し、本発明のものでは３２のケ９−
ト（但し前記第１図におけるＭＯＳ ）ランゾスタＴｒ
ｌ〜Ｔｒ４を１つのデートとして扱っている）で良く、
高集積化する際に有利となる。
以上説明したようにこの発明によれば、少ないハードウ
ェア量であシながら比較的高速で制御も容易なスタテイ
、り型の加算回路が得られる。
ェア量であシながら比較的高速で制御も容易なスタテイ
、り型の加算回路が得られる。
第１図社この発明の一実施例に係わる加算回路を示す図
、第２図は上記第１図の回路の制御信号生成回路を示す
図、第３図は上記第１図の加算回路を用いて構成したｎ
ピ、ト加算器を示す図、第一４図はこの発明の他の実施
例を説明するための図、第５図は従来の加算回路を説明
するだめの図である。 １６．１１！・・・排他酌オアダート、１７Ｋ 。 １７！・・・キャリー信号伝播ライン、１９・・・ナン
ドダート、２０・・・ノアグー）、Ａ、Ｂ・・・第４ラ
ンｌ’、ｃ’ｉｎ・・・キャリー信号入力、Ｃｏｕｔ・
・・キャリー信号出力、Ｓ・・・和出力、ｖＤＤ・・・
電源、Ｔｒｉ・・・第１ ＭＯＢ ）ランノスタ、Ｔｒ
４・・・第２Ｍ０５）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦２１図 第２図 第３回 第４ 図
、第２図は上記第１図の回路の制御信号生成回路を示す
図、第３図は上記第１図の加算回路を用いて構成したｎ
ピ、ト加算器を示す図、第一４図はこの発明の他の実施
例を説明するための図、第５図は従来の加算回路を説明
するだめの図である。 １６．１１！・・・排他酌オアダート、１７Ｋ 。 １７！・・・キャリー信号伝播ライン、１９・・・ナン
ドダート、２０・・・ノアグー）、Ａ、Ｂ・・・第４ラ
ンｌ’、ｃ’ｉｎ・・・キャリー信号入力、Ｃｏｕｔ・
・・キャリー信号出力、Ｓ・・・和出力、ｖＤＤ・・・
電源、Ｔｒｉ・・・第１ ＭＯＢ ）ランノスタ、Ｔｒ
４・・・第２Ｍ０５）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦２１図 第２図 第３回 第４ 図
Claims (2)
- （１）２つのオペランドに基づいて互いに排反な各々の
排他的論理和、論理積および否定論理和を生成する制御
信号生成手段と、この制御信号生成手段から出力される
論理信号に応じて次段に前段からのキャリー信号、論理
“１”あるいは論理“０”を選択的に伝達する伝達手段
と、前段からのキャリー信号と上記制御信号生成手段か
ら出力される排他的論理和信号との排他的論理和をとる
手段とを具備し、上記排他的論理和手段から和出力を得
るとともに、上記伝達手段からキャリー信号出力を得る
ことを特徴とする加算回路。 - （２）前記伝達手段は、キャリー信号伝播ラインに設け
られ前記制御信号生成手段から出力される排他的論理和
信号によって制御されるトランスミッションゲートと、
上記キャリー信号伝播ラインと電源間に設けられ前記制
御信号生成手段から出力される論理積信号に基づいて制
御される第１ＭＯＳトランジスタと、上記キャリー信号
伝播ラインと接地点間に設けられ前記制御信号生成手段
から出力される否定論理和信号によって制御される第２
ＭＯＳトランジスタとから成ることを特徴とする特許請
求の範囲第１項記載の加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21781384A JPS6197745A (ja) | 1984-10-17 | 1984-10-17 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21781384A JPS6197745A (ja) | 1984-10-17 | 1984-10-17 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197745A true JPS6197745A (ja) | 1986-05-16 |
Family
ID=16710137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21781384A Pending JPS6197745A (ja) | 1984-10-17 | 1984-10-17 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197745A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147933A (en) * | 1975-06-13 | 1976-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Binary full adder circuit |
| JPS52135637A (en) * | 1976-05-10 | 1977-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Logic operation circuit |
-
1984
- 1984-10-17 JP JP21781384A patent/JPS6197745A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147933A (en) * | 1975-06-13 | 1976-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Binary full adder circuit |
| JPS52135637A (en) * | 1976-05-10 | 1977-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Logic operation circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5040139A (en) | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures | |
| US5487025A (en) | Carry chain adder using regenerative push-pull differential logic | |
| US4559608A (en) | Arithmetic logic unit | |
| US4831578A (en) | Binary adder | |
| US4866658A (en) | High speed full adder | |
| US4229803A (en) | I2 L Full adder and ALU | |
| JPH0225537B2 (ja) | ||
| US6308195B1 (en) | 4-2 compressor circuit and voltage holding circuit for use in 4-2 compressor circuit | |
| US4860242A (en) | Precharge-type carry chained adder circuit | |
| US4349888A (en) | CMOS Static ALU | |
| US4704701A (en) | Conditional carry adder for a multibit digital computer | |
| JPS6197745A (ja) | 加算回路 | |
| JPH07117893B2 (ja) | 波及的けた上げ加算器を構成するための回路装置 | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| US4020362A (en) | Counter using an inverter and shift registers | |
| US6347327B1 (en) | Method and apparatus for N-nary incrementor | |
| US4805130A (en) | Arithmetic and logic circuit stage | |
| US5596520A (en) | CMOS full adder circuit with pair of carry signal lines | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| JPH07288465A (ja) | 半導体集積回路装置 | |
| US6219686B1 (en) | Method and apparatus for an N-NARY sum/HPG adder/subtractor gate | |
| US6219687B1 (en) | Method and apparatus for an N-nary Sum/HPG gate | |
| US6216146B1 (en) | Method and apparatus for an N-nary adder gate | |
| EP0250174B1 (en) | Incrementer and decrementer | |
| JP2600635B2 (ja) | ３ステート回路 |