JPH07117893B2 - 波及的けた上げ加算器を構成するための回路装置 - Google Patents
波及的けた上げ加算器を構成するための回路装置Info
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- JPH07117893B2 JPH07117893B2 JP61229471A JP22947186A JPH07117893B2 JP H07117893 B2 JPH07117893 B2 JP H07117893B2 JP 61229471 A JP61229471 A JP 61229471A JP 22947186 A JP22947186 A JP 22947186A JP H07117893 B2 JPH07117893 B2 JP H07117893B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２つの形式の加算器セルを有するCMOS技術に
よる複数けたの波及的けた上げ加算器であって、第１の
形式の加算器セルがそれぞれけた上げ入力信号に対する
入力端子に反転けた上げ入力信号を与えられ、また第２
の形式の加算器セルがそれぞれけた上げ入力信号に対す
る入力端子に非反転けた上げ入力信号を与えられ、それ
ぞれ第１の形式の加算器セルからけた上げ出力信号に対
する出力端子に非反転けた上げ出力信号が出力され、ま
た第２の形式の加算器セルからけた上げ出力信号に対す
る出力端子に反転けた上げ出力信号が出力され、各形式
の加算器セルが、けた上げ入力端信号の評価のため、和
形成のため、およびけた上げ形成のため、２つの変数に
対する１つのゲート装置を有し、またそれぞれ１つの入
力端子が２つの変数のうち１つの変数に対して設けられ
ている加算器に関する。
よる複数けたの波及的けた上げ加算器であって、第１の
形式の加算器セルがそれぞれけた上げ入力信号に対する
入力端子に反転けた上げ入力信号を与えられ、また第２
の形式の加算器セルがそれぞれけた上げ入力信号に対す
る入力端子に非反転けた上げ入力信号を与えられ、それ
ぞれ第１の形式の加算器セルからけた上げ出力信号に対
する出力端子に非反転けた上げ出力信号が出力され、ま
た第２の形式の加算器セルからけた上げ出力信号に対す
る出力端子に反転けた上げ出力信号が出力され、各形式
の加算器セルが、けた上げ入力端信号の評価のため、和
形成のため、およびけた上げ形成のため、２つの変数に
対する１つのゲート装置を有し、またそれぞれ１つの入
力端子が２つの変数のうち１つの変数に対して設けられ
ている加算器に関する。
多数のディジタル論理回路、たとえば、ディジタルフィ
ルタ、信号プロセッサおよびマイクロプロセッサでは加
算器が必要とされる。このような加算器の最も簡単な原
理は、生じている１つのけたが直列にそれぞれ下位ビッ
トに対する１つの加算器セルからそれぞれ上位ビットに
対する１つの加算器セルへけた上げされる。“波及的け
た上げ（Ripple Carry）”法である。その際、けた上げ
信号の通過時間がほぼ加算時間を決定する。たとえば公
知の“先取りけた上げ（Carry−Look−Ahead）”法のよ
うな一層費用のかかる加算器原理も“波及的けた上げ”
法を要素として構成される。
ルタ、信号プロセッサおよびマイクロプロセッサでは加
算器が必要とされる。このような加算器の最も簡単な原
理は、生じている１つのけたが直列にそれぞれ下位ビッ
トに対する１つの加算器セルからそれぞれ上位ビットに
対する１つの加算器セルへけた上げされる。“波及的け
た上げ（Ripple Carry）”法である。その際、けた上げ
信号の通過時間がほぼ加算時間を決定する。たとえば公
知の“先取りけた上げ（Carry−Look−Ahead）”法のよ
うな一層費用のかかる加算器原理も“波及的けた上げ”
法を要素として構成される。
冒頭に記載した種類の加算器セルはたとえばハー・ヴァ
イス（H.Weiss）、カー・ホーニンガー（K.Horninger）
著「集積MOS回路（Integrierte MOS−Schaltung）」、
スプリンガー出版（Springer−Verlag）、ベルリン−ハ
イデルベルグ−ニューヨーク（1982年）第188〜194頁か
ら公知である。公知の加算器セルには、このような加算
器セルにより構成された演算装置の全計算時間に対して
時間的に臨界的であるけた上げ枝路のなかに比較的多数
のゲートが挿入されており、かつ（または）けた上げ枝
路のなかに挿入されているゲートが組合わせゲートの構
成部分であるという欠点がある。前者の場合には、直列
に接続されているゲートの数がけた上げ信号の通過時間
に不利に作用する。後者の場合には、場合によっては追
加的に、けた上げ出力端のキャパシタンスの充電が、組
合わせゲートの構成部分として構成されたゲートの比較
的高い抵抗に基づいて必要な立ち上がり時間で行われな
いという事実が不利に作用する。
イス（H.Weiss）、カー・ホーニンガー（K.Horninger）
著「集積MOS回路（Integrierte MOS−Schaltung）」、
スプリンガー出版（Springer−Verlag）、ベルリン−ハ
イデルベルグ−ニューヨーク（1982年）第188〜194頁か
ら公知である。公知の加算器セルには、このような加算
器セルにより構成された演算装置の全計算時間に対して
時間的に臨界的であるけた上げ枝路のなかに比較的多数
のゲートが挿入されており、かつ（または）けた上げ枝
路のなかに挿入されているゲートが組合わせゲートの構
成部分であるという欠点がある。前者の場合には、直列
に接続されているゲートの数がけた上げ信号の通過時間
に不利に作用する。後者の場合には、場合によっては追
加的に、けた上げ出力端のキャパシタンスの充電が、組
合わせゲートの構成部分として構成されたゲートの比較
的高い抵抗に基づいて必要な立ち上がり時間で行われな
いという事実が不利に作用する。
本発明の目的は、冒頭に記載した種類の加算器であっ
て、けた上げ枝路に関する公知の加算器セルの欠点が有
効に回避され、またゲート装置に対するトランジスタ費
用が顕著に減ぜられ、従って全体として占有面積が縮小
される加算器を提供することである。
て、けた上げ枝路に関する公知の加算器セルの欠点が有
効に回避され、またゲート装置に対するトランジスタ費
用が顕著に減ぜられ、従って全体として占有面積が縮小
される加算器を提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載の複数けたの波及的けた上げ加算器により達成され
る。
記載の複数けたの波及的けた上げ加算器により達成され
る。
本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。
あげられている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
図面に示されているように、２つの形式の加算器セルが
設けられており、第１の形式Ｉの加算器セルはそれぞれ
けた上げ入力信号に対する入力端子▲▼に反転け
た上げ入力信号を与えられ、また第２の形式IIの加算器
セルはそれぞれけた上げ入力信号に対する入力端子Cin
に非反転けた上げ入力信号を与えられる。第１の形式の
加算器セルからそれぞれけた上げ出力信号▲▼
に対する出力端子に非反転けた上げ出力信号が出力さ
れ、また第２の形式IIの加算器セルからけた上げ出力信
号Coutに対する出力端子に反転けた上げ出力信号が出力
される。各形式の加算器セルは、けた上げ入力端信号の
評価のため、和形成のため、およびけた上げ形成のた
め、２つの変数Ａ、Ｂに対する１つのゲート装置を有す
る。各形式の加算器セルはそれぞれ１つの入力端子を２
つの変数Ａ、Ｂのうちの１つの変数に対して有する。ゲ
ート装置は、けた上げ出力端のキャパシタンスの充電
が、転送ゲートとして作用するただ１つの転送トランジ
スタII7′またはII8′を経て、もしくは、一方はそれぞ
れゲートII1、II2（またはI3、I4）のなかに含まれてお
り、また他方はそれぞれ１つの転送ゲートII7またはII8
により形成されるただ２つのトランジスタの直列回路を
経て行われるように形成されている。種々の伝達経路を
通じて２進値“0"も２進値“1"も追加的なしきい値電圧
損失なしに伝達され得る。転送トランジスタ７、７′、
８、８′はゲート装置のなかの１つの組合わせゲートの
構成部分ではなく、従って、ソース−ドレイン間パスで
時間的に臨界的なけた上げ枝路のなかに挿入されている
転送トランジスタ７、７′、８、８′はレイアウト構造
上の制限なしに全ゲート装置のその他のトランジスタよ
りもはるかに低抵抗に設計可能である。
設けられており、第１の形式Ｉの加算器セルはそれぞれ
けた上げ入力信号に対する入力端子▲▼に反転け
た上げ入力信号を与えられ、また第２の形式IIの加算器
セルはそれぞれけた上げ入力信号に対する入力端子Cin
に非反転けた上げ入力信号を与えられる。第１の形式の
加算器セルからそれぞれけた上げ出力信号▲▼
に対する出力端子に非反転けた上げ出力信号が出力さ
れ、また第２の形式IIの加算器セルからけた上げ出力信
号Coutに対する出力端子に反転けた上げ出力信号が出力
される。各形式の加算器セルは、けた上げ入力端信号の
評価のため、和形成のため、およびけた上げ形成のた
め、２つの変数Ａ、Ｂに対する１つのゲート装置を有す
る。各形式の加算器セルはそれぞれ１つの入力端子を２
つの変数Ａ、Ｂのうちの１つの変数に対して有する。ゲ
ート装置は、けた上げ出力端のキャパシタンスの充電
が、転送ゲートとして作用するただ１つの転送トランジ
スタII7′またはII8′を経て、もしくは、一方はそれぞ
れゲートII1、II2（またはI3、I4）のなかに含まれてお
り、また他方はそれぞれ１つの転送ゲートII7またはII8
により形成されるただ２つのトランジスタの直列回路を
経て行われるように形成されている。種々の伝達経路を
通じて２進値“0"も２進値“1"も追加的なしきい値電圧
損失なしに伝達され得る。転送トランジスタ７、７′、
８、８′はゲート装置のなかの１つの組合わせゲートの
構成部分ではなく、従って、ソース−ドレイン間パスで
時間的に臨界的なけた上げ枝路のなかに挿入されている
転送トランジスタ７、７′、８、８′はレイアウト構造
上の制限なしに全ゲート装置のその他のトランジスタよ
りもはるかに低抵抗に設計可能である。
第１の形成Ｉの加算器セルのなかに、２つの変数IA、IB
に対する両入力端子の各々がそれぞれ第１のナンドゲー
トI1およびノアゲートI2の１つの入力端と接続されてい
るゲート装置が設けられている。第１のナンドゲートI1
の出力端は第１のインバータI3の入力端、第２のナンド
ゲートI5の第１の入力端およびｐチャネルFETとして構
成されている第１の転送トランジスタI7のゲート電極と
接続されている。ノアゲートI2の出力端は第２のインバ
ータI4の入力端およびｎチャネルFETとして構成されて
いる第２の転送トランジスタI8のゲート電極と接続され
ている。第１のインバータI3の出力端は、ｎチャネル−
FETとして構成されている第３の転送トランジスタI7′
のソース電極と接続されている。第２のインバータI4の
出力端はｐチャネル−FETとして構成されている第４の
転送トランジスタI8′のソース電極および第２のナンド
ゲートI5の第２の入力端と接続されている。第２のナン
ドゲートI5の出力端はｐチャネル−FETとして構成され
ている第５の転送トランジスタI9のソース電極および第
３のインバータI6の入力端と接続されている。第３のイ
ンバータI6の出力端はｎチャネル−FETとして構成され
ている第６の転送トランジスタI10のソース電極と接続
されている。第１の転送トランジスタI7のソース電極は
動作電位VDDに、また第２の転送トランジスタI8のソー
ス電極は接地電位GNDに接続されている。第１、第２、
第３および第４の転送トランジスタI7、I8、I7′、I8′
のドレイン電極は共通に非反転けた上げ出力信号Coutに
対する出力端子と接続されている。第５および第６の転
送トランジスタI9、I10のドレイン電極は共通に和信号I
Sに対する出力端子と接続されている。第３、第４、第
５および第６の転送トランジスタI7′、I8′、I9、I10
のゲート電極は共通に反転けた上げ入力信号▲▼
に対する出力端子と接続されている。
に対する両入力端子の各々がそれぞれ第１のナンドゲー
トI1およびノアゲートI2の１つの入力端と接続されてい
るゲート装置が設けられている。第１のナンドゲートI1
の出力端は第１のインバータI3の入力端、第２のナンド
ゲートI5の第１の入力端およびｐチャネルFETとして構
成されている第１の転送トランジスタI7のゲート電極と
接続されている。ノアゲートI2の出力端は第２のインバ
ータI4の入力端およびｎチャネルFETとして構成されて
いる第２の転送トランジスタI8のゲート電極と接続され
ている。第１のインバータI3の出力端は、ｎチャネル−
FETとして構成されている第３の転送トランジスタI7′
のソース電極と接続されている。第２のインバータI4の
出力端はｐチャネル−FETとして構成されている第４の
転送トランジスタI8′のソース電極および第２のナンド
ゲートI5の第２の入力端と接続されている。第２のナン
ドゲートI5の出力端はｐチャネル−FETとして構成され
ている第５の転送トランジスタI9のソース電極および第
３のインバータI6の入力端と接続されている。第３のイ
ンバータI6の出力端はｎチャネル−FETとして構成され
ている第６の転送トランジスタI10のソース電極と接続
されている。第１の転送トランジスタI7のソース電極は
動作電位VDDに、また第２の転送トランジスタI8のソー
ス電極は接地電位GNDに接続されている。第１、第２、
第３および第４の転送トランジスタI7、I8、I7′、I8′
のドレイン電極は共通に非反転けた上げ出力信号Coutに
対する出力端子と接続されている。第５および第６の転
送トランジスタI9、I10のドレイン電極は共通に和信号I
Sに対する出力端子と接続されている。第３、第４、第
５および第６の転送トランジスタI7′、I8′、I9、I10
のゲート電極は共通に反転けた上げ入力信号▲▼
に対する出力端子と接続されている。
第２の形式IIの加算器セルのなかに、２つの変数IIA、I
IBに対する両入力端子の各々がそれぞれ第１のナンドゲ
ートII1およびノアゲートII2の１つの入力端と接続され
ているゲート装置が設けられている。第１のナンドゲー
トII1の出力端は第１のインバータII3の入力端、ｐチャ
ネルFETとして構成されている第１の転送トランジスタI
I7のソース電極および第２のナンドゲートII5の第１の
入力端と接続されている。第１のインバータII3の出力
端はｎチャネルFETとして構成されている第２の転送ト
ランジスタII7′のゲート電極と接続されている。ノア
ゲートII2の出力端はｎチャネルFETとして構成されてい
る第３の転送トランジスタII8のソース電極および第２
のインバータII4の入力端と接続されている。第２のイ
ンバータII4の出力端はｐチャネル−FETとして構成され
ている第４の転送トランジスタII8′のゲート電極およ
び第２のナンドゲートII5の第２の入力端と接続されて
いる。第２のナンドゲートII5の出力端はｎチャネル−F
ETとして構成されている第５の転送トランジスタII9の
ゲート電極および第３のインバータII6の入力端と接続
されている。第３のインバータII6の出力端はｐチャネ
ル−FETとして構成されている第６の転送トランジスタI
I10のソース電極と接続されている。第２の転送トラン
ジスタII7′のソース電極は接地電位GNDに、また第４の
転送トランジスタII8′のソース電極は動作電位VDDに接
続されている。第１、第２、第３および第４の転送トラ
ンジスタII7、II7′、II8、II8′のドレイン電極は共通
に反転けた上げ出力信号▲▼に対する出力端子
と接続されている。第５および第６の転送トランジスタ
II9、II10のドレイン電極は共通に和信号IISに対する出
力端子と接続されている。第１、第３、第５および第６
の転送トランジスタII7、II8、II9、II10のゲート電極
は共通に非反転けた上げ入力信号Cinに対する出力端子
と接続されている。
IBに対する両入力端子の各々がそれぞれ第１のナンドゲ
ートII1およびノアゲートII2の１つの入力端と接続され
ているゲート装置が設けられている。第１のナンドゲー
トII1の出力端は第１のインバータII3の入力端、ｐチャ
ネルFETとして構成されている第１の転送トランジスタI
I7のソース電極および第２のナンドゲートII5の第１の
入力端と接続されている。第１のインバータII3の出力
端はｎチャネルFETとして構成されている第２の転送ト
ランジスタII7′のゲート電極と接続されている。ノア
ゲートII2の出力端はｎチャネルFETとして構成されてい
る第３の転送トランジスタII8のソース電極および第２
のインバータII4の入力端と接続されている。第２のイ
ンバータII4の出力端はｐチャネル−FETとして構成され
ている第４の転送トランジスタII8′のゲート電極およ
び第２のナンドゲートII5の第２の入力端と接続されて
いる。第２のナンドゲートII5の出力端はｎチャネル−F
ETとして構成されている第５の転送トランジスタII9の
ゲート電極および第３のインバータII6の入力端と接続
されている。第３のインバータII6の出力端はｐチャネ
ル−FETとして構成されている第６の転送トランジスタI
I10のソース電極と接続されている。第２の転送トラン
ジスタII7′のソース電極は接地電位GNDに、また第４の
転送トランジスタII8′のソース電極は動作電位VDDに接
続されている。第１、第２、第３および第４の転送トラ
ンジスタII7、II7′、II8、II8′のドレイン電極は共通
に反転けた上げ出力信号▲▼に対する出力端子
と接続されている。第５および第６の転送トランジスタ
II9、II10のドレイン電極は共通に和信号IISに対する出
力端子と接続されている。第１、第３、第５および第６
の転送トランジスタII7、II8、II9、II10のゲート電極
は共通に非反転けた上げ入力信号Cinに対する出力端子
と接続されている。
第１の形式Ｉの加算器セルが奇数段に、また第２の形式
IIの加算器セルが偶数段に配置されていることは有利で
ある。また、それぞれ第１の形式Ｉの加算器セルの非反
転けた上げ出力信号Coutに対する出力端子または第２の
形式IIの加算器セルの反転けた上げ出力信号▲
▼に対する出力端子はそれぞれ後続の段の加算器セルの
非反転けた上げ入力信号Cinに対する出力端子またはそ
れぞれ後続の段の加算器セルの反転けた上げ入力信号▲
▼に対する入力端子と接続されている（破線で示
されている接続Ｉ−IIまたはII−Ｉを参照）。
IIの加算器セルが偶数段に配置されていることは有利で
ある。また、それぞれ第１の形式Ｉの加算器セルの非反
転けた上げ出力信号Coutに対する出力端子または第２の
形式IIの加算器セルの反転けた上げ出力信号▲
▼に対する出力端子はそれぞれ後続の段の加算器セルの
非反転けた上げ入力信号Cinに対する出力端子またはそ
れぞれ後続の段の加算器セルの反転けた上げ入力信号▲
▼に対する入力端子と接続されている（破線で示
されている接続Ｉ−IIまたはII−Ｉを参照）。
第１の形式および第２の形式の加算器セルに対する前記
の実施例で必要とされるトランジスタはそれぞれ24個で
ある。このことはたとえば少なくとも28個のトランジス
タを必要とする公知の加算器セルの回路にくらべて占有
面積の顕著な縮小を意味する。さらに、時間的に臨界的
なけた上げ枝路のなかにはそれぞれただ２つのソース−
ドレイン間パスが挿入されており、それらのうちの１つ
はレイアウト構造を顧慮せずに低抵抗にされ得る。
の実施例で必要とされるトランジスタはそれぞれ24個で
ある。このことはたとえば少なくとも28個のトランジス
タを必要とする公知の加算器セルの回路にくらべて占有
面積の顕著な縮小を意味する。さらに、時間的に臨界的
なけた上げ枝路のなかにはそれぞれただ２つのソース−
ドレイン間パスが挿入されており、それらのうちの１つ
はレイアウト構造を顧慮せずに低抵抗にされ得る。
以上に説明したゲート装置は、当業者に知られているよ
うに、もちろんブール代数の規則に従って変形され得
る。
うに、もちろんブール代数の規則に従って変形され得
る。
第１図は本発明の実施例の原理回路図である。 Cin……けた上げ入力信号、Cin……反転けた上げ入力信
号、Cout……けた上げ出力信号、Cout……反転けた上げ
出力信号、GND……接地電位、VDD……動作電位、IA、I
B、IIA、IIB……変数、I1、II1……ナンドゲート、I2、
II2……ノアゲート、I3、II3、I4、II4……インバー
タ、I5、II5……ナンドゲート、I6、II6……インバー
タ、I7、II7……ｐチャネル転送トランジスタ、I7′、I
I7′……ｎチャネル転送トランジスタ、I8、II8……ｎ
チャネル転送トランジスタ、I8′、II8′……ｐチャネ
ル転送トランジスタ、I9、II10……ｐチャネル転送トラ
ンジスタ、I10、II9……ｎチャネル転送トランジスタ、
IS、IIS……和信号、Ｉ、II……段。
号、Cout……けた上げ出力信号、Cout……反転けた上げ
出力信号、GND……接地電位、VDD……動作電位、IA、I
B、IIA、IIB……変数、I1、II1……ナンドゲート、I2、
II2……ノアゲート、I3、II3、I4、II4……インバー
タ、I5、II5……ナンドゲート、I6、II6……インバー
タ、I7、II7……ｐチャネル転送トランジスタ、I7′、I
I7′……ｎチャネル転送トランジスタ、I8、II8……ｎ
チャネル転送トランジスタ、I8′、II8′……ｐチャネ
ル転送トランジスタ、I9、II10……ｐチャネル転送トラ
ンジスタ、I10、II9……ｎチャネル転送トランジスタ、
IS、IIS……和信号、Ｉ、II……段。
Claims (2)
- 【請求項１】波及的けた上げ加算器を構成するための回
路装置であって、 ａ）加算器の加数を与えられる第１のナンドゲート（I
1）およびノアゲート（I2）を有するようになったもの
において、 ｂ）これらのゲート（I1ないしI2）の出力信号はそれぞ
れ第１ないし第２のインバータ（I3、I4）によって反転
され、 ｃ）第２のナンドゲート（I5）によって、前記第１のナ
ンドゲート（I1）の出力信号は前記第２のインバータ
（I4）の出力信号と論理結合され、続いて第３のインバ
ータ（I6）によって反転され、 ｄ）それぞれ２つのｎチャネル型ないしｐチャネル型の
転送トランジスタであって、これらのゲート電極は反転
された入力けた上げ信号（Cin）によってのみ制御され
るようになった第３ないし第６の転送トランジスタ（I
7′、I8′、I9、I10）によって、出力けた上げ信号（Co
ut）が前記第１のインバータ（I3）または前記第２のイ
ンバータ（I4）の出力により与えられるか、および加算
器の和信号（IS）が前記第２のナンドゲート（I5）の出
力または前記第３のインバータ（I6）の出力によって与
えられるのかが選択され、 ｅ）その際、前記第３ないし第４の転送トランジスタ
（I7′、I8′）の出力における起こり得るしきい値電圧
損失は、ゲート電極が前記第１のナンドゲート（I1）な
いし前記ノアゲート（I2）の出力信号により制御される
第１ないし第２の転送トランジスタ（I7、I8）によって
補償され、その際該第１ないし第２の転送トランジスタ
（I7、I8）は、入力側では供給電圧（VDD）ないし零電
位（GND）に接続され、出力側では出力けた上げ信号（C
out）に接続される、 ことを特徴とする波及的けた上げ加算器を構成するため
の回路装置。 - 【請求項２】波及的けた上げ加算器を構成するための回
路装置であって、 ａ）加算器の加数を与えられる第１のナンドゲート（II
1）およびノアゲート（II2）を有するようになったもの
において、 ｂ）これらのゲート（II1ないしII2）の出力信号はそれ
ぞれ第１ないし第２のインバータ（II3ないしII4）によ
って反転され、 ｃ）前記第２のインバータ（II4）の出力信号は、第２
のナンドゲート（II5）により前記第１のナンドゲート
（II1）の出力信号と論理結合され、続いて第３のイン
バータ（II6）によって反転され、 ｄ）それぞれ２つのｐチャネル型ないしｎチャネル型の
転送トランジスタであって、これらのゲート電極は入力
けた上げ信号（Cin）によってのみ制御されるようにな
った第１、第３、第５および第６の転送トランジスタ
（II7、II8、II9、II10）によって、反転された出力け
た上げ信号（Cout）が前記第１のナンドゲート（II1）
または前記ノアゲート（II2）の出力信号により与えら
れるか、および和信号（IIS）が前記第２のナンドゲー
ト（II5）の出力または前記第３のインバータ（II6）の
出力によって与えられるのかが選択され、 ｅ）その際、前記第１ないし第３の転送トランジスタ
（II7、II8）の出力における起こり得るしきい値電圧損
失は、ゲート電極が前記第１ないし第２のインバータ
（II3ないしII4）の出力信号により制御される第２ない
し第４の転送トランジスタ（II7′、II8′）によって補
償され、その際該転送トランジスタ（II7′、II8′）
は、入力側では零電位（GND）ないし供給電圧（VDD）に
接続され、出力側では出力けた上げ信号（Cout）に接続
される、 ことを特徴とする波及的けた上げ加算器を構成するため
の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534863.1 | 1985-09-30 | ||
| DE3534863 | 1985-09-30 |
Publications (2)
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| JPH07117893B2 true JPH07117893B2 (ja) | 1995-12-18 |
Family
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Family Applications (1)
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Country Status (5)
| Country | Link |
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| EP (1) | EP0224656B1 (ja) |
| JP (1) | JPH07117893B2 (ja) |
| AT (1) | ATE84155T1 (ja) |
| DE (1) | DE3687408D1 (ja) |
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-
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