KR101367280B1 - ＭＴＪ(Ｍａｇｎｅｔｉｃ ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ)을 이용하는 가산기 논리 회로 - Google Patents

ＭＴＪ(Ｍａｇｎｅｔｉｃ ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ)을 이용하는 가산기 논리 회로 Download PDF

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Abstract

MTJ(Magnetic Tunnel Junction)을 이용하여 구현된 가산기 논리 회로가 개시된다. 본 발명에 따른 가산기 논리 회로는, MTJ와 센스 앰프를 이용하고, 입력 값이 인가되는 자성 유도 레이어의 단을 변경함으로써 구현된다.

Description

ＭＴＪ(Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ)을 이용하는 가산기 논리 회로{Adder logic circuit using MTJ}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 가산기 논리 회로에 이용되는 MTJ(Magnetic Tunnel Junction)의 구조와 동작을 나타내는 도면이다.
도 2는 도 1의 MTJ를 이용하여 구현된 A*B+B*C+C*A의 논리 연산을 수행하는 논리 회로를 설명하는 도면이다.
도 3은 도 1의 MTJ를 이용하여 구현된 Ab*Bb+Bb*Cb+Cb*Ab의 논리 연산을 수행하는 논리 회로를 설명하는 도면이다.
도 4는 본 발명에 따른 가산기 논리 회로에 이용되는 센스 앰프의 구조와 동작을 나타내는 도면이다.
도 5는 본 발명에 따른 가산기 논리 회로의 회로도와 논리표이다.
본 발명은 가산기 논리 회로에 관한 것으로써, 특히 MTJ(Magnetic Tunnel Junction)을 이용하여 구현된 가산기 논리 회로에 관한 것이다.
가산기 논리 회로는 입력 값들을 더한 결과를 출력하는 논리 회로이다. 한편, 일반적인 가산기 논리 회로는 CMOS 트랜지스터들을 이용하여 구현된다. 그러므로, 전원이 차단되면, CMOS 트랜지스터에 저장된 데이터가 소실되는 문제가 있다. 또한, CMOS 트랜지스터를 포함하는 가산기 논리 회로의 면적을 줄이는 데는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 MTJ을 이용하여 구현된 가산기 논리 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 가산기 논리 회로는, 자성 유도 전류의 방향에 따라 서로 다른 방향을 가지는 자성을 유도하는 자성 유도 레이어를 각각 구비하는 제1 내지 제5MTJ(Magnetic Tunnel Junction); 및 제1단자에 연결된 저항의 크기와 제2단자에 연결된 저항의 크기를 각각 비교하는 제1 내지 제2비교기를 구비한다. 상기 제1MTJ는 낮은 저항을 가지며 상기 제1비교기의 제2단자에 연결된다. 상기 제2MTJ가 구비하는 자성 유도 레이어의 제1단으로 제1 내지 제3입력 값이 인가되며, 상기 제2MTJ는 상기 제1비교기의 제1단자와 상기 제3MTJ의 제1단에 연결된다. 상기 제3MTJ가 구비하는 자성 유도 레이어의 제1단으로 제1입력 값이 인가되며 제2단으로 제2 및 제3입력 값이 인가되고, 상기 제3MTJ의 제2단은 상기 제2비교기의 제2단자에 연결된다. 상기 제4MTJ가 구비하는 자성 유도 레이어 의 제1단으로 제1 및 제2입력 값이 인가되며 제2단으로 제3입력 값이 인가되고, 상기 제4MTJ는 상기 제5MTJ의 제1단에 연결된다. 상기 제5MTJ가 구비하는 자성 유도 레이어의 제1단으로 제1 및 제3입력이 인가되며 제2단으로 제2입력 값이 인가되고, 상기 제5MTJ의 제2단은 상기 제2비교기의 제1단자에 연결된다.
상기 입력 값이 논리 하이인 경우, 상기 자성 유도 레이어의 단들 중에서, 상기 입력 값이 인가되는 단으로부터 상기 입력 값이 인가되는 반대쪽 단으로 상기 자성 유도 전류가 흐른다. 반대로, 상기 입력 값이 논리 로우인 경우, 상기 자성 유도 레이어의 단들 중에서, 상기 입력 값이 인가되는 반대쪽 단으로부터 상기 입력 값이 인가되는 단으로 상기 자성 유도 전류가 흐른다.
상기 제1 내지 제5MTJ 각각은, 상기 제1 내지 제3 입력값에 각각 대응되는 3개의 자성 유도 레이어들을 구비할 수 있다. 상기 제1 내지 제3 입력 값 각각은, 대응되는 자성 유도 레이어로 인가될 수 있다.
상기 3개의 자성 유도 레이어들에 발생되는 자성 유도 전류들을 합한 전류가, MTJ의 자성을 결정할 수 있다.
상기 제1비교기와 상기 제2비교기는, 제1단자의 전압과 제2단자의 전압을 비교할 수 있다. 상기 제1비교기는 제1센스앰프이고, 상기 제2비교기는 제2센스앰프일 수 있다. 상기 제1센스앰프와 상기 제2센스앰프의 제1단자는, 비반전 단자이고, 상기 제1센스앰프와 상기 제2센스앰프의 제2단자는, 반전 단자일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
마그네틱 램은 SRAM(static random access memory)보다 빠른 속도, DRAM(dynamic random access memory)과 같은 집적도 및 플래시 메모리(flash memory)와 같은 비휘발성 메모리의 특성을 가지면서 하나의 트랜지스터에 다수개의 저항변화 소자들이 연결된다. 마그네틱 램은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸수 있는 기억소자로서, 강자성 박막의 고유 특성에 의해 고속, 저전력 및 고집적화가 가능할 뿐만 아니라, 플래시 메모리와 같이 비휘발성 메모리 동작이 가능하다.
마그네틱 램은 스핀이 전자의 전달현상에 큰 영향을 미치기 때문에 생기는 거대자기저항(giant magnetoresistive :이하, GMR 이라 한다)현상이나 스핀 편극 자기투과현상을 이용하여 메모리 소자가 구현된다.
GMR을 이용한 마그네틱 램은 비자성층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우와 다른 경우의 저항이 다른 현상을 이용한다. 스핀 편극 자기투과현상을 이용한 마그네틱 램은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 더 잘 일어나는 현상을 이용한다.
도 1은 본 발명에 따른 가산기 논리 회로에 이용되는 MTJ(Magnetic Tunnel Junction)의 구조와 동작을 나타내는 도면이다.
도 1을 참조하면, MTJ(100)는 입력값의 개수만큼의 자성 유도 레이어(112, 114, 116) 및 저항 변화 소자(150)를 구비한다. 저항 변화 소자(150)는 자유 자성층(154), 고정 자성층(156)을 구비한다.
도 1의 MTJ(100)에서는, 하나의 입력 값에 의하여 하나의 자성 유도 레이어에 흐르는 자성 유도 전류의 방향이 결정된다. 즉, 자성 유도 레이어(112, 114, 116)에는, 입력 값의 논리 상태에 따라 서로 다른 방향을 가지는 자성 유도 전류가 흐른다. 예를 들어, 자성 유도 레이어(112)에 인가되는 입력 값이 1인 경우, +I 방향의 자성 유도 전류가 흐를 수 있고, 입력 값이 0인 경우, -I 방향의 자성 유도 전류가 흐를 수 있다.
도 1(b)를 참조하면, 입력 값이 두 개 이상 0이고, 그에 따라 자성 유도 전류의 방향이 두 개 이상 -I 방향인 경우, 자유 자성층(154)이 오른쪽으로 자화되어 저항 변환 소자의 저항값은 낮아진다. 반면에, 입력 값이 두 개 이상 1이고, 그에 따라 자성 유도 전류의 방향이 두 개 이상 +I 방향인 경우, 자유 자성층(154)이 왼쪽으로 자화되어 저항 변환 소자의 저항값은 높아진다. 예를 들어, 입력 값들이 (0, 0, 1)이면, 자성 유도 레이어(112, 114)에 흐르는 자성 유도 전류의 방향은 -I 이고, 자성 유도 레이어(116)에 흐르는 자성 유도 전류의 방향은 +I이다. 그러므로, 자유 자성층(154)은 왼쪽으로 자화된다. 그에 따라, 저항 변환 소자의 저항 값은 낮아진다.
저항 변환 소자(150)는, 자유 자성층(152)과 고정 자성층(156) 사이에, 절연층(154)을 더 구비할 수 있다. MTJ(100)는 저항 독출 라인 쌍(172, 174)을 더 구비 할 수 있다. 저항 독출 라인 쌍(172, 174)은 저항 변환 소자(150)의 저항 값을 독출할 수 있다.
도 2는 도 1의 MTJ를 이용하여 구현된 A*B+B*C+C*A의 논리 연산을 수행하는 논리 회로를 설명하는 도면이다.
도 2(a)를 참조하면, 자성 유도 레이어들(210)의 제1단으로 입력 값들(A, B, C)이 인가된다. 입력 값(예를 들어, A)이 1(예를 들어, 논리 하이)이면, +I 방향의 자성 유도 전류가 흐른다. 반면에, 입력 값(예를 들어, A)이 0(예를 들어, 논리 로우)이면, -I 방향의 자성 유도 전류가 흐른다.
도 2(b)에는 입력 값들(A, B, C)에 따른 자성 유도 전류의 방향과 저항 변환 소자(250)의 저항 값이 도시된다. 예를 들어, 입력 값들(A, B, C)이 (1, 1, 0)이면, +I 방향의 자성 유도 전류가 흐른다. 그에 따라, 저항 변환 소자(250)의 자유 자성층과 고정 자성층에는 서로 다른 방향의 자성이 유도되고, 저항 변환 소자(250)의 저항 값은 높아진다.
도 2(a)와 도 2(b)를 참조하면, 도 2의 MTJ(200)는 A*B+B*C+C*A의 논리 연산을 수행한다. 즉, 도 2의 MTJ(200)는, 제1입력 값(A)과 제2입력 값(B)의 논리 곱, 제2입력 값(B)과 제3입력 값(C)의 논리 곱, 및 제3입력 값(C)과 제1입력 값(A)의 논리 곱에 대한 논리 합을 수행한다.
도 3은 도 1의 MTJ를 이용하여 구현된 Ab*Bb+Bb*Cb+Cb*Ab의 논리 연산을 수행하는 논리 회로를 설명하는 도면이다.
도 3(a)를 참조하면, 자성 유도 레이어들(210)의 제2단으로 입력 값들(A, B, C)이 인가된다. 좀 더 설명하면, 입력 값(A)이 1(예를 들어, 논리 하이)이면, -I 방향의 자성 유도 전류가 흐른다. 반면에, 입력 값(A)이 0(예를 들어, 논리 로우)이면, +I 방향의 자성 유도 전류가 흐른다.
도 2(a)와 도 3(a)를 비교하면, 입력 값들(A, B, C)이 인가되는 방향이 서로 다르다. 도 2(a)에서는 입력 값들(A, B, C)이 자성 유도 레이어(210)의 제1단(하단)으로 인가되는 반면에, 도 3(a)에서는 입력 값들(A, B, C)이 자성 유도 레이어(310)의 제2단(상단)으로 인가된다. 그에 따라, 동일한 논리 상태의 입력 값이 인가되는 경우에, 서로 반대 방향의 자성 유도 전류가 흐른다. 예를 들어, 입력 값(A)이 1인 경우, 도 2(a)에서는 +I 방향의 자성 유도 전류가 흐르는 반면에, 도 3(a)에서는 -I 방향의 자성 유도 전류가 흐른다.
도 3(b)에는 입력 값들(A, B, C)에 따른 자성 유도 전류의 방향과 저항 변환 소자(250)의 저항 값이 도시된다. 예를 들어, 입력 값들(A, B, C)이 (1, 1, 0)이면, - I 방향의 자성 유도 전류가 흐른다. 그에 따라, 저항 변환 소자(250)의 자유 자성층과 고정 자성층에는 서로 같은 방향의 자성이 유도되고, 저항 변환 소자(250)의 저항 값은 낮아진다.
도 3(a)와 도 3(b)를 참조하면, 도 3의 MTJ(300)는 Ab*Bb+Bb*Cb+Cb*Ab의 논리 연산을 수행한다. 여기에서, Ab, Bb, Cb는 A, B, C의 논리 반전 값을 의미한다. 즉, 도 3의 MTJ(300)는, 제1입력 값의 반전 값(Ab)과 제2입력 값의 반전 값(Bb)의 논리 곱, 제2입력 값의 반전 값(Bb)과 제3입력 값의 반전 값(Cb)의 논리 곱, 및 제3입력 값의 반전 값(Cb)과 제1입력 값의 반전 값(Ab)의 논리 곱에 대한 논리 합을 수행한다.
도 4는 본 발명에 따른 가산기 논리 회로에 이용되는 센스 앰프의 구조와 동작을 나타내는 도면이다.
도 4(a)와 도 4(b)를 참조하면, 센스 앰프(490)는 제1단자에 연결된 제1MTJ(400_1)의 저항 값(R1)과 제2단자에 연결된 제2MTJ(400_2)의 저항 값(R2)을 비교한다. 센스 앰프(490)는 제1MTJ(400_1)의 저항 값(R1)이 제2MTJ(400_2)의 저항 값(R2)보다 크면, 센스 앰프(490)의 출력(S/A OUT)을 논리 하이로 발생할 수 있다. 반면에, 제1MTJ(400_1)의 저항 값(R1)이 제2MTJ(400_2)의 저항 값(R2)보다 작거나 또는 같으면, 센스 앰프(490)의 출력(S/A OUT)을 논리 로우로 발생할 수 있다. 즉, 센스 앰프(490)는 제1MTJ(400_1)의 저항 값(R1)과 제2MTJ(400_2)의 저항 값(R2)의 반전 값에 대한 논리 곱을 수행할 수 있다.
센스 앰프(490)는 센싱 전류(Isense)를 이용하여 제1단자의 전압(V+)과 제2단자의 전압(V-)을 비교할 수 있다. 그에 따라, 제1단자에 연결된 제1MTJ(400_1)의 저항 값(R1)과 제2단자에 연결된 제2MTJ(400_2)의 저항 값(R2)을 비교할 수 있다. 센스 앰프(490)는 제1단자의 전압(V+)과 제2단자의 전압(V-)의 반전 값에 대한 논리 곱을 수행할 수 있다. 센스 앰프(490)의 오프셋 전압은, 0보다 크고, 센스 앰프(490)의 단자에 연결될 수 있는 MTJ의 높은 저항 값과 낮은 저항 값의 차이에 센싱 전류(Isense)를 곱한 값보다 작은 것이 바람직하다.
센스 앰프(490)의 제1단자는 비반전 단자일 수 있고, 제2단자는 반전 단자일 수 있다.
도 5는 본 발명에 따른 가산기 논리 회로의 회로도와 논리표이다.
도 5(a)를 참조하면, 제1MTJ(500_1)는 낮은 저항 값을 가진다. 제2MTJ(500_2)는 A*B+B*C+C*A 논리 연산 결과에 대응되는 저항 값을 가진다(도 2 참조). 제1센스앰프(590_1)는 제2MTJ(500_2)의 저항 값이 높은 경우 논리 하이 값을 출력하고, 제2MTJ(500_2)의 저항 값이 낮은 경우 논리 로우 값을 출력한다. 즉, 제1센스앰프(590_1)의 출력(Cout)은 A*B+B*C+C*A 논리 연산 결과를 나타낸다.
제3MTJ(500_3)는 A*Bb+Bb*Cb+Cb*A 논리 연산 결과에 대응되는 저항 값을 가진다. 제4MTJ(500_4)는 A*B+B*Cb+Cb*A 논리 연산 결과에 대응되는 저항 값을 가진다. 제5MTJ(500_5)는 A*Bb+Bb*C+C*A 논리 연산 결과에 대응되는 저항 값을 가진다. 제2센스앰프(590_2)는, 제4MTJ(500_4)의 저항 값이 높고 제2MTJ(500_2)의 저항 값이 낮거나, 또는 제5MTJ(500_5)의 저항 값이 높고 제3MTJ(500_3)의 저항 값이 낮은 경우에, 논리 하이를 출력한다. 그리고, 나머지 경우에, 논리 로우를 출력한다. 그에 따라, 제2센스 앰프(590_2)의 출력(S)은 도 5(b)에 도시된 논리 연산을 수행한다.
도 5(c)에는, 3개의 입력 값들(A, B, Cin)의 변화에 따른 제1센스앰프(590_1)의 출력(Cout)과 제2센스앰프(590_2)의 출력(S) 값이 도시된다. 도 5(c)를 참조하면, 도 5(a)의 가산기 논리 회로가 풀 애더(full adder) 논리 연산을 수행하는 점을 알 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 가산기 논리 회로는, MTJ을 이용하여 구현된다. 그럼으로써, 회로의 면적을 줄일 수 있고, 전원이 차단되는 경우에도 저장된 데이터를 유지할 수 있는 장점이 있다.

Claims (8)

  1. 자성 유도 전류의 방향에 따라 서로 다른 방향을 가지는 자성을 유도하는 하나 또는 그 이상의 자성 유도 레이어를 각각 구비하는 제1 내지 제5MTJ(Magnetic Tunnel Junction); 및
    제1단자에 연결된 저항의 크기와 제2단자에 연결된 저항의 크기를 각각 비교하는 제1 내지 제2비교기를 구비하고,
    상기 제1MTJ는 낮은 저항을 가지며 상기 제1비교기의 제2단자에 연결되고,
    상기 제2MTJ가 구비하는 자성 유도 레이어의 제1단으로 제1 내지 제3입력 값이 인가되며, 상기 제2MTJ는 상기 제1비교기의 제1단자와 상기 제3MTJ의 제1단에 연결되고,
    상기 제3MTJ가 구비하는 자성 유도 레이어의 제1단으로 제1입력 값이 인가되며 제2단으로 제2 및 제3입력 값이 인가되고, 상기 제3MTJ의 제2단은 상기 제2비교기의 제2단자에 연결되고,
    상기 제4MTJ가 구비하는 자성 유도 레이어의 제1단으로 제1 및 제2입력 값이 인가되며 제2단으로 제3입력 값이 인가되고, 상기 제4MTJ는 상기 제5MTJ의 제1단에 연결되고,
    상기 제5MTJ가 구비하는 자성 유도 레이어의 제1단으로 제1 및 제3입력이 인가되며 제2단으로 제2입력 값이 인가되고, 상기 제5MTJ의 제2단은 상기 제2비교기의 제1단자에 연결되고,
    상기 제1 및 제2 비교기의 출력은 상기 제1 내지 제3입력 값을 가산한 결과인 것을 특징으로 하는 가산기 논리 회로.
  2. 제1항에 있어서,
    상기 입력 값이 논리 하이인 경우, 상기 자성 유도 레이어의 단들 중에서, 상기 입력 값이 인가되는 단으로부터 상기 입력 값이 인가되는 반대쪽 단으로 상기 자성 유도 전류가 흐르고,
    상기 입력 값이 논리 로우인 경우, 상기 자성 유도 레이어의 단들 중에서, 상기 입력 값이 인가되는 반대쪽 단으로부터 상기 입력 값이 인가되는 단으로 상기 자성 유도 전류가 흐르는 것을 특징으로 하는 가산기 논리 회로.
  3. 제1항에 있어서, 상기 제1 내지 제5MTJ 각각은,
    상기 제1 내지 제3 입력값에 각각 대응되는 3개의 자성 유도 레이어들을 구비하고,
    상기 제1 내지 제3 입력 값 각각은, 대응되는 자성 유도 레이어로 인가되는 것을 특징으로 하는 가산기 논리 회로.
  4. 제3항에 있어서,
    상기 3개의 자성 유도 레이어들에 발생되는 자성 유도 전류들을 합한 전류가, MTJ의 자성을 결정하는 것을 특징으로 하는 가산기 논리 회로.
  5. 제1항에 있어서, 상기 제1비교기와 상기 제2비교기는,
    제1단자에 연결된 저항 값이 제2단자에 연결된 저항 값보다 큰 경우에 논리 하이를 출력하고,
    제1단자에 연결된 저항 값이 제2단자에 연결된 저항 값보다 작거나 또는 같은 경우에 논리 로우를 출력하는 것을 특징으로 하는 가산기 논리 회로.
  6. 제2항에 있어서,
    상기 제1비교기는 제1센스앰프이고, 상기 제2비교기는 제2센스앰프이고,
    상기 제1센스앰프와 상기 제2센스앰프의 제1단자는, 비반전 단자이고,
    상기 제1센스앰프와 상기 제2센스앰프의 제2단자는, 반전 단자인 것을 특징으로 하는 가산기 논리 회로.
  7. 제1항에 있어서, 상기 제1비교기와 상기 제2비교기는,
    제1단자의 전압과 제2단자의 전압을 비교하는 것을 특징으로 하는 가산기 논리 회로.
  8. 제1항에 있어서, 상기 제1 내지 제5MTJ 각각은,
    상기 자성 유도 전류의 방향에 관계없이 항상 일정한 방향의 자성을 가지는 고정 자성층; 및
    상기 자성 유도 전류의 방향에 따라 서로 다른 방향의 자성을 가지는 자유 자성층을 구비하고,
    상기 고정 자성층과 상기 자유 자성층의 자성 방향에 따라 서로 다른 저항 값을 가지는 것을 특징으로 하는 가산기 논리 회로.
KR1020070018085A 2007-02-22 2007-02-22 ＭＴＪ(Ｍａｇｎｅｔｉｃ ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ)을 이용하는 가산기 논리 회로 KR101367280B1 (ko)

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* Cited by examiner, † Cited by third party
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JPH07200257A (ja) * 1993-12-28 1995-08-04 Nec Corp Ｎｍｏｓパストランジスタ回路と加算器
JP2000035878A (ja) 1998-07-17 2000-02-02 Texas Instr Japan Ltd 加算演算装置及び加算演算機能付き半導体メモリ装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07200257A (ja) * 1993-12-28 1995-08-04 Nec Corp Ｎｍｏｓパストランジスタ回路と加算器
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