KR101334180B1

KR101334180B1 - 반도체 메모리 장치 및 마그네토 논리 회로

Info

Publication number: KR101334180B1
Application number: KR1020070022573A
Authority: KR
Inventors: 김기원; 조영진; 신형순; 좌성훈; 이승준; 황인준
Original assignee: 삼성전자주식회사
Priority date: 2007-03-07
Filing date: 2007-03-07
Publication date: 2013-11-28
Also published as: US7755930B2; US20080219045A1; KR20080082141A

Abstract

복수개의 입력 값이 가지는 논리 상태의 논리 조합에 따라 자성 유도 전류의 방향을 변화시키는 반도체 메모리 장치 및 마그네토 논리 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치는 전류 구동 회로, 자성 유도 레이어 및 저항 변환 소자를 구비한다. 전류 구동 회로는 복수개의 입력 값을 수신하고, 상기 입력 값이 가지는 논리 상태의 논리 조합에 따라, 자성 유도 전류의 방향을 변화시켜서 출력한다. 자성 유도 레이어는 상기 자성 유도 전류의 방향에 따라 서로 다른 방향을 가지는 자성을 유도한다. 저항 변환 소자는 상기 자성 유도 레이어가 유도하는 자성의 방향에 따라 서로 다른 저항 값을 가진다.

Description

반도체 메모리 장치 및 마그네토 논리 회로{Semiconductor memory device and magneto-logic circuit}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 비교예에 따른 3개의 자성 유도 레이어를 구비하는 반도체 메모리 장치를 나타내는 블록도이다.

도 2는 본 발명에 따른 하나의 자성 유도 레이어를 구비하는 반도체 메모리 장치를 나타내는 블록도이다.

도 3은 도 2의 반도체 메모리 장치의 하나의 예를 설명하기 위한 도면이다.

도 4는 도 2의 반도체 메모리 장치의 다른 예를 설명하기 위한 도면이다.

도 5는 도 3의 반도체 메모리 장치를 AND 게이트로 이용하는 예를 설명하기 위한 도면이다.

도 6은 도 3의 반도체 메모리 장치를 OR 게이트로 이용하는 예를 설명하기 위한 도면이다.

도 7은 도 3의 반도체 메모리 장치를 NAND 게이트로 이용하는 예를 설명하기 위한 도면이다.

도 8은 도 3의 반도체 메모리 장치를 NOR 게이트로 이용하는 예를 설명하기 위한 도면이다.

도 9는 본 발명에서 이용되는 센스 앰프의 구조와 동작을 나타내는 도면이다.

도 10은 도 3의 반도체 메모리 장치와 도 9의 센스 앰프를 이용하여 구현된 XOR 논리 회로를 설명하는 도면이다.

도 11은 도 3의 반도체 메모리 장치와 도 9의 센스 앰프를 이용하여 구현된 XNOR 논리 회로를 설명하는 도면이다.

도 12은 4개의 저항 변환 소자와 센스 앰프를 이용하여 구현된 논리 회로를 설명하는 도면이다.

도 13은 본 발명에 따른 3비트 그레이 카운터 논리 회로의 회로도와 논리표이다.

도 14는 본 발명에 따른 3비트 업 카운터 논리 회로의 회로도와 논리표이다.

도 15는 본 발명에 따른 3비트 다운 카운터 논리 회로의 회로도와 논리표이다.

도 16은 본 발명에 따른 4비트 그레이 카운터 논리 회로의 회로도와 논리표이다.

도 17은 본 발명에 따른 4비트 업 카운터 논리 회로의 회로도와 논리표이다.

도 18은 본 발명에 따른 4비트 다운 카운터 논리 회로의 회로도와 논리표이다.

도 19는 본 발명에 따른 가산기 논리 회로의 회로도이다.

본 발명은 반도체 메모리 장치에 관한 것으로써, 특히 복수개의 입력 값의 조합에 따라 자성 유도 레이어에 흐르는 자성 유도 전류의 방향을 변화시키는 반도체 메모리 장치 및 마그네토 논리 회로에 관한 것이다.

마그네틱 램은 SRAM(static random access memory)보다 빠른 속도, DRAM(dynamic random access memory)과 같은 집적도 및 플래시 메모리(flash memory)와 같은 비휘발성 메모리의 특성을 가진다. 마그네틱 램은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸수 있는 기억소자로서, 강자성 박막의 고유 특성에 의해 고속, 저전력 및 고집적화가 가능할 뿐만 아니라, 플래시 메모리와 같이 비휘발성 메모리 동작이 가능하다.

마그네틱 램은 스핀이 전자의 전달현상에 큰 영향을 미치기 때문에 생기는 거대자기저항(giant magnetoresistive :이하, GMR 이라 한다)현상이나 스핀 편극 자기투과현상을 이용하여 메모리 소자가 구현된다.

GMR을 이용한 마그네틱 램은 비자성층을 사이에 둔 두 자성층에서 스핀 방향 이 같은 경우와 다른 경우의 저항이 다른 현상을 이용한다. 스핀 편극 자기투과현상을 이용한 마그네틱 램은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 더 잘 일어나는 현상을 이용한다.

본 발명이 이루고자 하는 기술적 과제는 복수개의 입력 값의 조합에 따라 자성 유도 레이어에 흐르는 자성 유도 전류의 방향을 변화시키는 반도체 메모리 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 복수개의 입력 값의 조합에 따라 자성 유도 레이어에 흐르는 자성 유도 전류의 방향을 변화시키는 마그네토 논리 회로를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 전류 구동 회로, 자성 유도 레이어 및 저항 변환 소자를 구비한다. 전류 구동 회로는 복수개의 입력 값을 수신하고, 상기 입력 값이 가지는 논리 상태의 논리 조합에 따라, 자성 유도 전류의 방향을 변화시켜서 출력한다. 자성 유도 레이어는 상기 자성 유도 전류의 방향에 따라 서로 다른 방향을 가지는 자성을 유도한다. 저항 변환 소자는 상기 자성 유도 레이어가 유도하는 자성의 방향에 따라 서로 다른 저항 값을 가진다.

상기 자성 유도 레이어의 개수는, 하나일 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 비교예에 따른 3개의 자성 유도 레이어를 구비하는 반도체 메모리 장치를 나타내는 블록도이다. 본 발명을 설명하기 전에, 본 발명에 대한 비교예가 도 1을 참조하여 설명된다.

도 1을 참조하면, 본 발명의 비교예에 따른 반도체 메모리 장치(100)는 입력값의 개수만큼의 자성 유도 레이어(110~130) 및 저항 변화 소자를 구비한다. 저항 변화 소자는 자유 자성층(140), 고정 자성층(160)을 구비한다.

본 발명의 비교예에 따른 반도체 메모리 장치(100)에서는, 하나의 입력 값에 의하여 하나의 자성 유도 레이어에 흐르는 자성 유도 전류의 방향이 결정된다. 즉, 자성 유도 레이어(110~130)에는, 입력 값의 논리 상태에 따라 서로 다른 방향을 가지는 자성 유도 전류가 흐른다. 예를 들어, 자성 유도 레이어(110)의 하단에 입력되는 입력 값이 1인 경우, +I 방향의 자성 유도 전류가 흐를 수 있고, 입력 값이 0인 경우, -I 방향의 자성 유도 전류가 흐를 수 있다.

도 1의 표를 참조하면, 입력 값이 두 개 이상 0이고, 그에 따라 자성 유도 전류의 방향이 두 개 이상 -I 방향인 경우, 자유 자성층(140)이 오른쪽으로 자화되어 저항 변환 소자의 저항값은 낮아진다. 반면에, 입력 값이 두 개 이상 1이고, 그 에 따라 자성 유도 전류의 방향이 두 개 이상 +I 방향인 경우, 자유 자성층(140)이 왼쪽으로 자화되어 저항 변환 소자의 저항값은 높아진다. 예를 들어, 입력 값들이 (0, 0, 1)이면, 자성 유도 레이어(110, 120)에 흐르는 자성 유도 전류의 방향은 -I 이고, 자성 유도 레이어(130)에 흐르는 자성 유도 전류의 방향은 +I이다. 그러므로, 자유 자성층(140)은 오른쪽으로 자화된다. 그에 따라, 저항 변환 소자의 저항 값은 낮아진다.

그런데, 본 발명의 비교예에 따른 반도체 메모리 장치는, 입력 값의 개수만큼의 자성 유도 레이어를 구비해야 한다. 예를 들어, 도 1의 본 발명의 비교예에 따른 반도체 메모리 장치(100)는, 3개의 입력 값을 처리하기 위하여 3개의 자성 유도 레이어(110~130)를 구비해야 한다. 그러므로, 본 발명의 비교예에 따른 반도체 메모리 장치(100)를 제작하기 위해서는 복잡한 공정이 요구된다. 또한, 복수개의 자성 유도 레이어에 자성 유도 전류를 흘려주는 전류 구동 회로도 자성 유도 레이어의 개수만큼 구비되어야 한다. 또한, 가장 위에 위치하는 자성 유도 레이어(110)는 자유 자성층(140)과 멀리 떨어져 있다. 그러므로, 자유 자성층(140)의 자성 방향을 변화시키기 위해서는 자성 유도 레이어(110)에 큰 전류를 흘려주어야 하는 문제가 있다.

도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치(200)는 전류 구동 회로(220), 자성 유도 레이어(210) 및 저항 변환 소자(230)를 구비한다. 전류 구동 회로(220)는 복수개의 입력 값(A, B, C)을 수신하고, 입력 값(A, B, C)이 가지는 논리 상태의 논리 조합에 따라, 자성 유도 전류의 방향(+I, -I)을 변화시켜서 출력한다. 자성 유도 레이어(210)는 자성 유도 전류의 방향(+I, -I)에 따라 서로 다른 방향을 가지는 자성을 유도한다. 저항 변환 소자(230)는 자성 유도 레이어(210)가 유도하는 자성의 방향에 따라 서로 다른 저항 값을 가진다.

자성 유도 레이어(210)의 개수는 입력 값(A, B, C)의 개수보다 작을 수 있다.

자성 유도 레이어(210)의 개수는 하나인 것이 바람직하다.

본 발명의 비교예에 따른 반도체 메모리 장치(100)에서는, 하나의 입력 값에 의하여 하나의 자성 유도 레이어에 흐르는 자성 유도 전류의 방향이 결정된다. 그에 따라, 입력 값의 개수만큼의 자성 유도 레이어를 구비해야 하는 문제가 있었다.

그러나, 본 발명에 따른 반도체 메모리 장치(200)에서는, 전류 구동 회로(220)가 복수개의 입력 값(A, B, C)을 논리 조합하여, 자성 유도 레이어(210)에 흐르는 자성 유도 전류의 방향(+I, -I)을 변화시킨다. 그리고, 자성 유도 전류의 방향(+I, -I)에 따라, 저항 변환 소자(230)의 저항 값이 변경된다. 그에 따라, 본 발명에 따른 반도체 메모리 장치(200)는 입력 값의 개수만큼의 자성 유도 레이어(210)를 구비할 필요가 없다. 특히, 본 발명에 따른 반도체 메모리 장치(200)는 하나의 자성 유도 레이어(210)만으로도 복수개의 입력 값(A, B, C)의 논리 조합 결과를 표현 할 수 있다.

도 2를 참조하면, 전류 구동 회로(220)는, 3개의 입력 값(A, B, C)을 수신하 고, 3개의 입력 값(A, B, C)의 논리 조합에 따라, 자성 유도 전류의 방향(+I, -I)을 변화시켜서 출력할 수 있다. 3개의 입력 값(A, B, C)의 논리 조합은, 제1입력 값(A)과 제2입력 값(B)의 논리 곱, 제2입력 값(B)과 제3입력 값(C)의 논리 곱, 및 제3입력 값(C)과 제1입력 값(A)의 논리 곱에 대한 논리 합일 수 있다. 즉, A*B+B*C+C*A일 수 있다.

한편, 도 2에는, 전류 구동 회로(220)가 3개의 입력 값의 논리 조합에 따라 자성 유도 전류의 방향(+I, -I)을 변화시키는 예가 도시되어 있다. 그러나, 입력 값의 개수는 3개에 한정되지 않는다는 것은 당업자라면 알 수 있을 것이다.

예를 들어, 전류 구동 회로는 2개의 입력 값을 수신하고, 2개의 입력 값의 논리 조합에 따라, 자성 유도 전류의 방향을 변화시켜서 출력할 수도 있다.

저항 변환 소자(230)는 자유 자성층(240) 및 고정 자성층(260)을 구비할 수 있다. 자유 자성층(240)은 자성 유도 전류의 방향에 따라 서로 다른 방향의 자성을 가지고, 고정 자성층(260)은 자성 유도 전류의 방향에 관계없이 항상 일정한 방향의 자성을 가진다. 자유 자성층(240)과 고정 자성층(260)에 형성된 자성 방향에 따라 저항 변환 소자(230)의 저항의 크기가 결정된다.

저항 변환 소자(230)는, 자유 자성층(240)과 고정 자성층(260) 사이에, 절연층(250)을 더 구비할 수 있다.

본 발명에 따른 반도체 메모리 장치(200)는 저항 측정 라인 쌍(280, 290)을 더 구비할 수 있다. 저항 측정 라인 쌍(280, 290)은 저항 변환 소자(230)의 저항 값을 측정할 수 있다.

도 3(a)는 도 2의 반도체 메모리 장치를 상세하게 나타내는 회로도이다.

도 3(a)를 참조하면, 전류 구동 회로(220)는 복수개의 트랜지스터들(TR11~TR16, TR21~TR26, TRE1~TRE2)을 구비할 수 있다. 복수개의 트랜지스터들(TR11~TR16, TR21~TR26)은 복수개의 입력 값(A, B, C) 또는 복수개의 반전 입력 값(Ab, Bb, Cb)에 응답하여 턴-온 또는 턴-오프된다. 각각의 트랜지스터들(TR11~TR16, TR21~TR26)은 턴-온되는 경우 동일한 전류가 흐르는 것으로 가정한다. 이하에서는 상기 동일한 전류의 크기를 I라고 가정한다.

트랜지스터들(TRE1~TRE2)은 활성화 신호(WE, WEb)에 응답하여, 전류 구동 회로(220)를 활성화시킨다.

도 3(a)의 반도체 메모리 장치의 동작이 설명된다. 도 3(a)의 반도체 메모리 장치는 복수개의 입력 값(A, B, C)에 따라 서로 다른 크기와 방향을 가지는 전류를 형성한다. 이렇게 형성된 전류는 자성 유도 레이어(210)에 흐르고, 자성 유도 레이어(210)에 흐르는 전류의 방향에 따라 저항 변환 소자(230)의 저항 값이 결정된다.

예를 들어, 입력 값(A, B, C)이 (0, 0, 0)인 경우, 입력 값(A, B, C)을 수신하는 트랜지스터(TR11~TR13, TR21~TR23)는 턴-오프되고, 반전 입력 값(Ab, Bb, Cb)을 수신하는 트랜지스터(TR14~TR16, TR24~TR26)는 턴-온된다. 이 경우, 전원 전압(VDD)부터 시작하여, 트랜지스터(TR24~TR26), 자성 유도 레이어(210) 및 트랜지스터(TR14~TR16)를 거쳐서 접지 전압까지 전류 경로가 형성된다. 즉, 자성 유도 레이어(210)는 트랜지스터(TR24~TR26)로부터 전류를 수신하여 트랜지스터(TR14~TR16) 로 전류를 공급한다. 상기 전류 경로에는 3I의 크기를 가지는 전류가 흐른다. 결국, 입력 값(A, B, C)이 (0, 0, 0)인 경우, 자성 유도 레이어(210)에는 - 방향으로 3I의 크기를 가지는 전류가 흐른다. 그에 따라, 저항 변환 소자(230)는 낮은 저항을 가진다.

또한, 입력 값(A, B, C)이 (0, 1, 1)인 경우, 입력 값(A)과 반전 입력 값(Bb, Cb)을 수신하는 트랜지스터(TR11, TR21, TR15, TR16, TR25, TR26)는 턴-오프되고, 입력 값(B, C)과 반전 입력 값(Ab)을 수신하는 트랜지스터(TR12, TR13, TR22, TR23, TR14, TR24)는 턴-온된다. 이 경우, 전원 전압(VDD)과 2개의 트랜지스터(TR12, TR13)를 통하여 2I의 크기를 가지는 전류가 흐른다. 2I의 크기를 가지는 전류는 턴-온된 트랜지스터(TR14)와 자성 유도 레이어(210)로 나누어 흐른다. 즉, 자성 유도 레이어(210)에는 +방향으로 I의 크기를 가지는 전류가 흐른다. 한편, 전원 전압(VDD)과 트랜지스터(TR24)를 통하여도 I의 크기를 가지는 전류가 흐른다. 트랜지스터(TR24)를 통하여 흐르는 I의 크기를 가지는 전류는, 자성 유도 레이어(210)에 흐르는 +I 전류와 합해져서, 2I의 크기를 가지는 전류를 형성한다. 상기 2I의 크기를 가지는 전류는, 트랜지스터(TR22, TR23)에 I 씩 흐른다. 결국, 입력 값(A, B, C)이 (0, 1, 1)인 경우, 자성 유도 레이어(210)에는 + I 전류가 흐른다. 그에 따라, 저항 변환 소자(230)는 높은 저항을 가진다.

도 3(b)에는 도 3(a)의 반도체 메모리 장치에서 입력 값의 논리 조합에 따른 저항 값이 도시된다. 예를 들어, 입력 값(A, B, C)이 (0, 1, 0)인 경우, 자성 유도 레이어(210)에는 - I 전류가 흐르고, 저항 변환 소자(230)는 낮은 저항을 가진다. 또한, 입력 값(A, B, C)이 (1, 0, 1)인 경우, 자성 유도 레이어(210)에는 + I 전류가 흐르고, 저항 변환 소자(230)는 높은 저항을 가진다.

도 3(c)와 도 3(d)는 도 3(a)의 반도체 메모리 장치에서 입력 값들에 따라 자성 유도 레이어(210)에 흐르는 전류의 크기와 방향이 결정되는 동작을 모델링한 도면이다.

도 3(c)에서는 입력 값(A, B, C)이 자성 유도 레이어(210)의 하단으로 입력되는 것으로 모델링 되었다. 도 3(c)의 모델링은, 입력 값(예를 들어, A)이 1이면 자성 유도 레이어(210)에는 +I 전류가 흐르고, 입력 값(예를 들어, A)이 0이면 자성 유도 레이어(210)에는 -I 전류가 흐르는 것을 의미한다. 한편, 도 3(d)에서처럼, 입력 값(A, B, C)이 자성 유도 레이어(210)의 상단으로 입력되는 것으로 모델링 될 수도 있다. 도 3(d)의 모델링은, 입력 값(예를 들어, A)이 1이면 자성 유도 레이어(210)에는 -I 전류가 흐르고, 입력 값(예를 들어, A)이 0이면 자성 유도 레이어(210)에는 +I 전류가 흐르는 것을 의미한다. 도 3(d)의 모델링은, 도 3(a)에서 입력 값(A, B, C)을 수신하는 트랜지스터(TR11~TR13, TR21~TR23)에, 입력 값(A, B, C) 대신에 반전 입력 값(Ab, Bb, Cb)을 공급하고, 반전 입력 값(Ab, Bb, Cb)을 수신하는 트랜지스터(TR14~TR16, TR24~TR26)에 반전 입력 값(Ab, Bb, Cb) 대신에 입력 값(A, B, C)을 공급함으로써, 모델링 될 수 있다.

도 3(e)는 본 발명에 따른 반도체 메모리 장치를 나타내는 다른 회로도이다.

도 3(e)의 반도체 메모리 장치는, 도 3(a)의 반도체 메모리 장치와 달리, 왼쪽으로 자화된 고정 자성층(260)을 구비한다. 또한, 도 3(e)의 반도체 메모리 장치 는, 트랜지스터들(TR11~TR13, TR21~TR23)에 입력 값(A, B, C) 대신에 반전 입력 값(Ab, Bb, Cb)이 공급되고, 트랜지스터들(TR14~TR16, TR24~TR26)에 반전 입력 값(Ab, Bb, Cb) 대신에 입력 값(A, B, C)이 공급된다.

도 3(e)의 반도체 메모리 장치는, 도 3(a)의 반도체 메모리 장치의 고정 자성층에 대하여 반대 방향으로 자화된 고정 자성층을 이용하여, 도 3(a)의 반도체 메모리 장치와 동일한 논리 연산을 수행한다.

좀 더 설명하면, 도 3(e)의 반도체 메모리 장치에서는, 입력 값들(A, B, C) 중에서 2개 이상의 입력 값이 1인 경우, 자성 유도 레이어(210)에는 - I 전류가 흐르고, 저항 변환 소자(230)는 높은 저항을 가진다. 반면에, 입력 값들(A, B, C) 중에서 2개 이상의 입력 값이 1인 경우, 자성 유도 레이어(210)에는 + I 전류가 흐르고, 저항 변환 소자(230)는 낮은 저항을 가진다. 이에 대해, 도 3(a)의 반도체 메모리 장치에서는, 입력 값들(A, B, C) 중에서 2개 이상의 입력 값이 1인 경우, 자성 유도 레이어(210)에는 + I 전류가 흐르고, 저항 변환 소자(230)는 높은 저항을 가진다. 반면에, 입력 값들(A, B, C) 중에서 2개 이상의 입력 값이 1인 경우, 자성 유도 레이어(210)에는 - I 전류가 흐르고, 저항 변환 소자(230)는 낮은 저항을 가진다.

그러므로, 도 3(e)의 반도체 메모리 장치와 도 3(a)의 반도체 메모리 장치에서는는, 2개 이상의 입력 값이 1인 경우 저항 변환 소자(230)가 높은 저항을 가지고, 2개 이상의 입력 값이 0인 경우 저항 변환 소자(230)가 낮은 저항을 가진다. 따라서, 도 3(e)의 반도체 메모리 장치와 도 3(a)의 반도체 메모리 장치는 입력 값(A, B, C)과 반전 입력 값(Ab, Bb, Cb)이 공급되는 트랜지스터를 변경함으로써, 서로 동일한 논리 연산을 수행한다.

이처럼, 회로의 간단한 변경만으로, 고정 자성층이 왼쪽으로 자화된 경우에도 고정 자성층이 오른쪽으로 자화된 경우와 동일한 논리 연산을 수행할 수 있다. 그러므로, 이하에서는 고정 자성층이 오른쪽으로 자화된 경우를 기준으로 하여 설명하고, 고정 자성층이 왼쪽으로 자화된 경우에 대한 설명을 생략한다. 그러나, 당업자라면 이하에서 개시되는 고정 자성층이 오른쪽으로 자화된 경우를 참조하여, 고정 자성층이 왼쪽으로 자화된 경우를 구현할 수 있을 것이다.

도 4(a)는 도 2의 반도체 메모리 장치를 상세하게 나타내는 다른 회로도이다.

도 4(b)는 도 4(a)의 반도체 메모리 장치에서 입력 값의 논리 조합에 따른 저항 값을 나타내는 도면이다.

도 4(c)는 도 4(a)에서 입력 값들이 자성 유도 레이어(210)에 흐르는 전류의 크기와 방향을 결정하는 동작을 모델링한 도면이다.

도 4(a)과 도 3(a)은 트랜지스터로 입력되는 입력 값들이 변경된 점을 제외하면, 구조 및 동작이 서로 대응된다. 그러므로, 도 4(a) 내지 도 4(c)에 대한 상세한 설명은 생략된다.

한편, 본 발명에 따른 전류 구동 회로는, 3개의 입력 값 중에서 하나의 입력 값을 고정시키고, 나머지 2개의 입력 값을 수신할 수도 있다. 이 경우, 전류 구동 회로는, 고정된 하나의 입력 값과 수신된 2개의 입력 값의 논리 조합에 따라, 자성 유도 전류의 방향을 변화시켜서 출력할 수 있다. 이러한 방식을 이용하여 본 발명에 따른 반도체 메모리 장치를 각종 논리 게이트(AND 게이트, OR 게이트, NAND 게이트, NOR 게이트)로 이용할 수 있다.

도 5(a)는 도 3(a)의 반도체 메모리 장치를 AND 게이트로 이용하는 모습을 나타내는 도면이다.

도 5(a)를 참조하면, 트랜지스터(TR13, TR23)에는 0의 값이 입력되고, 트랜지스터(TR16, TR26)에는 1의 값이 입력된다. 즉, 전류 구동 회로(220)는 3개의 입력 값(A, B, C) 중에서, 입력 값(C)을 0 또는 1로 고정시키고, 2개의 입력 값(A, B)을 수신한다. 도 5(a)에서는 입력 값(C)을 0으로 고정시키는 예가 도시되었다. 그에 따라, 0으로 고정된 입력 값(C)을 수신하는 트랜지스터(TR13, TR23)는 턴-오프 상태를 유지하고, 1로 고정된 입력 값(Cb)을 수신하는 트랜지스터(TR16, TR26)는 턴-온 상태를 유지한다. 고정된 입력 값에 따른 자성 유도 전류는 -I방향으로 흐른다.

도 5(b)는 도 5(a)의 반도체 메모리 장치에서 입력 값의 논리 조합에 따른 저항 값을 나타내는 도면이다. 예를 들어, 입력 값들(A, B)이 (1, 1)이면, +I 방향의 자성 유도 전류가 흐른다. 그에 따라, 저항 변환 소자(230)의 자유 자성층에는 왼쪽 방향의 자성이 유도된다. 이 경우, 자유 자성층과 고정 자성층에는 서로 다른 방향의 자성이 유도되고, 저항 변환 소자(230)의 저항 값은 높아진다. 반면에, 입력 값들(A, B)이 (0, 0), (0, 1) 또는 (1, 0)이면, -I 방향의 자성 유도 전류가 흐른다. 그에 따라, 저항 변환 소자(230)의 자유 자성층(240)에는 오른쪽 방향의 자 성이 유도된다. 이 경우, 자유 자성층과 고정 자성층에는 서로 같은 방향의 자성이 유도되고, 저항 변환 소자(230)의 저항 값은 낮아진다. 즉, 입력 값들(A, B)이 (1, 1)이면, 저항 변환 소자(230)의 저항 값은 높아지는 반면에, 입력 값들(A, B)이 (1, 1)이 아니면, 저항 변환 소자(230)의 저항 값은 낮아진다. 이러한 방식으로, 도 5(a)의 반도체 메모리 장치는 AND 게이트로 동작한다.

도 5(c)는 도 5(a)에서 입력 값들이 자성 유도 레이어(210)에 흐르는 전류의 크기와 방향을 결정하는 동작을 모델링한 도면이다.

도 5(c)를 참조하면, 입력 값(C)이 0으로 고정되어 -I 전류가 흐르는 모습이 도시된다. 또한, 도 5(c)에서는 입력 값(A, B)에 따라 자성 유도 레이어(210)에 흐르는 전류의 방향이 변화되는 모습이 도시된다.

도 6(a)는 도 3(a)의 반도체 메모리 장치를 OR 게이트로 이용하는 모습을 나타내는 도면이다.

도 6(a)를 참조하면, 트랜지스터(TR16, TR26)에는 0의 값이 입력되고, 트랜지스터(TR13, TR23)에는 1의 값이 입력된다. 그에 따라, 트랜지스터(TR16, TR26)는 입력 값(A, B)에 무관하게 턴-오프 상태를 유지하고, 트랜지스터(TR13, TR23)는 입력 값(A, B)에 무관하게 턴-온 상태를 유지한다.

도 6(b)는 도 6(a)의 반도체 메모리 장치에서 입력 값의 논리 조합에 따른 저항 값을 나타내는 도면이다. 입력 값들(A, B)이 (0, 0)이면, 저항 변환 소자(230)의 저항 값은 낮아지는 반면에, 입력 값들(A, B)이 (0, 0)이 아니면, 저항 변환 소자(230)의 저항 값은 높아진다. 이러한 방식으로, 도 6(a)의 반도체 메모리 장치는 OR 게이트로 동작한다. 도 6(c)에는 도 6(a)에서 입력 값들이 자성 유도 레이어(210)에 흐르는 전류의 크기와 방향을 결정하는 동작이 모델링되어 있다.

도 7(a)는 도 3(a)의 반도체 메모리 장치를 NAND 게이트로 이용하는 모습을 나타내는 도면이다.

도 7(b)는 도 7(a)의 반도체 메모리 장치에서 입력 값의 논리 조합에 따른 저항 값을 나타내는 도면이다. 입력 값들(A, B)이 (1, 1)이면, 저항 변환 소자(230)의 저항 값은 낮아지는 반면에, 입력 값들(A, B)이 (1, 1)이 아니면, 저항 변환 소자(230)의 저항 값은 높아진다. 이러한 방식으로, 도 7(a)의 반도체 메모리 장치는 NAND 게이트로 동작한다. 도 7(c)에는 도 7(a)에서 입력 값들이 자성 유도 레이어(210)에 흐르는 전류의 크기와 방향을 결정하는 동작이 모델링되어 있다.

도 8(a)는 도 3(a)의 반도체 메모리 장치를 NOR 게이트로 이용하는 모습을 나타내는 도면이다.

도 8(b)는 도 8(a)의 반도체 메모리 장치에서 입력 값의 논리 조합에 따른 저항 값을 나타내는 도면이다. 입력 값들(A, B)이 (0, 0)이면, 저항 변환 소자(230)의 저항 값은 높아지는 반면에, 입력 값들(A, B)이 (0, 0)이 아니면, 저항 변환 소자(230)의 저항 값은 낮아진다. 이러한 방식으로, 도 6(a)의 반도체 메모리 장치는 NOR 게이트로 동작한다. 도 8(c)에는 도 8(a)에서 입력 값들이 자성 유도 레이어(210)에 흐르는 전류의 크기와 방향을 결정하는 동작이 모델링되어 있다.

도 9(a)와 도 9(b)를 참조하면, 센스 앰프(990)는 제1단자(V+)에 연결된 제1저항변환소자(900_1)의 저항 값(R1)과 제2단자(V-)에 연결된 제2저항변환소자(900_2)의 저항 값(R2)을 비교한다. 센스 앰프(990)는 제1저항변환소자(900_1)의 저항 값(R1)이 제2저항변환소자(900_2)의 저항 값(R2)보다 크면, 센스 앰프(990)의 출력(S/A OUT)을 논리 하이로 발생할 수 있다. 반면에, 제1저항변환소자(900_1)의 저항 값(R1)이 제2저항변환소자(900_2)의 저항 값(R2)보다 작거나 또는 같으면, 센스 앰프(990)의 출력(S/A OUT)을 논리 로우로 발생할 수 있다. 즉, 센스 앰프(990)는 제1저항변환소자(900_1)의 저항 값(R1)과 제2저항변환소자(900_2)의 저항 값(R2)의 반전 값에 대한 논리 곱을 수행할 수 있다.

센스 앰프(990)는 센싱 전류(Isense)를 이용하여 제1단자의 전압(V+)과 제2단자의 전압(V-)을 비교할 수 있다. 그에 따라, 제1단자에 연결된 제1저항변환소자(900_1)의 저항 값(R1)과 제2단자에 연결된 제2저항변환소자(900_2)의 저항 값(R2)을 비교할 수 있다. 센스 앰프(990)는 제1단자의 전압(V+)과 제2단자의 전압(V-)의 반전 값에 대한 논리 곱을 수행할 수 있다. 센스 앰프(990)의 제2단자의 오프셋 전압은, 0보다 크고, 센스 앰프(990)의 단자에 연결될 수 있는 저항변환소자의 높은 저항 값과 낮은 저항 값의 차이에 센싱 전류(Isense)를 곱한 값보다 작은 것이 바람직하다.

도 10은 도 3(a)의 반도체 메모리 장치와 도 9의 센스 앰프를 이용하여 구현된 XOR 논리 회로를 설명하는 도면이다.

도 10(a)을 참조하면, 제1저항변환소자(1000_1)는 도 6에 도시된 OR 논리 회 로와 동일한 구조를 가진다. 또한, 제2저항변환소자(1000_2)는 도 5에 도시된 AND 논리 회로와 동일한 구조를 가진다. 한편, 앞서 설명된 것처럼, 센스 앰프(1090)는 제1단자에 연결된 제1저항변환소자(1000_1)의 저항 값과 제2단자에 연결된 제2저항변환소자(1000_2)의 저항 값의 반전 값에 대한 논리 곱을 수행한다. 그러므로, 도 10(b)에 도시된 것처럼, 센스 앰프(1090)의 출력은 입력 값들(A, B)의 XOR 논리 연산 결과이다.

도 11은 도 3(a)의 반도체 메모리 장치와 도 9의 센스 앰프를 이용하여 구현된 XNOR 논리 회로를 설명하는 도면이다.

도 11(a)을 참조하면, 제1저항변환소자(1100_1)는 도 6에 도시된 OR 논리 회로에서 입력 값(A) 대신에 반전 입력 값(Ab)을 공급하는 구조를 가진다. 또한, 제2저항변환소자(1100_2)는 도 5에 도시된 AND 논리 회로에서 입력 값(A) 대신에 반전 입력 값(Ab)을 공급하는 구조를 가진다. 한편, 앞서 설명된 것처럼, 센스 앰프(1190)는 제1단자에 연결된 제1저항변환소자(1100_1)의 저항 값과 제2단자에 연결된 제2저항변환소자(1100_2)의 저항 값의 반전 값에 대한 논리 곱을 수행한다. 그러므로, 도 11(b)에 도시된 것처럼, 센스 앰프(1190)의 출력은 입력 값들(A, B)의 XNOR 논리 연산 결과이다.

도 12에는, 4개의 저항 변환 소자(1200_1~1200_4)의 저항 값의 논리 상태가 각각 W, X, Y 및 Z로 표시된다. 도 12(a)의 논리 회로는 도 12(b)의 논리 연산을 수행하여, 도 12(c)의 논리 연산 결과를 출력한다.

도 13(a) 및 도 13(b)를 참조하면, 제1저항변환소자(1300_1)와 제2저항변환소자(1300_2)는 도 11에 도시된 XNOR 게이트에서, 제1반전 입력 값(Ab) 대신에 제2반전 입력 값(Bb)이 공급되고 제2입력 값(B) 대신에 제3입력 값(C)이 공급되는 구조를 가진다. 그러므로, 제1저항변환소자(1300_1)와 제2저항변환소자(1300_2)는 제2입력 값(B)과 제3입력 값(C)에 대한 XNOR 연산(B XNOR C)을 수행한다.

제3저항변환소자(1300_3)는 도 7에 도시된 NAND 게이트에서 제2반전 입력 값(Bb) 대신에 제3반전 입력 값(Cb)이 공급되는 구조를 가진다. 그러므로, 제3저항변환소자(1300_3)는 제1입력 값(A)과 제3입력 값(C)에 대한 NAND 연산(A NAND C)을 수행한다. 제4저항변환소자(1300_4)는 도 8에 도시된 NOR 게이트와 동일한 구조를 가진다. 그러므로, 제4저항변환소자(1300_4)는 제1입력 값(A)과 제2입력 값(B)에 대한 NOR 연산(A NOR B)을 수행한다. 제2센스 앰프(1390_2)는 제1단자에 연결된 제3저항변환소자(1300_3)의 논리 연산 결과(A NAND C)와 제2단자에 연결된 제4저항변환소자(1300_4)의 논리 연산 결과(A NOR B)의 반전 값에 대한 논리 곱을 수행한다. 그러므로, 제2센스 앰프(1390_2)의 출력은 도 13(b)의 BNEXT가 된다.

제5저항변환소자(1300_5)는 도 6에 도시된 OR 게이트에서 제1입력 값(A) 대신에 제1반전 입력 값(Ab)이 공급되고 제2입력 값(B) 대신에 제3입력 값(C)이 공급되는 구조를 가진다. 그러므로, 제5저항변환소자(1300_5)는 제1반전 입력 값(Ab) 과 제3입력 값(C)에 대한 OR 연산(Ab OR C)을 수행한다. 제6저항변환소자(1300_6)는 도 8에 도시된 NOR 게이트와 동일한 구조를 가진다. 그러므로, 제6저항변환소자(1300_6)는 제1입력 값(A)과 제2입력 값(B)에 대한 NOR 연산(A NOR B)을 수행한다. 제3센스 앰프(1390_3)는 제1단자에 연결된 제5저항변환소자(1300_5)의 논리 연산 결과(Ab AND C)와 제2단자에 연결된 제6저항변환소자(1300_6)의 논리 연산 결과(A NOR B)의 반전 값에 대한 논리 곱을 수행한다. 그러므로, 제3센스 앰프(1390_3)의 출력은 도 13(b)의 CNEXT가 된다.

도 13(c)에는, 3개의 입력 값들(A, B, C)에 따른 제1센스앰프(1390_1) 내지 제3센스앰프(1390_3) 값이 도시된다. 도 13(c)를 참조하면, 도 13(a)의 논리 회로가 3비트 그레이 카운팅을 수행하는 점을 알 수 있다.

도 14(a) 및 도 14(b)를 참조하면, 제1저항변환소자(1400_1)는 도 6에 도시된 OR 게이트에서 제1입력 값(A) 대신에 제1반전 입력 값(Ab)이 공급되는 구조를 가진다. 그러므로, 제1저항변환소자(1400_1)는 제1반전 입력 값(Ab)과 제2입력 값(B)에 대한 OR 연산(Ab OR B)을 수행한다. 제2저항변환소자(1400_2)는 도 5에 도시된 AND게이트와 동일한 구조를 가진다. 그러므로, 제2저항변환소자(1400_2)는 제1입력 값(A)과 제2입력 값(B)에 대한 AND 연산(A AND B)을 수행한다. 제1센스 앰프(1490_1)는 제1단자에 연결된 제1저항변환소자(1400_1)의 논리 연산 결과(Ab OR B)와 제2단자에 연결된 제2저항변환소자(1400_2)의 논리 연산 결과(A AND B)의 반전 값에 대한 논리 곱을 수행한다. 그러므로, 제1센스 앰프(1490_1)의 출력은 도 14(b)의 ANEXT가 된다.

제3저항변환소자(1400_3)와 제4저항변환소자(1400_4)는 도 10에 도시된 XOR 게이트와 동일한 구조를 가진다. 그러므로, 제3저항변환소자(1400_3)와 제4저항변환소자(1400_4)는 제1입력 값(A)과 제2입력 값(B)에 대한 XOR 연산(A XOR B)을 수행한다.

제5저항변환소자(1400_5)는 높은 저항 값으로 고정된다. 즉, 제5저항변환소자(1400_5)의 논리 연산 결과(W)는 1이다. 제6저항변환소자(1400_6)는 도 3에 도시된 논리 회로와 동일한 구조를 가진다. 즉, 제6저항변환소자(1400_6)의 논리 연산 결과(X)는 A*B +B*C + C*A이다. 제7저항변환소자(1400_7)는 도 5에 도시된 AND게이트에서 제2입력 값(B) 대신에 제3입력 값(C)이 공급되는 구조를 가진다. 그러므로, 제7저항변환소자(1400_7)의 논리 연산 결과(Y)는 A * C이다. 제8저항변환소자(1400_8)는 도 6에 도시된 OR게이트에서 제1입력 값(A) 대신에 제3반전 입력 값(Cb)이 공급되는 구조를 가진다. 그러므로, 제8저항변환소자(1400_8)의 논리 연산 결과(Z)는 B + Cb이다.

제5 내지 제8저항변환소자(1400_5~1400_8)의 논리 연산 결과를 도 12에 도시된 논리 게이트에 적용하면, 제3센스앰프(1490_3)의 출력은 도 14(b)의 CNEXT가 된다.

도 14(c)에는, 3개의 입력 값들(A, B, C)에 따른 제1센스앰프(1490_1) 내지 제3센스앰프(1490_3) 값이 도시된다. 도 14(c)를 참조하면, 도 14(a)의 논리 회로가 3비트 업 카운팅을 수행하는 점을 알 수 있다.

도 15(a) 및 도 15(b)를 참조하면, 제1저항변환소자(1500_1), 제2저항변환소자(1500_2) 및 제1센스앰프(1590_1)는 도 14에 도시된 제1저항변환소자(1400_1), 제2저항변환소자(1400_2) 및 제1센스앰프(1490_1)와 동일한 구조를 형성한다. 그러므로, 제1센스 앰프(1590_1)의 출력은 도 15(b)에 도시된 ANEXT가 된다.

제3저항변환소자(1500_3)와 제4저항변환소자(1500_4)는 도 11에 도시된 XNOR 게이트와 동일한 구조를 가진다. 그러므로, 제3저항변환소자(1500_3)와 제4저항변환소자(1500_4)는 제1입력 값(A)과 제2입력 값(B)에 대한 XNOR 연산(A XNOR B)을 수행한다.

제5저항변환소자(1500_5)는 도 5에 도시된 AND게이트에서 제1입력 값(A) 대신에 제3입력 값(C)이 공급되는 구조를 가진다. 그러므로, 제5저항변환소자(1500_5)의 논리 연산 결과(W)는 B * C이다. 제6저항변환소자(1500_6)는 도 4에 도시된 논리 회로에서 제3반전 입력 값(Cb) 대신에 제3입력 값(C)이 공급되는 구조를 가진다. 즉, 제6저항변환소자(1500_6)의 논리 연산 결과(X)는 Ab*Bb +Bb*C + C*Ab이다. 제7저항변환소자(1500_7)는 낮은 저항 값으로 고정된다. 즉, 제7저항변환소자(1500_7)의 논리 연산 결과(X)는 0이다. 제8저항변환소자(1500_8)는 도 5에 도시된 AND게이트에서 제1입력 값(A) 대신에 제1반전 입력 값(Ab)이 공급되고 제2입력 값(B) 대신에 제3입력 값(C)이 공급되는 구조를 가진다. 그러므로, 제8저항변환소자(1500_8)의 논리 연산 결과(Z)는 Ab * C이다.

제5 내지 제8저항변환소자(1500_5~1500_8)의 논리 연산 결과를 도 12에 도시된 논리 게이트에 적용하면, 제3센스앰프(1590_3)의 출력은 도 15(b)의 CNEXT가 된다.

도 15(c)에는, 3개의 입력 값들(A, B, C)에 따른 제1센스앰프(1590_1) 내지 제3센스앰프(1590_3) 값이 도시된다. 도 15(c)를 참조하면, 도 15(a)의 논리 회로가 3비트 다운 카운팅을 수행하는 점을 알 수 있다.

도 16(a) 내지 도 16(c)를 참조하면, 도 16(a)의 논리 회로는 4 비트 그레이 카운팅을 수행한다.

도 17(a) 내지 도 17(c)를 참조하면, 도 17(a)의 논리 회로는 4 업 그레이 카운팅을 수행한다.

도 18(a) 내지 도 18(c)를 참조하면, 도 18(a)의 논리 회로는 4 비트 다운 카운팅을 수행한다.

도 16 내지 도 18에 도시된 4비트 카운터 논리 회로들의 세부 구조와 동작은 도 3 내지 도 15에서 설명된 논리 회로들의 구조와 동작을 참조하여 이해될 수 있다. 그러므로, 도 16 내지 도 18의 4비트 카운터 논리 회로에 대한 자세한 설명은 생략된다.

도 19는 본 발명에 따른 가산기 논리 회로의 회로도이다.

도 19를 참조하면, 제1저항변환소자(1900_1)는 낮은 저항 값으로 고정된다. 즉, 제1저항변환소자(1900_1)의 논리 연산 결과는 0이다. 제2저항변환소자(1900_2)는 A*B+B*Cin+Cin*A 논리 연산 결과에 대응되는 저항 값을 가진다(도 3 참조). 제1센스앰프(1990_1)는 제2저항변환소자(1900_2)의 저항 값이 높은 경우 논리 하이 값을 출력하고, 제2저항변환소자(1900_2)의 저항 값이 낮은 경우 논리 로우 값을 출력한다. 즉, 제1센스앰프(1990_1)의 출력(Cout)은 A*B+B*Cin+Cin*A 논리 연산 결과를 나타낸다.

제3저항변환소자(1900_3)는 A*Bb+Bb*Cinb+Cinb*A 논리 연산 결과에 대응되는 저항 값을 가진다. 제4저항변환소자(1900_4)는 A*B+B*Cinb+Cinb*A 논리 연산 결과에 대응되는 저항 값을 가진다. 제5저항변환소자(1900_5)는 A*Bb+Bb*Cin+Cin*A 논리 연산 결과에 대응되는 저항 값을 가진다.

제2 내지 제5 저항변환소자(1900_2~1900_5)의 논리 연산 결과를 도 12에 도시된 논리 게이트에 적용하면, 제2센스앰프(1990_2)의 출력은 도 19(b)의 S가 된다. 도 19(c)에는, 3개의 입력 값들(A, B, Cin)에 따른 제1센스앰프(1990_1) 내지 제2센스앰프(1990_2) 값이 도시된다. 도 19(c)를 참조하면, 도 19(a)의 논리회로가 풀 애더(full adder) 논리 연산을 수행하는 것을 알 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 마그네토 논리 회로는, 복수개의 입력 값의 조합에 따라 자성 유도 레이어에 흐르는 자성 유도 전류의 방향을 변화시킨다. 그럼으로써, 입력 값의 개수만큼의 자성 유도 레이어를 구비할 필요가 없는 장점이 있다.

Claims

복수개의 입력 값을 수신하고, 상기 입력 값이 가지는 논리 상태의 논리 조합에 따라, 자성 유도 전류의 방향을 변화시켜서 출력하는 전류 구동 회로;

상기 자성 유도 전류의 방향에 따라 서로 다른 방향을 가지는 자성을 유도하는 자성 유도 레이어; 및

상기 자성 유도 레이어가 유도하는 자성의 방향에 따라 서로 다른 저항 값을 가지는 저항 변환 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 자성 유도 레이어의 개수는,

하나인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 자성 유도 레이어의 개수는,

상기 입력 값의 개수보다 작은 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 전류 구동 회로는,

3개의 입력 값을 수신하고, 상기 3개의 입력 값의 논리 조합에 따라, 상기 자성 유도 전류의 방향을 변화시켜서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 3개의 입력 값의 논리 조합은,

제1입력 값과 제2입력 값의 논리 곱, 제2입력 값과 제3입력 값의 논리 곱, 및 제3입력 값과 제1입력 값의 논리 곱에 대한 논리 합인 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 전류 구동 회로는,

상기 3개의 입력 값 중에서 하나의 입력 값을 고정시키고, 나머지 2개의 입력 값을 수신하여, 상기 고정된 하나의 입력 값과 상기 수신된 2개의 입력 값의 논리 조합에 따라, 상기 자성 유도 전류의 방향을 변화시켜서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 전류 구동 회로는,

2개의 입력 값을 수신하고, 상기 2개의 입력 값의 논리 조합에 따라, 상기 자성 유도 전류의 방향을 변화시켜서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 저항 변환 소자는,

상기 자성 유도 전류의 방향에 관계없이 항상 일정한 방향의 자성을 가지는 고정 자성층; 및

상기 자성 유도 전류의 방향에 따라 서로 다른 방향의 자성을 가지는 자유 자성층을 구비하고,

상기 고정 자성층과 상기 자유 자성층의 자성 방향에 따라 서로 다른 저항 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 저항 변환 소자는,

상기 고정 자성층과 상기 자유 자성층 사이에, 절연층을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 저항 값을 측정하는 저항 측정 라인 쌍을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 자성 유도 레이어는,

메탈 라인인 것을 특징으로 하는 반도체 메모리 장치.
복수개의 입력 값을 수신하고, 상기 입력 값이 가지는 논리 상태의 논리 조합에 따라, 자성 유도 전류의 방향을 변화시켜서 출력하는 전류 구동 회로; 및

적어도 하나의 메모리 셀을 구비하고,

상기 적어도 하나의 메모리 셀은,

상기 자성 유도 전류의 방향에 따라 서로 다른 방향을 가지는 자성을 유도하 는 하나의 자성 유도 레이어; 및

상기 하나의 자성 유도 레이어가 유도하는 자성의 방향에 따라 서로 다른 저항 값을 가지는 저항 변환 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
복수개의 입력 값을 수신하고, 상기 복수개의 입력 값의 논리 조합에 따라, 자성 유도 전류의 방향을 변화시켜서 출력하는 전류 구동 회로; 및

상기 자성 유도 전류의 방향에 따라 서로 다른 저항 값을 가지는 적어도 하나의 마그네틱 메모리 셀을 구비하는 것을 특징으로 하는 마그네토 논리(magneto-logic) 회로.
제13항에 있어서, 상기 적어도 하나의 마그네틱 메모리 셀은,

상기 자성 유도 전류의 방향에 따라 서로 다른 방향을 가지는 자성을 유도하는 적어도 하나의 자성 유도 레이어; 및

상기 자성 유도 레이어가 유도하는 자성의 방향에 따라 서로 다른 저항 값을 가지는 저항 변환 소자를 각각 구비하는 것을 특징으로 하는 마그네토 논리 회로.
제14항에 있어서, 상기 자성 유도 레이어의 개수는,

하나인 것을 특징으로 하는 마그네토 논리 회로.
제14항에 있어서, 상기 자성 유도 레이어의 개수는,

상기 입력 값의 개수보다 작은 것을 특징으로 하는 마그네토 논리 회로.
제14항에 있어서, 상기 전류 구동 회로는,

3개의 입력 값을 수신하고, 상기 3개의 입력 값의 조합에 따라, 상기 자성 유도 전류의 방향을 변화시켜서 출력하는 것을 특징으로 하는 마그네토 논리 회로.