JP2017509146A - 高密度低電力ｇｓｈｅ−ｓｔｔ ｍｒａｍのためのマルチレベルセル設計 - Google Patents

高密度低電力ｇｓｈｅ−ｓｔｔ ｍｒａｍのためのマルチレベルセル設計 Download PDF

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Abstract

システムおよび方法は、共通のアクセストランジスタに結合される2つ以上のプログラム可能要素を備えるマルチレベルセル(MLC)を対象としており、ここで、2つ以上のプログラム可能要素のうちの各1つが、2つ以上のスイッチング抵抗値および2つ以上のスイッチング電流特性の対応する固有の対を有し、そのため、2つ以上のスイッチング抵抗値それぞれで構成される2つ以上のプログラム可能要素の組合せが、共通のアクセストランジスタを通してスイッチング電流を通過させることにより制御可能なマルチビット2進数状態に対応する。2つ以上のプログラム可能要素のうちの各々1つが、1つまたは複数のハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)セルを含み、2つ以上のハイブリッドGSHE-STT MRAMセルが並列に結合される。

Description

米国特許法第119条に基づく優先権の主張
本特許出願は、係属中であり、本明細書の譲受人に譲渡され、その全体が参照により本明細書に明確に組み込まれる、2014年1月28日に出願された、「MULTI-LEVEL CELL DESIGNS FOR HIGH DENSITY LOW POWER GSHE-STT MRAM」と題する仮特許出願第61/932768号の利益を主張する。
開示される態様は、高密度低電力ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)構造から形成されるメモリ要素に基づく、マルチレベルセル設計を対象とする。いくつかの態様では、高密度の解決策を実現するために、固有のスイッチング抵抗値および対応するスイッチング電流特性を有する2つ以上のメモリ要素を、共通のアクセストランジスタによって制御することができる。
モバイルコンピューティングは、高密度で高性能のメモリシステム、詳細には、固体記憶デバイスを必要とする。
フラッシュメモリは、大容量不揮発性記憶システムにおけるその応用で知られている。しかし、フラッシュメモリは高密度を提供する一方、フラッシュメモリは遅い傾向があり、そのことが、10us〜1ms程度の大きいプログラミング遅延を引き起こす可能性があり、したがって、多くの高性能用途でフラッシュメモリを望ましくないものにしている。
ダイナミックランダムアクセスメモリ(DRAM)は、たとえば、メインメモリ構造中といった、大容量データ記憶装置で使用される、よく知られたメモリ技術の別の例である。DRAMは、約10nsのプログラミング遅延を有する、中程度の密度で中程度の速度の特性を提供する。したがって、DRAM技術は、やはり高密度で高性能のために最適に適しているわけではない。
スタティックランダムアクセスメモリ(SRAM)は、スクラッチとして、およびキャッシュメモリ用途で一般的に使用される、さらに別のよく知られたメモリ技術である。SRAM技術は速く、約1nsのプログラミング遅延を提供することができるが、各メモリセルについて大きな面積を必要とし、このことが、低密度をもたらす。したがって、SRAM技術は、やはり高密度で高性能のための要望を満足できない。
磁気抵抗ランダムアクセスメモリ(MRAM)は、揮発性メモリに匹敵する応答(読取り/書込み)時間を有する不揮発性メモリ技術である。特に、スピン移行トルクMRAM(STT-MRAM)は、最新技術の解決策を提供し、そこでは、STT-MRAMビットセルは、電子が薄膜(スピンフィルタ)を通過するとスピン分極となる電子を使用する。STT-MRAMは、高性能を約束するが、STT-MRAMの密度は、比較可能なフラッシュおよびDRAMの解決策よりもはるかに低い。
ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)は、参照により本明細書に組み込まれる、2014年8月5日に出願された「High Density Low Power GSHE-STT MRAM」と題する米国特許出願第14/451,510号(以降では、「‘510参考文献」)の中で開示された。そこで開示されるように、ハイブリッドGSHE-STT MRAM要素は、第1の端子(A)と第2の端子(B)との間に形成されるGSHEストリップ、および磁気トンネル接合(MTJ)であって、MTJの自由層がGSHEストリップとインターフェース接続し、MTJの上部電極が第3の端子(C)に結合される磁気トンネル接合(MTJ)を含む。MTJの自由層の磁化容易軸は、第1の端子と第2の端子との間のSHE/GSHEストリップを横切る電子によって作り出される磁化方向にほぼ垂直であり、そのため、MTJの自由層は、第1の端子から第2の端子にまたは第2の端子から第1の端子に注入される第1の電荷の流れ、ならびに、第3の端子を通り上部電極を通ってMTJへ注入される、またはMTJから上部電極を通り第3の端子を通って抽出される(すなわち、正/負の流れの方向の)第2の電荷の流れに基づいて切り換えるように構成される。
そのようなハイブリッドGSHE-STT MRAM解決策は、フラッシュ、DRAM、SRAM、およびやはりSTT-MRAMなどの、上記の既知の技術を凌いでいる高密度で高性能の解決策を提供する。しかし、これらのGSHE-STT MRAM解決策が、望ましい高密度および高性能を提供する一方、GSHE-STT MRAM要素により形成されるビットセルをメモリ配列に接続するために使用される、補助的回路要素によって密度への制限が課される。たとえば、GSHE-STT MRAM要素を、ワード線およびビット線などのメモリ配列制御線に接続するために使用されるアクセストランジスタは、従来型のシリコン技術に基づく。これらのアクセストランジスタは、単一のシリコン層上に配置または形成することのみ可能であるが、他方で、GSHE-STT MRAM要素は、単一のシリコン層の上の複数の層にわたって形成することができる。アクセストランジスタは、GSHE-STT MRAM要素よりも大きい場合がある。したがって、GSHE-STT MRAM技術により形成されるメモリ配列の密度は、これらのアクセストランジスタの占有面積に依存する。アクセストランジスタの占有面積がより大きくなると、より低い密度になる。
米国特許出願第14/451,510号
例示的な態様は、共通のアクセストランジスタに結合される2つ以上(n)のプログラム可能要素であって、2つ以上のプログラム可能要素のうちの各1つ(たとえば、[i])が、2つ以上のスイッチング抵抗値(たとえば、RP[i]およびRAP[i])および2つ以上のスイッチング電流(たとえば、Ic[i])特性の対応する固有の対を有し、そのため、2つ以上のスイッチング抵抗値それぞれで構成される2つ以上のプログラム可能要素の組合せが、共通のアクセストランジスタを通してスイッチング電流を通過させることにより制御可能なマルチビット2進数状態に対応して、2つ以上のプログラム可能要素のうちの各々1つが、1つまたは複数のハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)セルを備え、GSHE-STT MRAMセルが並列に結合されるプログラム可能要素を備える、マルチレベルセル(MLC)を対象とするシステムおよび方法を含む。
たとえば、例示的な態様は、共通のアクセストランジスタに結合される1つまたは複数のプログラム可能要素であって、1つまたは複数のプログラム可能要素のうちの各1つが、それぞれ2つの2進数状態に対応するスイッチング抵抗値の固有の対を有するプログラム可能要素を備える、マルチレベルセル(MLC)に関する。スイッチング抵抗値は、ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)要素によって提供される。
別の例示的な態様は、マルチレベルセル(MLC)を形成する方法に関し、方法は、それぞれ2つの2進数状態に対応するスイッチング抵抗値の固有の対を有する1つまたは複数のプログラム可能要素を形成するステップであって、スイッチング抵抗値が、ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)要素によって提供されるステップを含む。1つまたは複数のプログラム可能要素は、共通のアクセストランジスタに結合される。
さらに別の例示的な態様は、1つまたは複数のプログラム可能要素のうちの各々それぞれに対して、2つの2進数状態に対応するスイッチング抵抗値の固有の対を提供するための手段であって、スイッチング抵抗値が、ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)要素のスイッチング抵抗値に基づく手段と、1つまたは複数のプログラム可能要素にアクセスするための共通手段とを備えるマルチレベルセル(MLC)に関する。
添付図面は、本発明の態様の記載を援助するために提示され、態様の説明のためにだけ提供されており、態様を制限する意図はない。
‘510参考文献中に記載されるハイブリッドGSHE-STT MRAMビットセルを備えるメモリセル100を図示する側面図である。 面内MTJを備える、図1Aに描かれたメモリセル100を図示する上面図である。 垂直磁気異方性(PMA) MTJを備える、メモリセル100について図示する上面図である。 メモリセル100のデバイス表記またはシンボルを図示する図である。 ‘510参考文献中に記載されるような単一レベルセル(SLC) GSHE-STT MRAMビットセルを図示する図である。 例示的な態様に従う、ビットセル中に2つのGSHE-STT MRAM要素を備える、マルチレベルセル(MLC) GSHE-STT MRAMを図示する図である。 例示的な態様に従う、nレベル不均一GSHE-STT MRAMセルまたはプログラム可能要素を備える、マルチレベルセル(MLC) GSHE-STT MRAMを図示する図である。 例示的な態様に従う、3ビットMLCについてのプログラミング状態間の遷移を図示する図である。 例示的なMLCのプログラム可能セル内で、並列接続を形成するためのスタック構造に関する図である。 例示的なMLCのプログラム可能セル内で、並列接続を形成するためのスタック構造に関する図である。 例示的なMLCのプログラム可能セル内で、並列接続を形成するためのスタック構造に関する図である。 例示的なMLCのプログラム可能セル内で、並列接続を形成するためのスタック構造に関する図である。 例示的な態様に従う例示的なMLCのプログラム可能セル内で、直列接続を形成するためのスタック構造に関する図である。 例示的な態様に従う例示的なMLCのプログラム可能セル内で、直列接続を形成するためのスタック構造に関する図である。 例示的な態様に従うMLCを形成する方法に関する流れ図である。
本発明の態様は、本発明の具体的な実施形態を対象とする以下の記載および関係する図面中に開示される。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。加えて、本発明の関連する詳細を曖昧にしないように、本発明の周知の要素については詳細に説明せず、またはそのような要素を省略する。
「例示的な」という用語は、本明細書では、「例、事例、または説明として働く」ということを意味するように使用される。本明細書で「例示的な」と記載される任意の実施形態は、必ずしも、他の実施形態よりも好ましい、または有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が議論される特徴、利点または動作モードを含むことを必要としない。
本明細書で使用される用語法は、特定の実施形態を記載することのみのためであり、本発明の実施形態を制限することを意図していない。本明細書において使用されるときに、単数形「a」、「an」、および「the」は、文脈によって別段に明確に指示されない限り、複数形をも含むものとする。「備える、含む(comprises)」、「備えている、含んでいる(comprising)」、「含む(includes)」および/または「含んでいる(including)」という用語は、本明細書で使用するとき、明記される特徴、整数、ステップ、動作、要素、および/または構成要素の存在を指定するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことをさらに理解されよう。
さらに、多くの実施形態は、たとえばコンピューティングデバイスの要素によって実施される動作のシーケンスの観点から記載される。本明細書で記載される様々な動作は、専用回路(たとえば、特定用途向け集積回路(ASIC))、1つまたは複数のプロセッサにより実行されるプログラム命令、または両方の組合せにより実施できることが認識されよう。加えて、本明細書で説明するこれらの一連の動作は、実行時に、関連するプロセッサに本明細書で説明する機能性を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものと見なされ得る。したがって、本発明の様々な態様は、そのすべてが特許請求される主題の範囲内であることが企図された、いくつかの異なる形式で具現化することができる。さらに、本明細書において説明される実施形態ごとに、対応する形の任意のそのような実施形態が、本明細書において、たとえば、説明された動作を実行する「ように構成されたロジック」として説明される場合がある。
例示的な態様は、‘510参考文献中に記載されるハイブリッドGSHE-STT MRAM要素などのハイブリッドGSHE-STT MRAM要素を備える高密度メモリ構成を含む。GSHE-STT MRAMビットセルをメモリ配列に結合するアクセストランジスタのサイズが、GSHE-STT MRAMベースのメモリの密度を増加させる際の制限要因として上記の節で認識されたので、態様は、2つ以上のGSHE-STT MRAMセルにわたってアクセストランジスタを共有するための解決策を含む。この方法で、密度が改善される。並列に結合される2つ以上のハイブリッドGSHE-STT MRAM要素を備える例示的なマルチレベルセルは、2つ以上のスイッチング抵抗値および対応するスイッチング電流特性の固有の組を提供し、ここで、共有されるまたは共通のアクセストランジスタを使用して、これらのマルチレベルセルを複数の2進数状態へとプログラムすることができる。
最初に、‘510参考文献中に記載されるようなGSHE-STT MRAM要素の構成が説明されることになる。図1Aを参照すると、メモリ要素100の側面図が提供される。端子Aと端子Bとの間にGSHEストリップが形成され、それは、銅などの金属から形成することができる。磁気トンネル接合(MTJ)構成は、GSHEストリップ上に形成され、MTJの自由層がGSHEストリップとインターフェース接続する。書込み電流Iwが、AとBとの間でいずれかの方向にGSHEストリップを通過する。磁気分極は、スピンホール効果に起因して、GSHEストリップの面上の書込み電流にほぼ垂直な方向に誘起され、GSHEストリップの寸法を調整することによって拡大される。この誘起された分極に基づいて、MTJの自由層を切り換えることができる。加えて、メモリセル100の中に、任意選択の層Ru、およびCoFe、および反強磁性層(AFM)、ならびに上部電極がやはり描かれる。MTJは、上部電極に結合される端子Cを通過した読取り電流Ireadを検知することに基づいて読み取られる。
図1Bに描かれるメモリ要素100の上面図を参照すると、MTJの容易軸がGSHEストリップによって誘起される磁化にほぼ垂直であるように、メモリセル100中のMTJが向けられていることがわかる。容易軸とGSHEストリップを横切る電子によって作り出される磁化方向との垂直方向によって、Stoner-WohlfarthのアステロイドまたはStoner-Wohlfarth曲線から導かれるよく知られている原理に基づいて、MTJの自由層の容易な切換が得られる。したがって、図1A〜図1Bから、GSHE磁化またはスピン方位(x軸)に垂直な容易軸(y軸)で、AとBとの間で(いずれかの方向に)電流のはるかに低い閾値があるとき、メモリ要素100は、MTJの自由層を切り換えることを可能にするように設計される。というのは、MTJの切換は、垂直方向(たとえば、図1B中のz軸)におけるスピン-トルク移行(STT)切換、ならびにGSHEベースの磁化に起因する組合せに基づくからである。したがって、本組合せは、ハイブリッドGSHE-STT MRAMと呼ばれる。MTJについて、固定層の磁化が固定され、自由層の方向が固定層に整合されると、低MTJ抵抗値状態が存在し、自由層と固定層の方向が不整合であると、高MTJ抵抗値が存在することを認められよう。第1の端子Aから第2の端子Bへ、または第2の端子Bから第1の端子Aへの流れが閾値(約20uA)以上であるとき、(たとえば、MTJの上部電極に結合される)第3の端子Cから十分な電流がある場合、MTJは状態「0」(低MTJ抵抗値)に切り替わる。同様に、第3の端子Cへと十分な電流がある場合、MTJは、状態「1」(高MTJ抵抗値)に切り替わる。第1の端子Aから第2の端子Bへ、または第2の端子Bから第1の端子Aへの流れが閾値(約20uA)未満であり、第3の端子Cへまたは第3の端子Cからの電流が小さいとき、MTJの以前の状態(「0」または「1」のいずれか)が維持される。
こうして、一般的に、本開示の態様は、第1の端子Aと第2の端子Bとの間に形成されるGSHEストリップと、GSHEストリップとインターフェース接続するMTJの自由層を備えるMTJと、第3の端子Cに結合されるMTJの上部電極とを備えるハイブリッドGSHE-STT MRAM要素を含むことができる。自由層の容易軸の方位は、第1の端子と第2の端子との間のGSHEストリップを横切る電子によって作り出される磁化に垂直であり、そのため、MTJの自由層は、第1の端子から第2の端子にまたは第2の端子から第1の端子に注入される第1の電荷の流れ、ならびに、第3の端子を通り上部電極を通ってMTJへ注入される、またはMTJから上部電極を通り第3の端子を通って抽出される第2の電荷の流れに基づいて切り換えるように構成される。
図1Dを参照すると、メモリ要素100のデバイス表記またはシンボルが示され、第1の端子「A」と第2の端子「B」との間の両矢印は、電流が、第3の端子「C」に結合されるMTJの自由層の切換に影響を及ぼす可能性がある2つの方向を示す。等価回路表記から、3端子メモリ要素100の端子Aと端子Bとの間の抵抗値が極めて低く(数百オームの程度)、したがってMTJを容易にプログラムできることがわかる。
図1Bは、面内MTJについての、例示的なメモリ要素100の上面図を描く。図1Cを参照すると、PMA MTJの容易軸が平面に垂直(すなわち、z軸またはz方向)である垂直磁気異方性(PMA) MTJを備える、例示的なメモリ要素100についての上面図。もう一度、容易軸は、x軸に沿ったGSHE磁化またはスピン方位に垂直であり、図1Cに従うGSHEストリップ上にスタックされるPMA MTJを備えるメモリ要素100の態様の動作は、図1Bの面内MTJを参照して上で説明されたものと類似である。
本開示の例示的な態様は、GSHE-STT MTJまたはハイブリッドGSHE-STT MRAM技術を備えるメモリ配列を対象とする。図2は、たとえば‘510参考文献中に記載されるような、ハイブリッドGSHE MRAM要素の配置を描いており、ハイブリッドGSHE-STT MRAM要素201、203、205、および207を備えるメモリ配列の列が示される。これらのGSHE-STT MRAM要素の各々は、ビットセルごとに1つのアクセストランジスタで、対応するアクセストランジスタ202、204、206、および208にそれぞれ結合される(本明細書で説明する、ビットセルは、1つまたは複数のメモリ要素に結合される1つまたは複数のアクセストランジスタを備える構造のことをいう)。この配置は、本明細書では単一レベルセル(SLC)と呼ばれる。図示される列内で、GSHE-STT MRAMセル201、203、205、および207は、ASLC、BSLC、およびCSLCと標示される、上述の3つの端子A、B、およびCを有して示される。GSHE-STT MRAMセル201、203、205、および207は、直列に、中間点電圧(Vmid)へと接続する、共有される通過トランジスタ209に接続される。直列接続の他端は、読取りまたは書込み動作のために使用される電圧値を制御するために使用される読取り-書込み電圧(Vrdwr)に結合される。GSHE-STT MRAMセル201、203、205、および207の各々は、対応するアクセストランジスタ202、204、206、および208のドレインに接続され、ここで、アクセストランジスタのゲートが第4の端子DSLCに接続され、これは、対応するSLCをメモリ配列中の各列のワード線(たとえば、WL[0])に結合する。アクセストランジスタ202、204、206、および208のソース/ドレイン端子は、それぞれ、ビット線BL[0, 1, 2, …]に接続される。以前に言及したように、アクセストランジスタ202、204、206、および208のサイズは、対応するGSHE-STT MRAMセル201、203、205、および207のサイズよりも著しく大きい。
したがって、ここで、例示的な態様を、単一レベルセルと比較してメモリ配列中により高い密度を実現できるマルチレベルセルに関係して記載することになる。
図3を参照すると、例示的なマルチレベルセル(MLC) GSHE-STT MRAMメモリセルを備えるメモリ配列の態様が図示される。図2と同様に、図3において、描かれる列内で、GSHE-STT MRAMセル301、303、305、および307は、対応するアクセストランジスタ302、304、306、および308に接続され、ここで、アクセストランジスタのゲートは、列に対応するワード線WL[0]に結合され、アクセストランジスタのソースは、ビット線BL[0, 1, 2, …]に接続される。しかし、図2のSLC図から逸脱して、図3は、各メモリセル内に追加のGSHE-STT MRAM要素をやはり含む。追加のGSHE-STT MRAM要素は、複合GSHE-STT MRAM要素であり、311、313、315、および317で示され、複合GSHE-STT MRAM要素311、313、315、および317の各1つは、それらそれぞれの第1の端子(AMLC)および第2の端子(BMLC)を通して並列に結合される2つのGSHE-STT MRAM要素を備える。次に、2つのGSHE-STT MRAM要素各々を備える複合GSHE-STT MRAM要素311、313、315、および317の各々は、やはり、対応するGSHE-STT MRAM要素301、303、305、および307に並列に結合される。共有される、もしくは共通のアクセストランジスタまたはアクセスするための共通の手段が、列の各ビットセル内の3つのGSHE-STT MRAMセルに結合されるように、アクセストランジスタ302、304、306、および308は、GSHE-STT MRAM要素にとっての共通のアクセス手段を形成し、こうして、GSHE-STT MRAM要素301、303、305、および307、ならびに2つのtwo GSHE-STT MRAM要素を備える複合GSHE-STT MRAM要素311、313、315、および317に、これらのGSHE-STT MRAMセルの各々の第3または読取り端子(CMLC)を通して結合される。共通のアクセストランジスタのゲートは、マルチレベルセルのアクセスイネーブル端子または第4の端子DMLCとして働き、ここで、アクセスイネーブル端子(DMLC)は、ワード線WL[0]に結合される。こうして、特定のGSHE-STT MRAMセルは、対応するワード線WL[0]が選択される、またはアクティブハイであるとき、アクセスイネーブル端子(DMLC)を通して利用可能にすることができる。図2のSLCと同様に、図3のMLCは、示されるように、中間点電圧Vmidおよび読取り-書込み電圧Vrdwrにやはり接続される。
複合GSHE-STT MRAM要素311、313、315、および317内の2つのGSHE-STT MRAM要素の並列接続に起因して、複合GSHE-STT MRAM要素311、313、315、および317の抵抗値は、ビットセル内の対応するGSHE-STT MRAM要素301、303、305、および307の抵抗値と異なる。言い換えれば、各ビットセルは、ここで、共通のアクセストランジスタに結合される2つの異なる抵抗要素を備える。たとえば、通過トランジスタ309に結合される第1のMLCビットセルに焦点を合わせて、第1のビットセルは、そのMTJの低抵抗状態または論理「0」状態における第1の抵抗値(たとえば、RP[1])およびそのMTJの高抵抗または論理「1」状態における第2の抵抗値(RAP[1])のGSHE-STT MRAM要素301を備え、同様に、複合GSHE-STT MRAM要素311は、その論理「0」状態に対応する第3の抵抗値(たとえば、RP[2])およびその論理「1」状態に対応する第4の抵抗値(たとえば、RAP[2])を有する。これら4つの抵抗値の各々を切り換えるために必要な電流は異なり、したがって、第1のMLCビットセルは、「00」(RP[1]、RP[2])、「01」(RP[1]、RAP[2])、「10」(RAP[1]、RP[2])、および「11」(RAP[1]、RAP[2])に対応する4つの2進数状態にプログラムすることができる。
より詳細には、第1のビットセルについて、4つの2進数状態の間の遷移は、共通のアクセストランジスタ302を通して制御することができる。たとえば、初期状態と仮定できる状態「00」(RP[1]、RP[2])から開始して、複合GSHE-STT MRAM要素311を切り換えるのに十分だがGSHE-STT MRAM要素301を切り換えるのに十分でない小さいスイッチング電流を、第1の方向でアクセストランジスタ302を通して加えることができる。このことが、第1のMLCビットセル中で状態「10」(RAP[1]、RP[2])をもたらすことになる。311および301の両方を切り換えることになる、より大きい電流が注入される場合、「11」(RAP[1]、RAP[2])への状態遷移を達成することができる。その後すぐに、GSHE-STT MRAM要素301を反転するのに十分だがGSHE-STT MRAM要素311を反転するのには十分でない電流が逆方向に加えられる場合、状態は、「10」(RAP[1]、RP[2])に遷移することができる。この方法で、4つの2進数状態のすべてを、第1のMLCビットセル中でプログラムすることができる。同様に、列内のすべてのセルをプログラムすることができる。
MLCビットセルをプログラムする上記の概念は、任意の数のレベルに拡張することができる。たとえば、MLCビットセルは、RPおよびRAPのために固有の抵抗値を有するn個の要素を有することができ、n個の要素の各々は、対応する固有のスイッチング電流Icに基づいて、これらの2つの抵抗値状態の間で反転する。MLCビットセル内のこれらのn個の固有要素の各々は、単一のGSHE-STT MRAMまたは並列に結合される固有の数の2つ以上のGSHE-STT MRAM要素を有する複合GSHE-STT MRAM要素であってよい。GSHE-STT MRAM要素および並列に結合される固有の数の2つ以上のGSHE-STT MRAM要素を備える1つまたは複数の固有複合要素を、アクセストランジスタに結合することができる。
ここで図4を参照すると、MLCビットセル401〜403を備える例示的なメモリ配列の列が図示される。図4中のこれらのビットセルの構成は、図3中の上記の特徴と同様であるが、各ビットセル内の単一の共有される、または共通のアクセストランジスタによって制御される、一般的なn個のプログラム可能要素に拡張される。より詳細には、MLCビットセル401が考えられる。示されるようにMLCビットセル401は、401[1]、401[2]、…、401[n]と標示されるn個のプログラム可能要素に結合されるアクセストランジスタ401Aを含む。これらのn個のプログラム可能要素のうちの少なくとも1つが、並列に結合される2つ以上のGSHE-STT MRAM要素を備える。これらのn個のプログラム可能要素で、2n個の論理状態が可能である。プログラム可能要素401[1]および401[2]は、その動作が上で詳細に議論された、図3のGSHE-STT MRAM要素301および複合GSHE-STT MRAM要素311に対応することができる。複合プログラム可能要素401[n]は、対応する抵抗値RAP[n]およびRP[n]を有する、並列に接続されたn個のGSHE-STT MRAM要素を含む。以前のように、示されるように、n個のGSHE-STT MRAMセルの各々のプログラミング端子AMLCが接続され、n個のGSHE-STT MRAMセルの各々のプログラミング端子BMLCが接続される。アクセストランジスタ401Aのドレインは、n個のプログラム可能要素の読取り端子(CMLC)の各々に接続される。いくつかの態様では、n個のプログラム可能要素の並列接続を、MLCビットセル401について示されるようにスタックすることができる。各MLCビットセルがn=2のプログラム可能要素を備えて示された図3を参照して、22=4のプログラム可能状態について上に説明されたものと同じ様式で、2n個の論理状態を動くことができる。当業者は、本開示に基づき、どのようにして一般的な数の2n個の状態をプログラムするのかを認識されよう。
MLCビットセル401〜404の、2進数値を読み取ることもしくは検知すること、または抵抗値状態を検出することに関して、たとえばVdd/2といった同じ電圧を、VAMLCおよびVBMLCとして、図4に示されるMLC書込み端子AMLCおよびBMLCに印加することができる。異なる電圧VCMLCを、読取り端子CMLC上に印加することができ、ここで、電圧VCMLCは、VAMLCおよびVBMLCの上の、小さいデルタ(たとえば、約0.1V)を有してもよい。CMLC間の抵抗値および端子AMLCおよびBMLCにおける合成電圧は、端子AMLC、BMLC、およびCMLCの間にあるMLCビットセル内に格納される抵抗状態を検知するために測定することができる。
もう一度、MLCビットセルをプログラムすることに関して、対応する書込み電流Iwriteを、MLC書込み端子AMLCおよびBMLCにわたって加えることができる。Iwriteの正の値「+」(すなわち、第1の方向に横切る電流)について、異なる電圧VCMLCを、VAMLCおよびVBMLCの上の小さいデルタ(たとえば、約0.1V)で、端子CMLC上に印加することができる。所定の期間、Iwriteの負の値「-」(すなわち、反対または第2の方向に横切る電流)について、電圧VCMLCを、VAMLCおよびVBMLCの下の小さいデルタ(たとえば、約0.1V)で、端子CMLC上に印加することができる。正または負のIwrite電流の例示的なシーケンスが、n=3について、または3ビットMLCビットセルについて、または言い換えれば、3つのプログラム可能要素もしくはビット「1」、「2」、および「3」を有するMLCビットセルについて、典型的に図示される。
図5を参照すると、プログラミング状態およびプログラミング状態を通って動くためのプログラミング経路が、3ビットMLC(すなわち、共通のアクセストランジスタに結合される3つのプログラム可能要素を備えるMLC GSHE-STT MRAMビットセル)について図示される。3ビットMLCは、メモリ配列の列の部分であってよく、ここで列は、1つまたは複数の追加の同様の3ビットMLCを備えることができる。3ビットで、23=8個の2進数状態が可能である。これらの8個の2進数状態は、本明細書では、「MLC状態」または「MLC論理状態」と呼ばれることになる。8個のMLC状態は、Rp[1, 2, 3]状態およびRAP[1, 2, 3]状態の様々な組合せに対応し、これらの8個のMLC状態は、正または負のIwrite(すなわち、いずれかの方向の書込み電流)の通過によって、1つの状態から別の状態に動くことにより達成することができる。したがって、Iwriteの書込み電流値を正規化されたスケール上で考慮すると、Ic[1]は、プログラム可能要素「1」について抵抗値状態Rp[1]をRAP[1]に反転するのに必要な(「臨界電流」としても知られる)書込み電流を表す。同様に、Ic[2]およびIc[3]は、それぞれプログラム可能要素「2」および「3」について、Rp[2]をRAP[2]に、Rp[3]をRAP[3]に反転するための書込み電流に関する。第2の方向の逆方向書込み電流またはIwriteは、図中で負の「-」電流値によって示されるような、反対の方向に抵抗値状態を反転するために必要である。
特に、図5において、数値識別子「(a)」で示される遷移経路は、以下の書込み電流値および対応する状態遷移を有するMLC状態遷移を図示する。ビット「1」またはプログラム可能要素「1」について、書込み電流Ic[1]=1、これは、RP[1]=4およびRAP[1]=2RP[1]=8に対応する。ビット「2」またはプログラム可能要素「2」について、書込み電流Ic[2]=2、これは、RP[2]=2およびRAP[2]=2RP[2]=4に対応する。ビット「3」またはプログラム可能要素「3」について、書込み電流Ic[3]=4、これは、抵抗値RP[3]=1およびRAP[3]=2RP[3]=2に対応する。
ビット「1」、「2」、および「3」についての上の書込み電流値に基づく状態遷移に関して、MLCビットセルの初期状態に関わらず、MLC状態「000」は、Iwrite<-4で、常に達成できる。これは、十分小さい書込み電流が、3つのプログラム可能要素のすべてを、それらの論理「0」状態に反転するからである。MLCビットセルの初期状態に関わらず、MLC状態「111」は、Iwrite>+4で、常に達成できる。というのは、十分大きい書込み電流が、3つのプログラム可能要素のすべてを、それらの論理「1」状態に反転するからである。こうして、3ビットについての2進数の最小値、すなわち「000」は、3つのプログラム可能要素のすべてを、それらの論理「0」状態に反転するのに十分小さい書込み電流を通過させることで達成することができ、ここで、この書込み電流を、最小スイッチング電流と呼ぶことができる。同様に、3ビットについての2進数の最大値、すなわち「111」は、3つのプログラム可能要素のすべてを、それらの論理「1」状態に反転するのに十分小さい書込み電流を通過させることで達成することができ、ここで、この書込み電流を、やはり、最大スイッチング電流と呼ぶことができる。
数値識別子「(a)」で示される状態遷移経路および状態「000」および「111」への上述の遷移経路に加えて、図5は、数値識別子「(b)」で示される遷移経路をやはり図示する。これらの経路(b)ならびに対応する書込み電流Iwriteの値に基づく状態遷移は、以下のようである。負の値の書込み電流または-Iwrite=1.5について、状態は、「010」から「011」に、および「101」から「100」に遷移する。負の値の書込み電流または-Iwrite=2.5について、状態は、「000」から「011」に、および「111」から「100」に遷移する。
したがって、nビットのMLCビットセルをプログラムする効果的な方法は、MLCビットセルの現在の状態または初期状態を検出するために、MLCビットセルを読み取ること、次いで、様々な図示された遷移経路(a)の間、ならびに追加の経路(b)から最適な経路を選択することを含む。この方法で、プログラミング遅延および電力を最適化することができる。以前に言及したように、nビットすべてをプログラムするための共通のアクセストランジスタまたは単一のMLCビットセル内のプログラミング要素は、面積に関して節約に著しく貢献し、したがって、GSHE-STT MRAM技術を使用する高密度メモリ構成を達成することができる。
ここで図6A〜図6Dを参照すると、上記のMLCビットセルを形成するためのスタック構造が示される。より具体的には、図6Aは、図1Aに示されたものなど、GSHEストリップのいずれかの側にスタックされる2つのMTJを図示する。上部MTJは上部電極に結合され、下部MTJは下部電極に結合される。上部電極の端子Aおよび下部電極の端子Bは、たとえば図3の2セルプログラム可能GSHE-STT MRAM要素311を形成するため、必要な順序で既に接続される。異なる抵抗値状態を形成するために、より多くのMTJ要素を結合するため、MTJ要素をGSHEストリップのいずれかの側(すなわち、xy平面上の露出した側)にやはり結合することによって、この概念をさらに拡張することが可能である。GSHEストリップは、6つの側面を有する立方体形状に限定される必要はなく、2つの端子AとBを結合する任意の多角形形状であってよく、したがって、理論的には、抵抗値状態Rp[n]およびRAP[n]のGSHE-STT MRAM要素を作り出すため、任意の数のn個のMTJを形成することを可能にする。図6Bは、x方向における、図6Aの構造の側面図を図示する。図6Cは、z方向における、図6Aの構造の上面図を図示する。図6Dは、y方向における、図6Aの構造の側面図を図示する。
図7Aを参照すると、さらに別のスタック配置のz方向からの上面図が図示され、ここでは、第1のMLCセル[1]の第2の端子(B)および第2のMLCセル[2]の第1の端子(A)の両方のために同じ端子が使用されるように、第1のMLCセル([1])の第2の端子(B)が、n個のMLCの第2のMLCセル([2])の第1の端子(A)と共有される。この方法で、MLCセル[1]とMLCセル[2]とを直列に接続することができる。図示されるようにこの概念を、最後のMLCセルがMLCセル[n]である、n個のMLCセルに拡張することができる。n個のMLCセルの第3の端子C [1、2、…、n]は、以前に記載された態様に従って、読取り動作のために利用可能である。図7Bは、x方向における、図7Aの対応する側面図を図示する。
したがって、ハイブリッドGSHE-STT MRAMメモリセルを備えるメモリ要素から形成されるMLCセルに関係し、MLCセルが密度を改善するために共有されるアクセストランジスタに接続される、例示的な態様の記載が提示された。態様は、本明細書に開示するプロセス、機能、および/またはアルゴリズムを実行するための様々な方法を含むことが了解されよう。たとえば、図8に図示されるように、態様は、マルチレベルセル(たとえば、MLC401)を形成する方法を含むことができ、方法は、それぞれ2つの2進数状態(「0」および「1」)に対応するスイッチング抵抗値の固有の対(RP[i]およびRAP[i])を有する1つまたは複数のプログラム可能要素を形成するステップであって、スイッチング抵抗値が、ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)要素によって提供されるステップ、ブロック802と、1つまたは複数(n)のプログラム可能要素を共通のアクセストランジスタ(たとえば、アクセストランジスタ401A)に結合するステップ、ブロック804とを含む。
様々な異なる技術および技法のいずれかを使用して、情報および信号を表すことができることを、当業者は了解するであろう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
さらに、本明細書に開示される態様に関して記載される、様々な例示の論理的ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装できることを、当業者は了解するであろう。ハードウェアおよびソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、一般的にそれらの機能性に関してこれまで説明されてきた。そのような機能性がハードウェアまたはソフトウェアとして実装されるかどうかは、特定の用途および全体的なシステムに課せられる設計制約に依存する。当業者は、各特定の用途について様々なやり方で記載された機能性を実装することができるが、そのような実装判断は、本発明の範囲からの逸脱を引き起こすと解釈するべきでない。
本明細書に開示される態様に関して記載される、方法、シーケンス、および/またはアルゴリズムは、ハードウェアで直接、プロセッサにより実行されるソフトウェア、またはその2つの組合せで具体化できる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体内に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み込み、記憶媒体へ情報を書き込むことができるように、プロセッサと結合される。代替として、記憶媒体は、プロセッサと一体であってよい。
したがって、例示的な態様は、例示的なハイブリッドGSHE-STT MRAMセルおよび関係する回路トポロジーおよびメモリ配列を形成するための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は例示の例に制限されず、本明細書に記載される機能性を実施するための任意の手段は、本発明の態様に含まれる。
上記の開示が本発明の例示の態様を示す一方で、添付される請求項により規定されるような、本発明の範囲から逸脱することなく、本明細書に様々な変形および変更を行うことができることに留意されたい。本明細書に記載される本発明の態様に従う方法クレームの機能、ステップ、および/または行為を、任意の特定の順序で実施する必要はない。さらに、本発明の要素は、単数形で記載され、特許請求される場合があるが、単数形への制限が明示的に言及されない限り、複数形が意図される。
100 メモリセル、メモリ要素
201 ハイブリッドGSHE-STT MRAM要素、GSHE-STT MRAMセル
202 アクセストランジスタ
203 ハイブリッドGSHE-STT MRAM要素、GSHE-STT MRAMセル
204 アクセストランジスタ
205 ハイブリッドGSHE-STT MRAM要素、GSHE-STT MRAMセル
206 アクセストランジスタ
207 ハイブリッドGSHE-STT MRAM要素、GSHE-STT MRAMセル
208 アクセストランジスタ
209 通過トランジスタ
301 GSHE-STT MRAMセル、GSHE-STT MRAM要素
302 アクセストランジスタ
303 GSHE-STT MRAMセル
304 アクセストランジスタ
305 GSHE-STT MRAMセル
306 アクセストランジスタ
307 GSHE-STT MRAMセル
308 アクセストランジスタ
309 通過トランジスタ
311 複合GSHE-STT MRAM要素、2セルプログラム可能GSHE-STT MRAM要素
313 複合GSHE-STT MRAM要素
315 複合GSHE-STT MRAM要素
317 複合GSHE-STT MRAM要素
401 MLCビットセル
401[1] プログラム可能要素
401[2] プログラム可能要素
401[n] プログラム可能要素、複合プログラム可能要素
401A アクセストランジスタ
402 MLCビットセル
403 MLCビットセル
404 MLCビットセル

Claims (25)

  1. 共通のアクセストランジスタに結合される1つまたは複数のプログラム可能要素
    を備え、
    前記1つまたは複数のプログラム可能要素のうちの各1つが、それぞれ2つの2進数状態に対応するスイッチング抵抗値の固有の対を有し、
    前記スイッチング抵抗値が、ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)要素によって提供される、
    マルチレベルセル(MLC)。
  2. 少なくとも1つのプログラム可能要素が、並列に結合される2つ以上のハイブリッドGSHE-STT MRAM要素を備える、請求項1に記載のマルチレベルセル。
  3. 前記1つまたは複数のプログラム可能要素のうちの各々が、前記共通のアクセストランジスタを通過する、対応する固有のスイッチング電流に基づいて、前記2つの2進数状態の間で切り換わるように構成される、請求項1に記載のマルチレベルセル。
  4. 前記MLCの第1の書込み端子および前記MLCの第2の書込み端子が、前記1つまたは複数のプログラム可能要素の直列接続によって結合される、請求項1に記載のマルチレベルセル。
  5. 前記MLCの第3の端子が、前記アクセストランジスタのドレイン/ソース端子に結合され、前記アクセストランジスタの前記対応するソース/ドレイン端子が、前記2つ以上のプログラム可能要素のうちの前記1つの各々の読取り端子に結合される、請求項1に記載のマルチレベルセル。
  6. 前記MLCを利用可能にするためのアクセスイネーブル端子をさらに備え、前記アクセスイネーブル端子が前記アクセストランジスタのゲート端子に結合される、請求項1に記載のマルチレベルセル。
  7. 前記1つまたは複数のプログラム可能要素が、前記1つまたは複数のプログラム可能要素の初期状態を決定するための読取り動作と、その後に続く、所望の書込み値に対応する状態に遷移するために、前記1つまたは複数のプログラム可能要素の2進数状態を適切に切り換えるための対応するスイッチング電流を備える書込み動作とに基づいてプログラムされる、請求項1に記載のマルチレベルセル。
  8. 前記1つまたは複数のプログラム可能要素が、書込み動作を実施する前に、対応する最大または最小スイッチング電流を通過させることにより、前記プログラム可能要素の各々の状態を、2進数の最大値または2進数の最小値に初期化することに基づいてプログラムされる、請求項1に記載のマルチレベルセル。
  9. 前記1つまたは複数のプログラム可能要素のうちの選択されたものの磁気トンネル接合(MTJ)が複合MTJを形成するために並列に接続され、そのため、前記選択されたプログラム可能要素の第1の端子が、一緒に結合される前記MTJの第1の書込み端子により形成され、前記選択されたプログラム可能要素の第2の端子が、一緒に結合される前記MTJの第2の書込み端子により形成され、前記選択されたプログラム可能要素の第3の端子が、一緒に結合される前記MTJの第3の書込み端子により形成される、請求項1に記載のマルチレベルセル。
  10. 前記MTJの前記並列接続が、前記第1の端子および前記第2の端子ならびに共通のGSHEストリップを共有するスタックされた構造を備える、請求項9に記載のマルチレベルセル。
  11. マルチレベルセル(MLC)を形成する方法であって、
    それぞれ2つの2進数状態に対応するスイッチング抵抗値の固有の対を有する1つまたは複数のプログラム可能要素を形成するステップであって、
    前記スイッチング抵抗値が、ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)要素によって提供されるステップと、
    前記1つまたは複数のプログラム可能要素を共通のアクセストランジスタに結合するステップと
    を含む方法。
  12. 前記1つまたは複数のプログラム可能要素のうちの少なくとも1つの中に、2つ以上のGSHE-STT MRAM要素を結合するステップを含む、請求項11に記載の方法。
  13. 前記1つまたは複数のプログラム可能要素のうちの対応する1つに、前記2つの2進数状態の間で切り換えさせるため、固有のスイッチング電流を前記共通のアクセストランジスタを通過させるステップを含む、請求項12に記載の方法。
  14. 前記MLCの第1の書込み端子と前記MLCの第2の書込み端子とを、前記1つまたは複数のプログラム可能要素の直列接続で結合させるステップを含む、請求項11に記載の方法。
  15. 前記MLCの第3の端子を前記アクセストランジスタのドレイン/ソース端子に結合するステップと、前記アクセストランジスタの前記対応するソース/ドレイン端子を前記2つ以上のプログラム可能要素のうちの前記1つの各々の読取り端子に結合するステップとを含む、請求項11に記載の方法。
  16. 前記アクセストランジスタのゲート端子にアクセスイネーブル端子を結合するステップをさらに含み、前記MLCを利用可能にする前記アクセスイネーブル端子イネーブル端子、請求項11に記載の方法。
  17. 前記1つまたは複数のプログラム可能要素の初期状態を決定するための読取り動作に基づいて、前記1つまたは複数のプログラム可能要素をプログラムするステップと、
    所望の書込み値に前記プログラム可能要素の状態を遷移するために、前記1つまたは複数のプログラム可能要素の2進数状態を適切に切り換えるため、対応するスイッチング電流を通過させるステップを含む書込み動作を実施するステップと
    を含む、請求項11に記載の方法。
  18. 書込み動作を実施する前に、対応する最大または最小スイッチング電流を通過させることにより、前記プログラム可能要素の各々の状態を2進数の最大値または2進数の最小値に初期化することに基づいて、前記1つまたは複数のプログラム可能要素をプログラムするステップを含む、請求項11に記載の方法。
  19. 前記1つまたは複数のプログラム可能要素のうちの選択されたものの磁気トンネル接合(MTJ)を、複合MTJを形成するために並列に接続するステップであって、そのため、前記選択されたプログラム可能要素の第1の端子が、一緒に結合される前記MTJの第1の書込み端子により形成され、前記選択されたプログラム可能要素の第2の端子が、一緒に結合される前記MTJの第2の書込み端子により形成され、前記選択されたプログラム可能要素の第3の端子が、一緒に結合される前記MTJの第3の書込み端子により形成されるステップを含む、請求項11に記載の方法。
  20. 前記第1の端子および前記第2の端子ならびに共通のGSHEストリップを共有するスタックされた構造を備える前記MTJの前記並列接続を形成するステップを含む、請求項19に記載の方法。
  21. 1つまたは複数のプログラム可能要素のうちの各々それぞれに対して、2つの2進数状態に対応するスイッチング抵抗値の固有の対を提供するための手段であって、
    前記スイッチング抵抗値が、ハイブリッドジャイアントスピンホール効果(GSHE)-スピン移行トルク(STT)磁気抵抗ランダムアクセスメモリ(MRAM)要素のスイッチング抵抗値に基づく、手段と、
    前記1つまたは複数のプログラム可能要素にアクセスするための共通手段と
    を備える、マルチレベルセル(MLC)。
  22. 前記1つまたは複数のプログラム可能要素のうちの少なくとも1つの中に、2つ以上のGSHE-STT MRAM要素を結合するための手段を備える、請求項21に記載のMLC。
  23. 前記1つまたは複数のプログラム可能要素のうちの1つを、前記プログラム可能要素に対応する固有のスイッチング電流に基づいて、前記2つの2進数状態の間で切り換えさせるための手段を備える、請求項22に記載のMLC。
  24. 前記MLCを前記アクセスするための共通手段を通して利用可能にする手段を備える、請求項21に記載のMLC。
  25. 書込み動作を実施する前に、前記プログラム可能要素を通過する対応する最大または最小スイッチング電流に基づいて、前記1つまたは複数のプログラム可能要素を初期化するための手段を含む、請求項21に記載のMLC。
JP2016548295A 2014-01-28 2015-01-19 高密度低電力ｇｓｈｅ−ｓｔｔ ｍｒａｍのためのマルチレベルセル設計 Pending JP2017509146A (ja)

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