KR101215951B1 - 반도체 메모리 및 그 형성방법 - Google Patents

반도체 메모리 및 그 형성방법 Download PDF

Info

Publication number
KR101215951B1
KR101215951B1 KR1020110026277A KR20110026277A KR101215951B1 KR 101215951 B1 KR101215951 B1 KR 101215951B1 KR 1020110026277 A KR1020110026277 A KR 1020110026277A KR 20110026277 A KR20110026277 A KR 20110026277A KR 101215951 B1 KR101215951 B1 KR 101215951B1
Authority
KR
South Korea
Prior art keywords
magnetic tunnel
tunnel junction
layer
spacer
semiconductor memory
Prior art date
Application number
KR1020110026277A
Other languages
English (en)
Other versions
KR20120108431A (ko
Inventor
이승현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110026277A priority Critical patent/KR101215951B1/ko
Priority to US13/336,069 priority patent/US8896040B2/en
Publication of KR20120108431A publication Critical patent/KR20120108431A/ko
Application granted granted Critical
Publication of KR101215951B1 publication Critical patent/KR101215951B1/ko
Priority to US14/536,322 priority patent/US9196826B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/155—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements with cylindrical configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명에 의한 반도체 메모리 소자의 제조 방법은 하부전극(110) 위에 자기터널접합층(120)을 증착한 후 포토 레지스터(130)를 이용하여 자기터널접합층(120)상에 원 형상의 스페이서(140)를 형성하는 제1단계와, 자기터널접합층(120)과 원형상의 스페이서(140)에 금속층(150)을 균일하게 증착한 후 에치백(Etchback)과 식각공정을 통해 동심원 형태의 원형상을 가지는 상부전극(150)을 자기터널접합층(120)상에 복수 개 형성하는 제2단계, 상부전극(150)을 마스크로 사용하여 자기터널접합(120)을 식각하는 제3단계를 포함한다.
본 발명에 의한 반도체 메모리 소자는 자기터널접합를 포함하는 반도체 메모리에 있어서, 복수 개의 데이터를 저장할 수 있는 복수의 자기터널접합과, 상기 복수 개의 자기터널접합(210)은 한 개의 트랜지스터(220)에 공유하여 연결되는 것을 특징으로 한다.
본 발명에 따르면, 복수 개의 자기터널접합을 병렬로 연결함으로써 하나의 저장공간에 멀티 비트를 저장할 수 있으며, 나아가 고속 동작과 비휘발성, 고집적 자기 메모리를 형성할 수 있다.

Description

반도체 메모리 및 그 형성방법{Semiconductor Memory And Manufacturing Method Thereof}
본 발명은 반도체를 이용한 메모리 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 자기저항 메모리를 이용한 메모리 소자와 그 제조방법에 관한 것이다.
반도체 메모리는 현재까지 DRAM(Dynamic Random Access Memory)이 가장 큰 비중을 가지고 있다. 그러나, DRAM에 있어서 스케일링 다운 문제와 그에 따른 정보를 저장하는 커패시터의 커패시턴스의 유지 문제가 대두되었는데, 이러한 한계를 극복하기 위하여 새로운 형태의 메모리 소자가 개발되어 왔다. 가장 각광을 받는 차세대 메모리 소자중 하나로 터널링 자기 접합(Tunneling Magneto Resistance) 특성을 활용한 MRAM(Magnetoresistive Random Access Memory)이 있다.
MRAM은 MTJ(Magnetic Tunnel Junction)을 구성하고 있는 두 강자성층의 자화 방향의 배열에 따른 자기 저항의 변화를 이용한 비휘발성 메모리 소자로서, MTJ는 강자성층, 절연층, 강자성층의 적층 구조를 기본으로 구성된다. 이때, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층(PL, Pinned Layer)이 되고, 나머지 하나는 관통하는 전류에 의하여 자화 방향이 움직이는 자유자화층(FL, Free Layer)이 된다.
여기서, 첫 번째 강자성체 층을 지나가는 전자가 터널링 장벽(Tunneling barrier)으로 사용되는 절연층을 통과할 때 두 번째 강자성체의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화 방향이 평행할 경우 터널링 전류는 최대가 되고, 반평행일 때는 최소가 된다. 따라서 각 경우의 전류의 차이를 구분하여 저장된 데이터를 읽을 수 있다.
MRAM에서는 메모리에 데이터를 쓰기 위해서 통상 STT(Spin Transfer Torque) 현상을 이용한다. STT 현상은 스핀이 정렬된 전류가 강자성체 내를 지날 때 순간적으로 발생한 각운동량의 변화에 의하여 강자성체의 각운동량으로 전달되는 현상을 말한다. 즉, 정렬된 스핀방향을 지닌 높은 밀도의 전류가 강자성체에 입사할 경우에 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하려는 현상을 이용하여 데이터를 쓰게 된다.
반도체 메모리에 사용되는 MTJ에 있어서는 전자가 고정자화층에서 자유자화층으로 흐를 때, 고정자화층의 자화 방향으로 스핀 방향이 정렬된 전자의 흐름에 의해 자유자화층의 자화 방향이 고정자화층의 자화 방향과 일치하게 된다. 반대로 자유자화층에서 고정자화층으로 전자가 입사하면 고정자화층과 자유자화층의 경계에 스핀 축적 현상이 일어나 자유자화층의 자화 방향이 고정자화층과 반대방향으로 평행하게 배열되는 특성을 보이게 되어 자유자화층의 자화 방향으로 데이터를 기록할 수 있다.
본 발명은 복수의 자기터널접합을 가지는 자기 저항 메모리 셀 및 그 형성방법을 제공하는 데 목적이 있다.
본 발명에 하부전극 위에 자기터널접합층을 증착한 후 포토 레지스터를 이용하여 자기터널접합층상에 원 형상의 스페이서를 형성하는 단계; 자기터널접합층과 원 형상의 스페이서에 금속층을 균일하게 증착한 후 에치백과 식각공정을 통해 동심원 형태의 원형상을 가지는 상부전극을 자기터널접합층상에 복수 개 형성하는 단계; 및 상부전극을 마스크로 사용하여 자기터널접합을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법을 제공한다.
본 발명은 자기터널접합을 포함하는 반도체 메모리에 있어서, 복수 개의 데이터를 저장할 수 있는 복수의 자기터널접합과; 상기 복수 개의 자기터널접합은 한 개의 트랜지스터에 공유하여 연결되며; 및 상기 자기터널접합은 하부전극상에 동심원 형태의 복수의 원 형상을 가지는 자기터널접합층과 상부전극이 형성되는 것을 특징으로 하는 자기 저항 메모리 셀을 제공한다.
본 발명에 따르면, 복수 개의 자기터널접합을 병렬로 연결함으로써 하나의 저장공간에 멀티 비트를 저장할 수 있으며, 나아가 고속 동작과 비휘발성, 고집적 자기 메모리를 형성할 수 있다.
도 1(a) 및 도 1(b)는 자기 메모리를 구성하는 자기터널접합(MJT)의 일 예를 나타내는 도면.
도 2(a) 내지 도 2(h)는 두 개의 자기터널접합을 구현하는 과정을 도시한 도면.
도 3은 복수의 자기터널접합(MTJ)을 가지는 자기저항 랜덤 액세스 메모리(MRAM)의 일예를 보여주는 도면.
도 4는 도 2의 자기터널접합 형성 방법에 의해 구현된 자기터널접합을 도시한 도면.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1(a) 및 도 1(b)는 자기 메모리를 구성하는 자기터널접합(MJT)의 일 예를 나타내는 도면이다.
자기터널접합(MJT)은 절연층인 자기터널접합층(20)에 의해 이격되는 2개의 자기층인 하부전극(10) 및 상부전극(30)으로 구성된다. 상기 하부전극(10)은 특정 극성으로 설정되는 고정층이며, 상기 상부전극(30)은 인가될 수 있는 외부 필드의 극성에 따라 매칭되도록 자유롭게 변경되는 자유층이다. 예를 들어 하부전극(10) 및 상부전극(30)이 동일한 극성을 가지면, 저저항 상태가 되고, 하부전극(10) 및 상부전극(30)이 반대 극성을 가지면, 고저항 상태가 되어, "0"과 "1"의 정보를 구분하여 판독된다.
그림 1(a)는 상부전극(30)의 자화 방향이 형상이방성에 의해 결정되어지는 자기터널접합을 나타낸다. 반면, 그림 1(b)는 상부전극(30)을 원 형태로 구성함으로써 자화층의 자화방향이 시계/반시계 방향의 원 형태로 나타나는 자기터널접합을 나타낸다.
이때, 하부전극(10)은 자기터널접합층과 트랜지스터를 연결하는 플러그일 수 있으며, 도전물질 예컨대, 금속물질 또는 금속화합물을 사용하여 형성할 수 있다.
상부전극(30)은 도전물질 예컨대, 금속물질 또는 금속화합물을 사용하여 형성할 수 있다.
또한, 자기터널접합(MTJ)층은 고정자화층, 터널장벽층 및 자유자화층이 적층되어 형성되는데, 그 구조 및 형성방법은 당업자가 용이하게 실시할 수 있을 정도로 공지된 사실인 바, 그 설명은 생략한다.
도 2(a) 내지 도 2(h)는 두 개의 자기터널접합을 구현하는 과정을 도시한 도면이다.
도 2(a)를 참조하면, 하부전극(110) 위에 자기터널접합층(120)을 증착한 후 자기터널접합층(120)상에 포토 레지스터(Photo Resist, 130)를 도포하고 리쏘그라피(Lithography)를 이용하여 자기터널접합층(120)상에 원 형태의 홀 공간을 가지는 포토 레지스터(130) 패턴(Pattern)을 형성한다. 도 2(a)의 평면도를 참조하면, 사각형으로 이루어진 포토 레지스터(130)과 원 형상의 홀 공간의 하부면에 보여지는 자기터널접합층(120)이 원형상으로 나타나게 된다.
또 다른 실시예로 하부전극(110) 위에 자기터널접합층(120)을 증착한 후 포토 레지스터(Photo Resist, 130)를 도포하고 리쏘그라피(Lithography)를 이용하여 자기터널접합층상에 원형상의 기둥 형태의 포토 레지스터 패턴(Pattern)을 형성할 수 있다. 이 경우, 평면도에서는, 자기터널접합층(120)이 사각형으로 나타나며, 포토 레지스터(Photo Resist, 130)가 원 형상으로 나타나게 된다.
이때, 포토 레지스터(Photo Resist, 130)의 패턴은 반드시 원 형상일 필요가 없으며, 다각형 형상 중 선택된 어느 한 형태로도 선택가능하다.
그림 2(b)는 그림 2(a)의 패턴(Pattern) 위에 화학기상증착(CVD) 등을 통하여 균일하게 스페이서(spacer, 140)를 증착하는 도면이다. 상기 스페이서(140)로 사용할 수 있는 물질은 추후 진행되는 식각공정에서 자기터널접합층(120)과 상부전극(150)이 식각속도가 낮아 보다 적은 손실이 발생하도록 식각 선택비가 높아야 하며, SiN, 텅스텐 중 어느 하나가 바람직하다.
그림 2(c)는 그림 2(b)의 스페이서(140) 증착 이후 에치백(Etchback)을 통해 포토 레지스터(130)의 상부 및 원형상의 홀 공간의 바닥 부분의 스페이서(140)를 식각한 도면이다. 즉, 포토 레지스터(130)의 상부면이 노출되고 홀 공간의 자기터널접합층(120)이 노출될 때까지 에치백(Etchback)을 실시하여 스페이서(140)를 제거한다. 이를 통하여 포토 레지스터(130)의 상부면 및 홀 공간 바닥부분에 형성된 스페이서(140)을 말끔하게 제거할 수 있다.
그림 2(d)는 스페이서(140)의 에치백(etchback) 이후에 포토 레지스터 제거 공정을 통하여 포토 레지스터(130)를 녹여서 제거하는 도면이다. 포토 레지스터(130)가 제거되면, 자기터널접합층(120)상에 원형상의 스페이서(140)가 남게 된다.
그림 2(e)는 그림 2(d)에서 포토 레지스터(130)를 제거한 후 자기터널접합(MTJ)의 상부전극 역할을 하는 금속층(150)을 증착한 도면이다. 상기 금속층(150)은 자기터널접합층(120)과 원형상의 스페이서(140)에 균일하게 증착된다. 또한 상기 금속층(150)은 추후의 자기터널접합(MTJ)의 식각공정에서 식각될 스페이서(140)에 비하여 좋은 식각 선택비를 가지는 특성을 가져야 하므로 TiN, WN 중 어느 하나로 형성하는 것이 바람직하다.
그림 2(f)는 스페이서(140) 상위부분의 금속층(150)과 스페이서 하위부분의 자기터널접합(MTJ) 상의 금속층(150)을 에치백(Etchback)을 통해 금속층의 상위 부분과 자기터널접합(MTJ) 위의 부분의 금속을 식각한 도면이다. 즉, 에치백(Etchback)을 실시하여 스페이서(140) 상위부분의 금속층(150)과 스페이서(140) 하위부분의 자기터널접합(MTJ) 상의 금속층(150)을 제거한다.
그림 2(g)는 금속층(150)의 에치백(Etchback) 이후에 남아있는 스페이서(140)를 식각 등의 공정을 통해 제거한 도면이다. 이때, 상기 스페이서(140)로 사용할 수 있는 물질은 식각 선택비가 높은 특성을 가지기 때문에 자기터널접합층(120)과 상부전극(150)이 식각속도가 낮아 보다 적은 손실이 발생하게 된다. 따라서, 상기 스페이서(140)를 식각하여 제거하게 되면, 동심원 형태의 원형상을 가지는 상부전극(150)이 자기터널접합층(120)상에 두 개 형성되게 된다.
그림 2(h)는 그림 2(g)의 상부전극(150)을 마스크로 사용하여 자기터널접합(120)을 식각한 그림이다. 상부전극의 금속층은 자기터널접합(120)에 비하여 식각속도가 낮아 보다 적은 손실(loss)로 용이하게 자기터널접합(120)을 형성할 수 있다는 장점이 있다. 위의 과정에서 적절한 선택비를 구현하기 위하여는 적절한 식각 기체를 이용하여 식각하여 하며, 자기터널접합(MTJ) 식각은 CH3OH, CO, NH3, Cl2, SF6 및 NF3 중 어느 하나 이상의 식각 기체(Gas)를 이용하여 식각하는 것이 바람직하다.
도 3은 복수의 자기터널접합(210)을 가지는 자기저항 랜덤 액세스 메모리(MRAM)의 일예를 보여주는 도면이다.
단위 메모리 셀은 복수의 자기터널접합(210)과 트랜지스터(220), 비트라인(230), 소스라인(240), 워드라인(250)을 포함한다. 복수 개의 자기터널접합(210)은 한 개의 트랜지스터(220)에 공유하여 연결되며, 하나의 셀에 복수 개의 자기터널접합(210)이 구성되므로 복수 개의 데이터를 저장할 수 있어 고집적 자기메모리를 구성할 수 있다. 여기에서 복수개의 자기터널접합(210) 각각은 서로 다른 터널링(Tunneling) 특성을 가지도록 구성되며, 동심원 형태의 복수의 원 형상을 가지도록 형성되는 것이 바람직하다.
본 발명에 의한 메모리 셀의 하부전극은 티타늄질화막(TiN) 및 탄탈늄질화막(TaN) 중 어느 하나로 형성되며, 상부전극은 TiN, WN 중 어느 하나로 형성되는 것이 바람직하다.
저장 동작동안, 전류는 메모리 셀의 비트라인(230) 및 소스 라인(240)을 통해 전파되어 자기터널접합(210)의 극성에 영향을 미치고, 결과적으로 그에 따른 논리상태가 저장된다. 이와 유사하게, 판독 동작동안 판독 전류는 자기터널접합(210)을 통해 비트라인(230)과 소스라인(240) 사이에 흐르며, 자기터널접합(210J)의 논리상태는 비트라인(230)과 소스라인(240)사이의 전압차이에 기반하여 판독된다.
도 4는 도 2의 자기터널접합 형성 방법에 의해 구현된 자기터널접합을 나타낸다. 하부전극상에 동심원 형태의 복수의 원 형상을 가지는 자기터널접합층과 상부전극이 형성된다. 상기 하부전극, 자기터널접합층, 상부전극은 원 형상 이외에도 타원, 다각형 중의 어느 한 형태로 형성가능하다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발며의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
10: 하부전극 20: 자기터널접합층
30: 상부전극 100: 하부전극
110: 자기터널접합층 120: 포토 레지스터
130: 스페이서 140: 상부전극
210: 자기터널접합 220: 트랜지스터
230: 비트라인 240: 소스라인
250: 워드라인

Claims (13)

  1. 하부전극 위에 자기터널접합층을 증착한 후 자기터널접합층상에 고리 형태의 스페이서를 형성하는 제1단계
    자기터널접합층과 고리 형상의 스페이서에 금속층을 균일하게 증착한 후 에치백(Etchback)과 식각공정을 통해 동심원 형태의 고리 형상을 가지는 상부전극을 자기터널접합층상에 복수 개 형성하는 제2단계; 및
    상부전극을 마스크로 사용하여 자기터널접합을 식각하는 제3단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1단계는
    자기터널접합층상에 홀 공간을 가지는 포토 레지스터를 형성하는 제1-1단계;
    상기 포토 레지스터의 패턴상에 균일하게 스페이서를 증착하는 제1-2단계;
    에치백(Etchback)을 통해 상기 포토 레지스터의 상부 및 홀 공간의 바닥 부분의 스페이서를 제거하여, 상기 고리 형태의 스페이서를 형성하는 제1-3단계
    포토 레지스터를 제거하는 제1-4단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제1단계는
    자기터널접합층상에 원형상의 기둥 형태의 포토 레지스터를 형성하는 제1-1단계;
    상기 포토 레지스터의 패턴상에 균일하게 증착하여 스페이서막을 형성하는 제1-2단계;
    에치백을 통해 상기 포토 레지스터의 상부 및 홀 공간의 바닥 부분의 상기 스페이서막을 제거하여 고리형상의 스페이서막을 형성하는 제1-3단계
    포토 레지스터를 제거하는 제1-4단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 상부전극을 자기터널접합층상에 복수 개 형성하는 단계는
    자기터널접합층과 스페이서에 균일하게 금속층을 증착하는 단계;
    에치백을 실시하여 스페이서 상위부분의 금속층과 스페이서 하위부분의 자기터널접합(MTJ) 상의 금속층을 제거하는 단계;
    금속층의 에치백 이후에 남아있는 스페이서를 식각 공정을 통해 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 스페이서는 상기 자기터널접합층과 상기 상부전극이 각각 식각 선택비에서 차이가 있은 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 스페이서는 SiN, SiO, 텅스텐 중 어느 하나로 형성된 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 상부전극의 금속층은 자기터널접합에 비하여 식각 속도가 낮은 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 상부전극은 TiN, WN 중 어느 하나로 형성되는 것을 특징으로 하는 자기 반도체 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 하부전극은 티타늄질화막(TiN) 및 탄탈늄질화막(TaN) 중 어느 하나로 형성되는 것을 특징으로 하는 자기 반도체 메모리 소자의 제조 방법.
  10. 자기터널접합를 포함하는 반도체 메모리에 있어서,
    복수 개의 데이터를 저장할 수 있는 복수의 자기터널접합과,
    상기 복수 개의 자기터널접합은 한 개의 트랜지스터에 공유하여 연결되며,
    상기 자기터널접합은 하부전극상에 동심원 형태의 복수의 고리 형상을 가지는 자기터널접합층과 상부전극이 형성되는 것을 특징으로 하는 자기 저항 메모리 셀.
  11. 제10항에 있어서,
    상기 자기터널접합은 하부전극상에 동심 형태의 복수의 타원, 다각형 중의 어느 한 형태로 형성되는 것을 특징으로 하는 자기 저항 메모리 셀.
  12. 제10항에 있어서,
    상기 복수개의 자기터널접합(210) 각각은 서로 다른 터널링(Tunneling) 특성을 가지도록 구성된 것을 특징으로 하는 자기 저항 메모리 셀.
  13. 제10항 또는 제11항 중 어느 한 항에 있어서,
    상기 상부전극은 TiN, WN 중 어느 하나로 형성되는 것을 특징으로 하는 자기 저항 메모리 셀.
KR1020110026277A 2011-03-24 2011-03-24 반도체 메모리 및 그 형성방법 KR101215951B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110026277A KR101215951B1 (ko) 2011-03-24 2011-03-24 반도체 메모리 및 그 형성방법
US13/336,069 US8896040B2 (en) 2011-03-24 2011-12-23 Magneto-resistive random access memory (MRAM) having a plurality of concentrically aligned magnetic tunnel junction layers and concentrically aligned upper electrodes over a lower electrode
US14/536,322 US9196826B2 (en) 2011-03-24 2014-11-07 Method for manufacturing a magnetic semiconductor memory MRAM comprising etching a magnetic tunnel junction layer formed on a lower electrode utilizing an upper electrode having annular shape

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110026277A KR101215951B1 (ko) 2011-03-24 2011-03-24 반도체 메모리 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20120108431A KR20120108431A (ko) 2012-10-05
KR101215951B1 true KR101215951B1 (ko) 2013-01-21

Family

ID=46876595

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110026277A KR101215951B1 (ko) 2011-03-24 2011-03-24 반도체 메모리 및 그 형성방법

Country Status (2)

Country Link
US (2) US8896040B2 (ko)
KR (1) KR101215951B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240546B2 (en) 2013-03-26 2016-01-19 Infineon Technologies Ag Magnetoresistive devices and methods for manufacturing magnetoresistive devices
US20150213867A1 (en) * 2014-01-28 2015-07-30 Qualcomm Incorporated Multi-level cell designs for high density low power gshe-stt mram
US9437272B1 (en) 2015-03-11 2016-09-06 Qualcomm Incorporated Multi-bit spin torque transfer magnetoresistive random access memory with sub-arrays
CN107767906A (zh) * 2016-08-23 2018-03-06 中电海康集团有限公司 一种磁性随机存储器
CN107958952B (zh) * 2016-10-18 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10734573B2 (en) * 2018-03-23 2020-08-04 Spin Memory, Inc. Three-dimensional arrays with magnetic tunnel junction devices including an annular discontinued free magnetic layer and a planar reference magnetic layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7120048B2 (en) * 2004-06-21 2006-10-10 Honeywell International Inc. Nonvolatile memory vertical ring bit and write-read structure
US7307876B2 (en) * 2003-08-19 2007-12-11 New York University High speed low power annular magnetic devices based on current induced spin-momentum transfer
KR20090105021A (ko) * 2008-04-01 2009-10-07 주식회사 하이닉스반도체 자기 메모리 셀
KR20090105022A (ko) * 2008-04-01 2009-10-07 주식회사 하이닉스반도체 자기 메모리 셀

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541868A (en) * 1995-02-21 1996-07-30 The United States Of America As Represented By The Secretary Of The Navy Annular GMR-based memory element
US6111784A (en) * 1997-09-18 2000-08-29 Canon Kabushiki Kaisha Magnetic thin film memory element utilizing GMR effect, and recording/reproduction method using such memory element
US5923583A (en) * 1997-10-23 1999-07-13 Womack; Richard Ferromagnetic memory based on torroidal elements
US6927995B2 (en) * 2001-08-09 2005-08-09 Hewlett-Packard Development Company, L.P. Multi-bit MRAM device with switching nucleation sites
JP3661652B2 (ja) * 2002-02-15 2005-06-15 ソニー株式会社 磁気抵抗効果素子および磁気メモリ装置
JP3884312B2 (ja) * 2002-03-28 2007-02-21 株式会社東芝 磁気記憶装置
US6956257B2 (en) * 2002-11-18 2005-10-18 Carnegie Mellon University Magnetic memory element and memory device including same
JP2004259913A (ja) * 2003-02-26 2004-09-16 Sony Corp 環状体の製造方法および磁気記憶装置およびその製造方法
JP2008098515A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2008130807A (ja) * 2006-11-21 2008-06-05 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP4625822B2 (ja) * 2007-03-16 2011-02-02 株式会社東芝 半導体記憶装置及びその製造方法
US7919826B2 (en) * 2007-04-24 2011-04-05 Kabushiki Kaisha Toshiba Magnetoresistive element and manufacturing method thereof
US8802451B2 (en) * 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
US20100053822A1 (en) * 2008-08-28 2010-03-04 Seagate Technology Llc Stram cells with ampere field assisted switching
US7791925B2 (en) * 2008-10-31 2010-09-07 Seagate Technology, Llc Structures for resistive random access memory cells
US8053255B2 (en) * 2009-03-03 2011-11-08 Seagate Technology Llc STRAM with compensation element and method of making the same
US8575753B2 (en) * 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
US9142758B2 (en) * 2011-06-14 2015-09-22 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction configured for precessional switching using a bias structure
KR20130018470A (ko) * 2011-08-09 2013-02-25 에스케이하이닉스 주식회사 반도체 장치
US8883520B2 (en) * 2012-06-22 2014-11-11 Avalanche Technology, Inc. Redeposition control in MRAM fabrication process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307876B2 (en) * 2003-08-19 2007-12-11 New York University High speed low power annular magnetic devices based on current induced spin-momentum transfer
US7120048B2 (en) * 2004-06-21 2006-10-10 Honeywell International Inc. Nonvolatile memory vertical ring bit and write-read structure
KR20090105021A (ko) * 2008-04-01 2009-10-07 주식회사 하이닉스반도체 자기 메모리 셀
KR20090105022A (ko) * 2008-04-01 2009-10-07 주식회사 하이닉스반도체 자기 메모리 셀

Also Published As

Publication number Publication date
US8896040B2 (en) 2014-11-25
KR20120108431A (ko) 2012-10-05
US20120241828A1 (en) 2012-09-27
US9196826B2 (en) 2015-11-24
US20150104884A1 (en) 2015-04-16

Similar Documents

Publication Publication Date Title
JP5551129B2 (ja) 記憶装置
US9601544B2 (en) Three-dimensional magnetic memory element
KR101215951B1 (ko) 반도체 메모리 및 그 형성방법
US9269893B2 (en) Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch
US8202737B2 (en) Magnetic memory device and method for manufacturing the same
US20170069685A1 (en) Magnetic Tunnel Junction and 3-D Magnetic Tunnel Junction Array
JP4945592B2 (ja) 半導体記憶装置
US8803266B2 (en) Storage nodes, magnetic memory devices, and methods of manufacturing the same
JP2013058521A (ja) 記憶装置及びその製造方法
US8987846B2 (en) Magnetic memory and manufacturing method thereof
US8981446B2 (en) Magnetic memory and manufacturing method thereof
US9647203B2 (en) Magnetoresistive element having a magnetic layer including O
US9472753B1 (en) Method for fabricating MRAM bits on a tight pitch
JP2020047732A (ja) 磁気記憶装置
US9590173B2 (en) Magnetic memory and method for manufacturing the same
CN110246963B (zh) 半导体存储装置及其制造方法
JP6462902B2 (ja) 抵抗変化メモリ
TWI700827B (zh) 半導體記憶體裝置之製造方法
JP2018078257A (ja) 磁気抵抗効果素子、磁気抵抗効果素子製造方法および磁気メモリ
JP5752831B2 (ja) 磁気メモリ
CN104659201A (zh) 一种磁阻内存单元的制造方法
KR100979350B1 (ko) 마그네틱 램 및 그 제조 방법
US20230397501A1 (en) Memory device and formation method thereof
KR20120063320A (ko) 수평 자기 이방성 물질의 자유 자성층을 포함하는 스토리지 노드, 이를 포함하는 자기 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 8