JPH03127121A - 桁上げ連鎖回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、加算回路において桁上げ信号の伝播を高速
に処理するための桁上げ連鎖回路に関するものである。

〔従来の技術〕

第４図は、「ミード及コンウェイ共著“超Ｌｓ■システ
ム入門”培風館社、　１９８１年」の１６８頁に示され
ている単位桁上げ連鎖回路の一部を示す回路図であり、
第５図は、第４図の単位桁上げ連鎖回路を用いた８ビッ
ト桁上げ連鎖回路である。

第４図において、１は単位桁上げ連鎖回路、Ｃ■は下位
ビットからの桁上げ入力信号、ＣＯは上位ビットへの桁
上げ出力信号、Ｎｌ、Ｎ２．Ｎ３はＮチャネル！・ラン
ジスタ、ＡＩ、Ａ２はＮＯＲ＠路、２は電源電圧、３は
接地電圧、φ１は前記桁上げ出力信号ＣＯをプリチャー
ジするためのプリチャージ信号、−ｇ−は上位ビットへ
の前記桁上げ出力信号ＣＯを抹消するための反転桁上げ
抹消信号、−Ｐ−は下位ビットからの桁上げ入力信号Ｃ
Ｉを上位ビットへの桁上げ出力信号ＣＯとして伝播する
ための反転桁上げ伝播信号である。

また、第５図において、４および５は桁上げ信号を増幅
するためのインバータ、Ｃｌ１（ｉはＯ〜７の整数）は
ｉビット目の単位桁上げ連鎖回路１への桁上げ入力信号
、ＣＯｉはｌビット目の単位桁上げ連鎖回路１からの桁
上げ出力信号、Ｋｉはｌビット目の反転桁上げ抹消信号
、丁Ｔは１ビット目の反転桁上げ伝播信号である。

次に動作について説明する。

まず、第４図において、プリチャージ信号φ１が論理レ
ベル“Ｈ”の時、Ｎ０ＦＬ＠略Ａｌ、Ａ２の出力は論理
レベル″゛Ｌ″となり、Ｎチャネル）・ランジスクＮ２
．Ｎ３はオフ状態となる。また、この時Ｎチャネルトラ
ンジスタＮ１はオン状態となり、桁上げ出力信号ＣＯは
論理レベル゛Ｈｕとなる。この期間を一般にプリチャー
ジ期間という。

プリチャージ期間が終了する（プリチャージ信号φ１が
論理レベル″′Ｌ′°になる）とＮチャネルトランジス
タＮ１がオフ状態となり、反転桁上げ抹消信号−Ｆ、反
転桁上げ伝播信号マの状態により、ＮＯＲ回路Ａｔ、Ａ
２の出力論理レベルが決定する。この出力によりＮチャ
ネルトランジスタＮ２゜Ｎ３の状態が制御されて、必要
な桁上げ出力信号ＣＯの論理レベルが決定する。

まず、反転桁上げ抹消信号Ｘ２反転桁上げ伝播信号下が
共に非能動状態の時は、ＮＯＲ回路Ａｔ。

Ａ２の出力は論理レベル“Ｌ”のまま変化せず、Ｎチャ
ネルトランジスタＮ２．Ｎ３もオフ状態を保つため、桁
上げ出力信号ＣＯの論理レベルは“Ｈ”レベルのままと
なる。すなわち、上位ビットへの桁上げ信号を生成した
ことになる。

次に、反転桁上げ抹消信号■が能動状態で反転桁上げ伝
播信号下が非能動状態の時は、ＮＯＲ回路Ａ１の出力が
論理レベル“Ｌ′から“Ｈ”に変化し、Ｎチャネルトラ
ンジスタＮ２がオン状態になり、桁上げ出力信号Ｇｏの
論理レベルは“Ｈ”からＬ　１１となる。すなわち、上
位ビットへの桁上げ信号を抹消したことになる。

さらに、反転桁上げ抹消信号−に−が非能動状態で反転
桁上げ伝播信号丁が能動状態の時は、ＮＯＲ回路Ａ２の
出力が論理レベル“Ｌ”から°゛Ｈ”に変化し、Ｎチャ
ネルトランジスタＮ３がオン状態になり、下位ビットか
らの桁上げ入力信号ＣＩの論理レベルを上位ビットへの
桁上げ出力信号ＣＯとして伝播する。また、桁上げ抹消
処理と桁上げ伝播処理は同時に起こり得ないため、プリ
チャージ終了後に反転桁上げ抹消信号−に−と反転桁上
げ伝播信号丁が共に能動状態となる乙とはない。

次に、以上述べた単位桁上げ連鎖回路１を８ビット直列
に接続した場合の動作を第５図により説明する。

まず、プリチャージ期間に各ビットの桁上げ出力信号Ｃ
Ｏｉが論理レベル“Ｈ＋＋となる。これにより、３ビッ
ト目の桁上げ出力信号ＣＯ３がインバータ４により反転
され、この信号がインバータ５により再び反転された結
果、４ビット目の桁上げ入力信号ＣＩＡの論理レベルが
“Ｈ”となる。

プリチャージ期間の終了後、３ビット目の単位桁上げ連
鎖回路１による桁上げ伝播処理または桁上げ生成処理に
より、３ビット目目の桁上げ出力信号ＣＯ３が論理レベ
ル“Ｈ”のまま変化しない場合は、インバータ４，５の
出力も変化しないため、４ビット目へラア桁上げ入力信
号ＣＩＡは論理レベル“Ｈ”のままとなる。これに対し
、３ビット目の単位桁上げ連鎖回路１による桁上げ伝播
処理または桁上げ抹消処理により、３ビット目からの桁
上げ出力信号ＣＯ３が論理レベル″Ｈ′″から′″Ｌ”
に変化する場合は、３ビット目の桁上げ出力信号ＣＯ３
の電位がインバータ４の論理しきい値以下に達した後、
インバータ４，５により増幅され、４ビット目への桁上
げ入力信号ＣＩ４が“ＨＩＩから“Ｌ”に変化する。

一般に、この増幅用のインバータ４，５は、８ビット以
上の桁上げ連鎖回路の場合、２〜８ビットおきに必要で
ある。

〔発明が解決しようとする課題〕

従来の桁上げ連鎖回路は以上のように構成されているの
で、伝播された桁上げ信号の電位は増幅用のインバータ
の論理しきい値に達する必要があるとともに、増幅用の
インバータによるゲート遅延が生じるので、桁上げ信号
の伝播が遅延するという問題があった。

この発明は、上記のような問題を解決するためになされ
たものであり、桁上げ連鎖回路に相補な桁上げ信号対を
用いるとともに、その桁上げ信号対をセンスアンプにて
増幅する乙とにより、高速に桁上げ伝播を行う桁上げ連
鎖回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る桁上げ連鎖回路は、正論理の桁上げ信号
と負論理の反転桁上げ信号との相補な桁上げ信号対を用
い、プリチャージ期間にこれらの桁上げ信号対をあらか
じめ同一電位に設定しておき、プリチャージ期間後の桁
上げ生成信号が能動状態の時は上位への反転桁上げ信号
を能動状態とし、桁上げ抹消信号が能動状態の時は上位
への桁上げ信号を非能動状態とし、桁上げ伝播信号が能
動状態の時は下位からの桁上げ信号対を上位への桁上げ
信号対として伝播する単位桁上げ連鎖回路を構成し、こ
の単位桁上げ連鎖回路をＮビシ１分直列に接続したＮビ
ット桁上げ連鎖回路に、相補な桁上げ信号対の電圧ある
いは電流の差を感知して増幅するセンスアンプを設けた
ものである。

〔作用〕

この発明においては、互いに相補な２つの経路を有する
Ｎビット桁上げ連鎖回路の各ビットで、プリチャージ期
間に桁上げ信号対をあらかじめ同一電位に設定しておき
、プリチャージ期間後の桁上げ生成信号が能動状態の時
は上位ビットへの反転桁上げ信号を能動状態とし、桁上
げ抹消信号が能動状態の時は上位ビットへの桁上げ信号
を非能動状態とし、桁上げ伝播信号が能動状態の時は下
位ビットからの桁上げ信号対を上位ビットへの桁上げ信
号対として伝播させ、任意のビット単位で出力された桁
上げ信号対の電圧あるいは電流の差を感知して、上位ビ
ットへの入力となる増幅された桁上げ出力信号と反転桁
上げ出力信号を発生する。

〔実施例〕

以下、この発明の一実施例を図面について説明する。

第１図はこの発明による単位桁上げ連鎖回路の一例を示
す図、第２図は、第１図の桁上げ連鎖回路を８ビット直
列に接続した８ビット桁上げ連鎖回路であり、４ビット
おきにセンスアンプで増幅する場合の構成例である。ま
た、第３図はセンスアンプの一例であり、一般にクロス
カップル型センスアンプと呼ばれるものである。

第１図において、１１は単位桁上げ連鎖回路（桁上げ連
鎖回路）、てＴは下位ビットからの桁上げ入力信号、Ｃ
Ｉは下位ビットからの反転桁上げ入力信号、ＣＯは上位
ビットへの桁上げ出力信号、テマは上位ビットへの反転
桁上げ出力信号、φ１は前記桁上げ出力信号ＣＯをプリ
チャージするためのプリチャージ信号、Ｎｌ、Ｎ４はプ
リチャージ信号φ１を入力し各々桁上げ出力信号ＣＯ。

反転桁上げ出力信号でで１プリチヤージするためのプリ
チャージトランジスタ、Ｎ７はプリチャージ信号φｌを
入力し桁上げ出力信号ＣＯ，反転桁上げ出力信号でで１
同電位に設定しておくためのイコライズトランジスタ、
Ｎ２は桁上げ出力信号ＣＯを非能動状態にするためのＮ
チャネルトランジスタ、Ｎ５は反転桁上げ出力信号τマ
を能動状態にするためのＮチャネルトランジスタ、Ｎ３
゜Ｎ６は各々桁上げ入力信号ＣＩ、反転桁上げ入力信号
τ丁を出力信号として伝播するためのＮチャネルトラン
ジスタ、ＡＩ、Ａ２．Ａ３はＮＯＲ回路、１２は電源電
圧、１３は接地電圧、■は上位ビットへの桁上げ信号を
抹消することを示す反転桁上げ抹消信号、■は上位ビッ
トへの桁上げ信号を生成することを示す反転桁上げ生成
信号、−ｐ−は下位ビットからの桁上げ入力信号ＣＩ、
反転桁上げ入力信号τ丁を各々上位ビットへの桁上げ出
力信号Ｃｏ、反転桁上げ出力信号で０として伝播するこ
とを示す反転桁上げ伝播信号である。

また、Ｌ、は前記桁上げ入力信号ＣＩが印加される桁上
げ信号ライン、Ｌ２は前記反転桁上げ入力信号τ丁が印
加される反転桁上げ信号ライン、ＬＬは信号ライン対を
示す。

第２図において、Ｃｌ１（ｉは０〜７の整数）はｉビッ
ト目の桁上げ入力信号、でＩｉはｉビット目の桁上げ連
鎖回路１１への反転桁上げ入力信号、ＣＯｉはｉビット
目の桁上げ連鎖回路１１からの桁上げ出力信号、ＣＯｉ
はｌビット目の桁上げ連鎖回路からの反転桁上げ出力信
号、τ了はｌビット目の反転桁上げ生成信号、Ｋｉはｉ
ビット目の反転桁上げ抹消信号、７了はｉビット目の反
転桁上げ伝播信号、１４は３ビット目の桁上げ出力信号
ＣＯ３および反転桁上げ出力信号で０丁を入力し４ビッ
ト目への桁上げ入力信号で１丁および反転桁上げ入力信
号ＣＩ４として増幅するためのセンスアンプ、１１はプ
リチャージ信号ｒを入力し反転プリチャージ信号φ１を
出力するための反転増幅器である。

第３図において、Ｎ７〜Ｎ１３はＮチャネルトランジス
タである。

次に動作について説明する。

まず、第１図において、プリチャージ信号φ１が論理レ
ベル″゛Ｈ′°の時、ＮＯＲ回路ＡＩ、Ａ３゜Ａ２の出
力は論理レベル゛Ｌ″°となり、Ｎチャネル１、ランジ
スタＮ２．Ｎ５．Ｎ５ｐＮ６はオフ状態となる。また、
プリチャージトランジスタＮｌ。

Ｎ４はオン状態となり、桁上げ出力信号ＣＯ，反転桁上
げ出力信号てＷは論理レベル″′Ｈ°′となる。

この時、Ｎチャネルトランジスタ　（イコライズトラン
ジスタ）Ｎ７もオン状態となり、桁上げ出力信号ＣＯと
反転桁上げ出力信号で百の電位が同電位となる。

プリチャージ期間が終了する（プリチャージ信号φ１が
論理レベル゛Ｌ″′になる）と、プリチャジトランジス
タＮｌ、Ｎ４およびイコライズトランジスタＮ７がオフ
状態となり、反転桁上げ抹消信号−［、反転桁上げ生成
信号マ２反転桁上げ伝播信号下の状態により、ＮＯＲ回
ｇＡｌ、Ａ３゜Ａ２の出力論理レベルが決定する。この
出力によりＮチャネルトランジスタＮ２．Ｎ５．Ｎ３．
Ｎ６の状態が制御されて、必要な桁上げ出力信号ＣＯお
よび反転桁上げ出力信号ママの論理レベルが決定する。

ここで、桁上げ抹消処理２桁上げ生成処理１桁上げ伝播
処理は同時に起こり得ないため、プリチャージ終了後は
反転桁上げ抹消信号■２反転桁上げ生成信号丁１反転桁
上げ伝播信号−Ｐ′の内のいずれかが能動状態である。

まず、反転桁上げ抹消信号Ｘが能動状態で反転桁上げ生
成信号で２反転桁上げ伝播信号下が非能動状態の時は、
ＮＯＲ回路Ａ１の出力が論理レベル“Ｌ”から“Ｈ″に
変化し、ＮチャネルトランジスタＮ２がオン状態になり
、桁上げ出力信号ＣＯの論理レベルは“Ｈ”からＩＩ　
Ｌ”となる。この時、反転桁上げ出力信号ｎの論理レベ
ルはｌ　Ｈｎの状態を保つ。すなわち、上位ビットへの
桁上げ信号を抹消したことになる。

次に、反転桁上げ生成信号丁が能動状態で、反転桁上げ
抹消信号丁２反転桁上げ伝播信号下が非能動状態の時は
、ＮＯＲ回路Ａ３の出力が論理レベル゛″Ｌ”から“Ｈ
１１に変化し、ＮチャネルトランジスタＮ５がオン状態
になり、反転桁上げ出力信号ママの論理レベルは“Ｈ＋
＋から゛［、＋＋となる。

この時、桁上げ出力信号ＣＯの論理レベル（よ°１１′
”の状態を保つ。すなわち、上位ビットへの桁上げ信号
を生成したことになる。

さらに、反転桁上げ伝播信号下が能動状態で反転桁上げ
抹消信号■２反転桁上げ生成信号丁が非能動状態の時は
、ＮＯＩ’ｔ＠路Ａ２の出力が論理レベル“Ｌ”から′
Ｈ”に変化し、ＮチャネルトランジスタＮ３．Ｎ６がオ
ン状態になり、下位ビットからの桁上げ入力信号ＣＩ、
反転桁上げ入力信号ｒの論理レベルを上位ビットへの桁
上げ出力信号ＣＯ，反転桁上げ出力信号で百として伝播
する。

次に、以上述べた単位桁上げ連鎖回路１１を８ビット直
列に接続した場合の動作を第２図、第３図により説明す
る。まず、プリチャージ期間に各ビットの桁上げ出力信
号ＣＯｉおよび反転桁上げ出力信号で■Ｔが論理レベル
゛′Ｈ°′となる。また、プリチャージ信号φ１はＮチ
ャネルトランジスタＮ１３により反転され、センスアン
プ１４に入力される。この反転プリチャージ信号ＴＴに
より、センスアンプ１４のＮチャネルトランジスタＮ１
３がオフ状態となる。この時、３ビット目の桁上げ出力
信号ＣＯ３および反転桁上げ出力信号で０丁は論理レベ
ル“°Ｈ″′であるため、ＮチャネルトランジスタＮ７
〜Ｎ１２はオン状態となり、４ビット目への桁上げ入力
信号ＣＩＡ、反転桁上げ入力信号ＣＩＡは論理レベルＩ
Ｉ　Ｈ”となる。

プリチャージ期間終了後、３ビット目の単位桁上げ連鎖
回路１１による桁上げ生成処理または桁上げ抹消処理あ
るいは桁上げ伝播処理により、３ビット目の桁上げ出力
信号ＣＯ３と反転桁上げ信号ＣＯ３の内の一方が論理レ
ベル゛Ｈ”から“Ｌ”に変化し始め、片方が論理レベル
“Ｈ”の状態を保つ。センスアンプ１４は、この時生じ
る桁上げ出力信号ＣＯ３と反転桁上げ信号でｎの電位差
を感知し、４ビット目への桁上げ入力信号ＣＩ４および
反転桁上げ入力信号マＴ７を出力する。−般に、ここで
用いたクロスカップル型のセンスアンプ１４は、それを
構成しているトランジスタの駆動能力の比により感知で
きる電位差レベルが決定し、反転増幅器を用いた場合よ
りも高速に増幅できることが知られている。

なお、この実施例では、センスアンプ１４として２信号
の電１位差を感知するクロスカップル型を用イタが、カ
レントミラー型等、他ノセンスアンプ回路を用いてもよ
い。また、上記実施例ではセンスアンプ１４を４ピツト
おきに配設する場合について説明したが、Ｎビットおき
（Ｎは１以上の整数）に配設すればよく、例えば１ビッ
トおきにセンスアンプ１４を配設すればインバータで１
ビットおきに増幅するよりも高速に桁上げ可能となる。

また、乙の実施例では、プリチャージ期間中に桁上げ信
号対を同電位にするためのイコライズトランジスタＮ７
を全ての桁上げ連鎖回路に設けた場合について述べたが
、センスアンプ入力直前の単位桁上げ連鎖回路１１にの
みに設けても良く、また、イコライズトランジスタは２
つのノードの電位を同電位にするためのものであるが、
イコライズトランジスタがなくても２つのノードはプリ
チャージトランジスタによりある電位まで引き上げられ
るため、全ての単位桁上げ連鎖回路１１に対してイコラ
イズトランジスタを削除した場合についても２つのノー
ドの電位を同電位にすることができるという効果が得ら
れる。

〔発明の効果〕

以上説明したように、この発明は、相補な桁上げ信号対
を用い、プリチャージ期間に桁上げ４３号対をあらかじ
め同一電位に設定しておき、プリチャージ期間後は桁上
げ生成信号１桁上げ抹消信号。

桁上げ伝播信号の状態に応じて相補な桁上げ信号対を得
るように桁上げ連鎖回路を構成するとともに、複数のビ
ット単位での桁上げ信号および反転桁上げ信号の増幅な
センスアンプにより行っているため、高速に桁上げ伝播
が行える利点がある。

【図面の簡単な説明】

第１図は乙の発明の一実施例による単位桁上げ連鎖回路
図、第２図は、第１図の単位桁上げ連鎖回路を８ビット
直列に接続し、４ビット目でセンスアンプにより増幅す
る構成とした場合の８ビット桁上げ連鎖回路図、第３図
はセンスアンプの具体例を示す回路図、第４図は従来例
における単位桁上げ連鎖回路図、第５図は従来例におけ
る８ビット桁上げ連鎖回路図である。 図において、１１は桁上げ連鎖回路、１４はセンスアン
プ、ＣＩは桁上げ入力信号、でＴは反転桁上げ入力信号
、Ｃｏは桁上げ出力信号、で■は反転桁上げ出力信号、
φ１はプリチャージ信号、−に＝は反転桁上げ抹消信号
、Ｇ−は反転桁上げ生成信号、下は反転桁上げ伝播信号
、Ｎｌ、Ｎ４はプリチャージトランジスタ、Ｎ７はイコ
ライズトランジスタ、Ｎ３．Ｎ６は桁上げ信号抹消のた
めのＮチャネルトランジスタ、ＡＩ、Ａ２．Ａ３はＮＯ
Ｒ回路、Ｎ２．Ｎ５はＮチャネルトランジスタである。 なお、各図中の同−符・号は同一または相当部分を示す
。

Claims (1)

【特許請求の範囲】
1. 　１ビット下位からの桁上げ信号と反転桁上げ信号から
   なる桁上げ信号対と、第１の状態と第２の状態を有する
   制御信号と、１ビット上位への桁上げ信号を生成するた
   めの桁上げ生成信号と、１ビット上位への桁上げ信号を
   抹消するための桁上げ抹消信号と、１ビット下位からの
   桁上げ信号対を各々１ビット上位への桁上げ信号対とし
   て伝播するための桁上げ伝播信号を入力し、前記制御信
   号が第１の状態の時、前記桁上げ生成信号、桁上げ抹消
   信号、桁上げ伝播信号の状態に関わらず１ビット上位へ
   の桁上げ信号対を第１の電位レベルに設定し、前記制御
   信号が第２の状態時においては、前記桁上げ生成信号が
   能動状態時は１ビット上位への前記反転桁上げ信号を第
   ２の電位レベルとし、前記桁上げ抹消信号が能動状態時
   は１ビット上位への前記桁上げ信号を第２の電位レベル
   とし、前記桁上げ伝播信号が能動状態時は１ビット下位
   からの前記桁上げ信号対を各々１ビット上位への桁上げ
   信号対として伝播する単位桁上げ連鎖回路をＮビット分
   直列に接続したＮビット桁上げ連鎖回路と、前記Ｎビッ
   ト桁上げ連鎖回路から出力された相補な桁上げ信号対を
   入力し桁上げ出力信号および反転桁上げ出力信号を発生
   するセンスアンプとを備えたことを特徴とする桁上げ連
   鎖回路。