KR20000000992A - 센스앰프 드라이버 및 그 구동방법 - Google Patents

센스앰프 드라이버 및 그 구동방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 센스앰프 드라이버 및 그 구동방법에 관한 것으로, 특히 외부입력 제어신호 및 비트라인 등화신호의 제어를 받아 일정전위로 프리차지하는 프리차지수단과, 상기 프리차지수단의 출력전위를 입력받아 이를 상호 차등적인 딜레이를 거쳐 버퍼링하여 제1 및 제2 풀-업 제어신호와 제1 및 제2 풀-다운 제어신호를 발생시키는 제어수단과, 상기 제1 및 제2 풀-업 제어신호와 상기 제1 및 제2 풀-다운 제어신호를 입력받아 이에따라 동작이 제어되어 비트라인 센스앰프로 풀-업 및 풀-다운 바이어스전위 신호를 전달하는 드라이빙수단을 구비하므로써, 센스앰프의 복원(restore)시 저전력상태에서 빈번하게 유발되는 풀-업 바이어스신호(RTO)의 낮은 전원전위레벨을 두단계의 드라이빙 수단을 이용해 강화시키고, 센스앰프의 구동시 야기되는 피크전류의 증가를 막도록 한 센스앰프 드라이버 및 그 구동방법에 관한 것이다.

Description

센스앰프 드라이버 및 그 구동방법
본 발명은 반도체 메모리장치의 센스앰프 드라이버 및 그 구동방법에 관한 것으로, 보다 상세하게는 센스앰프의 복원(restore)시 저전력상태에서 빈번하게 유발되는 풀-업 바이어스신호(RTO)의 낮은 전원전위레벨을 두단계의 드라이빙 수단을 이용해 강화시키고, 센스앰프의 구동시 야기되는 피크전류의 증가를 막도록 한 센스앰프 드라이버 및 그 구동방법에 관한 것이다.
일반적으로, 디램장치의 셀 어레이 구조는 상기 셀의 갯수에 해당하는 만큼의 비트라인 센스앰프와 비트라인 센스앰프들을 구동하기 위한 센스앰프 드라이버를 구비한다.
상기 비트라인 센스앰프는 비트라인에 공급된 데이타를 감지 및 증폭하는 기능을 수행하기 위하여 MOS트랜지스터를 구비한다. 상기 비트라인상의 데이타는 상기 메모리 셀에 저장되도록 외부로부터 공급되거나 또는 상기 메모리 셀로부터 출력된다. 그리고, 상기 센스앰프는 상기 비트라인상의 데이타를 증폭하기 위하여 구동용 전압을 공급받고, 상기 구동용 전압을 상기 비트라인쪽으로 선택적으로 절환함에 의하여 상기 비트라인상의 데이타가 증폭되도록 한다. 상기 절환동작으로 인하여, 상기 센스앰프는 임펄스 성분의 잡음신호를 발생하게 된다.
도 1 은 종래에 사용된 센스앰프 드라이버를 나타낸 상세 회로도로, 외부입력 제어신호(sg) 및 비트라인 등화신호(bleq)의 제어를 받아 일정전위로 프리차지 시키는 프리차지부(12)와, 상기 프리차지부(12)의 출력전위를 각각 소정의 시간만큼 지연한 후 제어신호(/rtoe, se)를 발생시키는 센스앰프 드라이버 제어부(14)와, 상기 두 제어신호(/rtoe, se)에 의해 동작이 제어되어 비트라인 센스앰프(10)로 풀-업 바이어스전위 신호(RTO) 및 풀-다운 바이어스전위 신호(/S)를 공급하는 비트라인 센스앰프 드라이버 회로부(16)로 구성된다.
상기 프리차지부(12)는 제어신호에 의해 동작이 제어되는 CMOS소자(MP1, MN1)와, 상기 CMOS소자를 이루는 N채널 모스 트랜지스터(MN1)와 접지 사이에 비트라인 등화신호(bleq)가 인버터(I1)에 의해 반전되어 게이트로 인가되는 N채널 모스 트랜지스터(MN2)와, 상기 CMOS소자의 출력단의 전위를 래치하기 위해 서로 입·출력단이 연결된 2개의 인버터(I2, I3)와, 상기 래치된 전위를 반전시켜 전달하는 인버터(I4)로 구성된다.
그리고, 상기 센스앰프 드라이버 제어부(14)는 상기 프리차지부(12)의 출력전위를 일정시간 지연시켜 제어신호(/rtoe)를 발생시키는 제1 인버터 체인(I5, I6)과, 상기 인버터(I4)의 출력전위를 일정시간 지연시켜 제어신호(/se)를 발생시키는 제2 인버터 체인(I7∼I9)으로 구성된다.
또한, 상기 센스앰프 드라이버 회로부(16)는 상기 제어신호(/rtoe)에 의해 각각 동작이 제어되어 전원전압(Vcc)을 비트라인 센스앰프(10)의 풀-업 바이어스전위단(RTO)으로 전달하는 P채널 모스 트랜지스터(MP2)와, 상기 제어신호(/se)에 의해 각각 동작이 제어되어 접지전압(Vss)을 비트라인 센스앰프(10)의 풀-다운 바이어스전위단(/S)으로 전달하는 N채널 모스 트랜지스터(MN3)로 구성된다.
상기 구성으로 이루어지는 센스앰프 드라이버는 제어신호(sg)가 로우에서 하이로 전이되면 센스앰프 드라이버 제어부(14)의 일출력신호(/rtoe)가 일정구간 하이에서 로우로 전이되어 출력되며, 또 하나의 출력신호(se)는 일정구간 하이로 출력된다. 그래서, 상기 두 제어신호(/rtoe, se)에 의해 센스앰프 드라이버 회로부(16)가 동작하여 비트라인 센스앰프(10)의 풀-업 바이어스전위 신호(RTO)로는 전원전위(Vcc)를, 그리고 풀-다운 바이어스전위 신호(/S)로는 접지전위(Vss)를 전달해주게 된다.
그런데, 반도체 메모리장치가 점점 저전력화되면서 상기 풀-업 바이어스전위 신호(RTO)로 상대적으로 낮은 전원전압(Vcc)레벨의 전위가 인가되어져, 비트라인의 복원(restore)레벨이 낮아지는 문제점이 발생한다.
이러한 문제점을 해결하기 위해 종래에는 상기 센스앰프 드라이버 회로부(16)를 이루는 풀-업 트랜지스터(MP2)의 크기를 크게 키우는 방법을 사용하였는데, 이 또한, 상기 풀-업 바이어스전위 신호(RTO)가 비트라인 센스앰프(10)를 구동할 때 발생하는 피크전류의 증가를 초래하는 문제점이 있다. 이는 메모리의 비트수가 증가할수록 더욱 더 심각해진다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 센스앰프의 복원(restore)시 저전력상태에서 빈번하게 유발되는 풀-업 바이어스신호(RTO)의 낮은 전원전위레벨을 두단계의 드라이빙 수단을 이용해 강화시키고, 센스앰프의 구동시 야기되는 피크전류의 증가를 막도록 한 센스앰프 드라이버 및 그 구동방법을 제공하는데 있다.
도 1 은 종래에 사용된 센스앰프 드라이버를 나타낸 상세 회로도
도 2 는 본 발명의 제1 실시예에 의한 센스앰프 드라이버를 나타낸 상세 회로도
도 3 은 도 2 에 도시된 센스앰프 드라이버의 각부 신호파형도
도 4 는 본 발명의 제2 실시예에 의한 센스앰프 드라이버를 나타낸 상세 회로도
<도면의 주요부분에 대한 부호의 설명>
10, 20, 40: 센스앰프 12, 22, 42: 프리차지부
14, 24, 44: 센스앰프 드라이버 제어부
16, 26, 46: 센스앰프 드라이버 회로부
상기 목적을 달성하기 위하여, 본 발명에 의한 센스앰프 드라이버는 외부입력 제어신호 및 비트라인 등화신호의 제어를 받아 일정전위로 프리차지하는 프리차지수단과,
상기 프리차지수단의 출력전위를 입력받아 이를 상호 차등적인 딜레이를 거쳐 버퍼링하여 제1 및 제2 풀-업 제어신호와 제1 및 제2 풀-다운 제어신호를 발생시키는 제어수단과,
상기 제1 및 제2 풀-업 제어신호와 상기 제1 및 제2 풀-다운 제어신호를 입력받아 이에따라 동작이 제어되어 비트라인 센스앰프로 풀-업 및 풀-다운 바이어스전위 신호를 전달하는 드라이빙수단을 구비하는 것을 특징으로 한다.
또한, 본 발명에 의한 센스앰프 드라이버는 외부 입력 제어신호와 비트라인 등화신호의 제어를 받아 출력단에 일정전위를 프리차지하는 단계와, 상기 프리차지된 전압을 상호 차등적인 딜레이시간을 갖는 딜레이부를 이용하여 각기 다른 타이밍으로 드라이버 제어신호가 출력되게 하는 단계와, 상기 시간차를 갖고 전달되는 드라이버 제어신호를 이용하여 비트라인 센스앰프로 풀-업 및 풀-다운 바이어스전위 신호를 전달하는 단계로 구성되는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 제1 실시예에 의한 센스앰프 드라이버의 상세 회로도를 나타낸 것으로, 동 도면은 외부입력 제어신호(sg) 및 비트라인 등화신호(bleq)의 제어를 받아 일정전위로 프리차지하는 프리차지수단(22)과, 상기 프리차지수단(22)의 출력노드(N1)의 전위를 입력받아 이를 서로 다른 딜레이를 거쳐 버퍼링하여 제1·제2 풀-업 제어신호(/rtoe1, /rtoe2)와 풀-다운 제어신호(se)를 발생시키는 센스앰프 드라이버 제어수단(24)과, 상기 제1·제2 풀-업 제어신호(/rtoe1, /rtoe2)및 풀-다운 제어신호(se)를 입력받아 이에따라 동작이 제어되어 비트라인 센스앰프(20)로 풀-업 및 풀-다운 바이어스전위 신호(RTO, /S)를 전달하는 센스앰프 드라이빙수단(26)으로 구성된다.
상기 프리차지 수단(22)은 상기 도1 에 도시된 센스앰프 드라이버의 프리차지부(12)와 동일하게 구성되므로, 상세한 설명은 생략하기로 한다.
또한, 상기 센스앰프 드라이버 제어수단(24)은 상기 프리차지 수단(22)의 출력노드(N1)의 전위를 버퍼링하여 제1 풀-업 제어신호(/rtoe1)를 발생시키는 인버터 체인(I5, I6)으로 이루어진 제1 제어신호 발생부(31)와; 상기 노드(N1)의 전위가 인버터(I10)에 의해 반전된 신호를 1입력으로 하며 상기 인버터(I10)의 출력신호가 딜레이부(25)를 거쳐 일정시간 지연된 신호를 2입력으로 하는 낸드 게이트(NAND1)와, 상기 낸드게이트의 신호를 버퍼링하여 제2 풀-업 제어신호(/rtoe2)를 발생시키는 인버터 체인(I11, I12)으로 이루어진 제2 제어신호 발생부(32)와; 상기 노드(N1)이 전위를 버퍼링하여 풀-다운 제어신호(se)를 발생시키는 인버터 체인(I7∼I9)으로 이루어진 제3 제어신호 발생부(33)로 구성된다.
그리고, 상기 센스앰프 드라이빙 수단(26)은 상기 센스앰프 드라이버 제어수단(24)으로부터 발생된 제1 및 제2 풀-업 제어신호(/rtoe1, /rtoe2)를 각각의 게이트단으로 입력받아 비트라인 센스앰프(20)의 풀-업 바이어스전위 신호선(RTO)으로 full Vcc전압을 전달하는 P채널 모스 트랜지스터(MP2, MP3)와, 상기 센스앰프 드라이버 제어수단(24)으로부터 발생된 풀-다운 제어신호(se)를 게이트단으로 입력받아 상기 비트라인 센스앰프(20)의 풀-다운 바이어스전위 신호선(/S)으로 접지전압(Vss)을 전달하는 N채널 모스 트랜지스터(MN3)로 구성된다.
이하, 상기 구성을 갖는 본 발명의 동작을 도 3 에 도시된 신호 파형도를 참고로 하여 살펴보기로 한다.
우선, 외부입력 제어신호(sg)가 로우에서 하이로 천이되면(도 3(a) 참조), 프리차지수단(22)의 출력노드(N1) 전위는 하이에서 로우로 천이되어 유지된다. 그래서, 상기 센스앰프 드라이버 제어수단(24)의 출력단으로는 일단 제1 풀-업 제어신호(/rtoe1)는 즉시 하이에서 로우로 바뀌어 출력되고(도 3(b) 참고), 또 제2 풀-업 제어신호(/rtoe2)로는 하이가 유지되다가 딜레이부(25)에서 유지되는 딜레이시간(여기서는 t1이라 가정하자) 후 로우로 천이된다(도 3(c) 참고). 그리고, 풀-다운 제어신호(se)로는 하이가 출력된다(도 3(d) 참고).
그래서, 상기 하이레벨의 풀-다운 제어신호(se)는 센스앰프 드라이빙수단(26)을 구성하는 N채널 모스 트랜지스터(MN3)를 턴-온시켜 비트라인 센스앰프(20)의 풀-다운 바이어스전위 신호선(/S)으로 접지전위(Vss)를 전달하게 된다(도 3(f) 참고).
그리고, 제1 및 제2 풀-업 제어신호(/rtoe1, /rtoe2)로는 소정의 딜레이차(t1)를 갖은채 로우전위가 출력되기 때문에, 상기 센스앰프 드라이빙수단(26)을 구성하는 P채널 모스 트랜지스터(MP2, MP3)를 상기 딜레이차(t1)를 갖고 턴-온시키게 되는데, 상기 딜레이차(t1)는 상기 센스앰프 드라이빙수단(26)의 풀-업 바이어스전위 신호선(RTO)의 전위가 충분히 라이징(rising)하여 상기 비트라인 센스앰프(20)의 피크전류가 최저치를 가질 때까지 유발시킬 정도의 시간을 유지한다.
상기 딜레이차(t1)의 시간 후, 턴-온된 P채널 모스 트랜지스터(MP3)에 의해 상기 풀-업 바이어스전위 신호선(RTO)으로 전원전압(Vcc)을 보강하여 충분한 전원전압(full Vcc)레벨의 전위를 전달하게 되므로, 풀-업 드라이버의 기능을 강화하게 된다(도 3(e) 참고).
그래서, 저전력 상태에서도 비트라인은 셀에 충분한 전원전압(Vcc)을 전달할 수 있게되어 리스토어(restore) 특성을 강화시킬 수 있게 되는 것이다.
그리고, 도 4 는 본 발명의 제2 실시예에 의한 센스앰프 드라이버를 나타낸 상세 회로도로, 상기 도 2 에 도시된 센스앰프 드라이버의 구성과 다른점은 센스앰프 드라이버 제어수단(44)을, 상기 제 1실시예의 센스앰프 드라이버 제어수단(24)을 구성하는 제1·제2·제3 제어신호 발생부(31, 32, 33)외에 별도의 풀-다운 제어신호 발생부(34)를 추가로 구비하여 제1 풀-다운 제어신호(se)와 일정시간 딜레이차를 갖는 제2 풀-다운 제어신호(se2)를 발생시키도록 구성한다.
또한, 센스앰프 드라이빙 수단(46)은 비트라인 센스앰프(40)로 접지전압을 전달하는 풀-다운 바이어스전위 신호선(/S)과 접지전압(Vss) 사이에 상기 풀-다운 제어신호 발생부(44)에서 출력된 신호(/se)를 입력받아 동작이 제어되는 N채널 모스 트랜지스터(MN4)를 추가로 구비하여 구성된다.
상기 구성으로 이루어진 센스앰프 드라이버는 풀-다운 제어신호로 딜레이차를 갖는 2개의 신호(se, se2)를 사용하여 비트라인 센스앰프(40)의 풀-다운 바이어스전위 신호선(/S)으로 보다 완전한 접지전위(Vss)를 전달해주도록 동작하는 것을 특징으로 하며, 그 밖의 동작은 상기 도 2 에 도시된 본 발명의 제1 실시예에 따른 센스앰프 드라이버와 동일하므로, 자세한 동작설명은 생략하기로 한다.
이상에서 설명한 바와같이 본 발명에 따른 센스앰프 드라이버 및 그 구동방법에 의하면, 저전력 상태에서 비트라인의 센싱전압을 셀에 리스토어(restore)할 때 충분한 전원전압레벨을 전달할 수 있게되어 센싱노이즈를 감소시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 피크전류를 감소하여 회로동작을 안정화시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 외부입력 제어신호 및 비트라인 등화신호의 제어를 받아 일정전위로 프리차지하는 프리차지수단과,
    상기 프리차지수단의 출력전위를 입력받아 이를 상호 차등적인 딜레이를 거쳐 버퍼링하여 제1 및 제2 풀-업 제어신호와 제1 및 제2 풀-다운 제어신호를 발생시키는 제어수단과,
    상기 제1 및 제2 풀-업 제어신호와 상기 제1 및 제2 풀-다운 제어신호를 입력받아 이에따라 동작이 제어되어 비트라인 센스앰프로 풀-업 및 풀-다운 바이어스전위 신호를 전달하는 드라이빙수단을 포함하여 구성되는 것을 특징으로 하는 센스앰프 드라이버.
  2. 제 1 항에 있어서,
    상기 제어수단은 상기 프리차지수단의 출력전위를 버퍼링하여 제1 풀-업 제어신호를 발생시키는 인버터 체인으로 이루어진 제1 제어신호 발생부와;
    상기 프리차지수단의 출력전위를 반전시키는 반전소자와, 상기 반전소자의 출력신호를 일정시간 지연시켜 전달하는 지연소자와, 상기 반전소자의 출력신호를 1입력으로 하며 상기 지연소자의 출력신호를 2입력으로 하는 낸드게이트 논리소자와, 상기 논리소자의 신호를 버퍼링하여 제2 풀-업 제어신호를 발생시키는 인버터 체인으로 이루어진 제2 제어신호 발생부와;
    상기 프리차지수단의 출력전위를 버퍼링하여 풀-다운 제어신호를 발생시키는 인버터 체인으로 이루어진 제3 제어신호 발생부로 구성되는 것을 특징으로 하는 센스앰프 드라이버.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 드라이빙수단은 상기 제1 및 제2 풀-업 제어신호에 의해 각각 동작이 제어되어 센스앰프로 고전위 바이어스전위를 전달하는 제1 및 제2 풀-업 바이어스전위 전달부와;
    상기 풀-다운 제어신호에 의해 동작이 제어되어 센스앰프로 저전위 바이어스전위를 전달하는 풀-다운 바이어스전위 전달부로 구성되는 것을 특징으로 하는 센스앰프 드라이버.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 풀-업 바이어스전위 전달부는 각각 P채널 모스 트랜지스터로 구성된 것을 특징으로 하는 센스앰프 드라이버.
  5. 제 3 항에 있어서,
    상기 플-다운 바이어스전위 전달부는 N채널 모스 트랜지스터로 구성된 것을 특징으로 하는 센스앰프 드라이버.
  6. 외부 입력 제어신호와 비트라인 등화신호의 제어를 받아 출력단에 일정전위를 프리차지하는 단계와,
    상기 프리차지된 전압을 상호 차등적인 딜레이시간을 갖는 딜레이부를 이용하여 각기 다른 타이밍으로 드라이버 제어신호가 출력되게 하는 단계와,
    상기 시간차를 갖고 전달되는 드라이버 제어신호를 이용하여 비트라인 센스앰프로 풀-업 및 풀-다운 바이어스전위 신호를 전달하는 단계로 구성되는 것을 특징으로 하는 센스앰프 드라이버 구동방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100693782B1 (ko) * 2001-06-30 2007-03-12 주식회사 하이닉스반도체 센스앰프 드라이버
KR100706828B1 (ko) * 2005-10-06 2007-04-13 주식회사 하이닉스반도체 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱방법
KR100720549B1 (ko) * 2004-11-30 2007-05-22 엘지전자 주식회사 세탁기 급수밸브의 필터구조

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100693782B1 (ko) * 2001-06-30 2007-03-12 주식회사 하이닉스반도체 센스앰프 드라이버
KR100720549B1 (ko) * 2004-11-30 2007-05-22 엘지전자 주식회사 세탁기 급수밸브의 필터구조
KR100706828B1 (ko) * 2005-10-06 2007-04-13 주식회사 하이닉스반도체 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱방법

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