JPH0713927A

JPH0713927A - 非同期同期変換回路

Info

Publication number: JPH0713927A
Application number: JP15333793A
Authority: JP
Inventors: Atsushi Tanaka; 淳田中; Tomohiro Shinomiya; 知宏篠宮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-24
Filing date: 1993-06-24
Publication date: 1995-01-17

Abstract

(57)【要約】【目的】本発明は非同期同期変換回路に関し、複数並
列の非同期信号を誤り無く同期変換する非同期同期変換
回路の提供を目的とする。【構成】入力の非同期信号をシステムのクロック信号
に同期した信号に変換するための非同期同期変換回路に
おいて、入力の非同期信号をサンプリング保持する保持
手段１０と、前記サンプリングした信号のメタステーブ
ル状態又はメタステーブル発生の可能性を検出する検出
部２０と、検出部２０の検出出力に従ってメタステーブ
ル状態又はメタステーブル発生の可能性を検出された以
外のタイミングの非同期信号を内部に取り込む選択部３
０とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は非同期同期変換回路に関
し、更に詳しくは入力の非同期信号をシステムのクロッ
ク信号に同期した信号に変換するための非同期同期変換
回路に関するものである。今日、あらゆる装置（システ
ム）はディジタル処理に基づいて制御されており、この
ようなディジタル処理装置では、他の装置で生成された
データ信号又は本装置周辺の様々な条件変化に応じて非
同期に変化するステータス信号等を該ディジタル処理装
置のクロック信号に同期した信号に変換して内部に取り
込む必要が多々存在する。そこで、このような非同期信
号の内容を誤り無く同期変換する非同期同期変換回路の
提供が望まれる。

【０００２】

【従来の技術】図９は従来の問題点を説明する図で、図
９の（Ａ）は従来の非同期同期変換回路のブロック図、
図９の（Ｂ）はその動作タイミングチャートである。図
９の（Ａ）は、あるシステムに並列２本の非同期信号Ａ
Ｄ₁，ＡＤ₂が入力する場合に、これらを該システムの
クロック信号ＭＣＫに同期した信号ＳＤ₁，ＳＤ₂に変
換する場合の構成を示している。

【０００３】この種の非同期同期変換回路では入力の非
同期信号をシステムのクロック信号ＭＣＫによりフリッ
プフロップ等にラッチすることが行われる。かかる同期
化のために例えば図示の如くＤタイプのフリップフロッ
プＦＦ（他のＲＳタイプ，ＪＫタイプ等でも同様）を使
用した場合には、図９の（Ｂ）に示す如くクロック信号
ＭＣＫの各立ち上がりエッジを基準にして、その手前側
にはデータ入力端子Ｄの信号レベルが既に確定していな
くてはいけない所謂セットアップ時間ｔ_Sと、その後ろ
側には同端子Ｄの信号レベルが保持されていなくてはな
らない所謂ホールド時間ｔ_Hとが存在することが知られ
ている。

【０００４】もし、このセットアップ・ホールド時間
（ｔ_S＋ｔ_H）内にデータ入力端子Ｄの信号レベルがＨ
ＩＧＨ又はＬＯＷレベルに確定していないと、該ＦＦの
出力信号はしばらくの間メタステーブル（ＨＩＧＨレベ
ルでもＬＯＷレベルでもない準安定）の状態をとりつづ
け、その後にＨＩＧＨレベル又はＬＯＷレベルに到達す
る。この場合に、どちらのレベルに到達するかはデータ
入力端子Ｄの信号レベルにかかわらず全くのランダムで
ある。

【０００５】図９の（Ｂ）に従って一例を具体的に説明
する。入力の非同期信号ＡＤ₁は最初のクロック信号Ｍ
ＣＫのセットアップ・ホールド時間（ｔ_S＋ｔ_H）内に
ＬＯＷレベル「０」からＨＩＧＨレベル「１」に変化し
た結果、初段のＦＦの出力信号ＰＤ₁は時間ｔ_Mの間メ
タステーブルの状態にあり、その後のポストメタステー
ブルの区間ではたまたまＬＯＷレベル「０」に到達して
いる。更に２番目のクロック信号ＭＣＫが発生すると、
今度は入力の非同期信号ＡＤ₁はＨＩＧＨレベル「１」
に確定しているので、初段のＦＦの出力信号ＰＤ₁はＨ
ＩＧＨレベル「１」に変化する。

【０００６】また入力の非同期信号ＡＤ₂も最初のクロ
ック信号ＭＣＫのセットアップ・ホールド時間（ｔ_S＋
ｔ_H）内にＨＩＧＨレベル「１」からＬＯＷレベル
「０」に変化した結果、初段のＦＦの出力信号ＰＤ₂は
同様にして時間ｔ_Mの間メタステーブルの状態にあり、
その後のポストメタステーブルの区間ではたまたまＬＯ
Ｗレベル「０」に到達している。更に２番目のクロック
信号ＭＣＫが発生すると、今度は入力の非同期信号ＡＤ
₂はＬＯＷレベル「０」に確定しているので、初段のＦ
Ｆの出力信号ＰＤ₂はそのままＬＯＷレベル「０」に維
持される。

【０００７】更に、通常は初段の各ＦＦの出力をクロッ
ク信号ＭＣＫで再度サンプリングして２段目の各ＦＦよ
り同期化信号ＳＤを得ており、この例の同期化出力信号
ＳＤ ₁，ＳＤ₂は図示のようなタイミングで「０，
１」，「０，０」，「１，０」と変化する。即ち、入力
の非同期信号ＡＤ₁，ＡＤ₂は「０，１」，「１，０」
と変化したにもかかわらず出力の同期化信号ＳＤ₁，Ｓ
Ｄ₂は「０，１」，「０，０」，「１，０」と変化して
いる。このような非同期入力が１本づつ独立している場
合には、同期化信号ＳＤ₁については変化が１クロック
サイクル分遅れただけであり、また同期化信号ＳＤ₂に
ついてはたまたま変化が正しく取り込まれており、何れ
にしても実用上の問題はない。しかし、入力の非同期信
号ＡＤ₁，ＡＤ₂が一体してあるステータスの変化を表
しており、又はある一組のデータを表している場合に
は、中間における偽りの同期化信号ＳＤ₁，ＳＤ₂＝
「０，０」の発生はシステムに重大な影響を及ぼす。

【０００８】

【発明が解決しようとする課題】このように、非同期同
期変換においてはメタステーブル状態の発生は避けられ
ない問題であるが、従来は、発生したメタステーブル状
態をいかに短くするかの課題の解決に専ら終始してい
た。しかも、メタステーブル状態の発生により偽りの同
期化信号ＳＤ₁，ＳＤ₂＝「０，０」が発生してしまっ
たような場合には、もはやこれを正しいデータと区別す
る方法はなく、しばしばシステムに重大な影響を及ぼし
ていた。

【０００９】本発明の目的は、複数並列の非同期信号を
誤り無く同期変換する非同期同期変換回路を提供するこ
とにある。

【００１０】

【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明の非同期同期変換回路
は、入力の非同期信号をシステムのクロック信号に同期
した信号に変換するための非同期同期変換回路におい
て、入力の非同期信号をサンプリング保持する保持手段
１０と、前記サンプリングした信号のメタステーブル状
態又はメタステーブル発生の可能性を検出する検出部２
０と、検出部２０の検出出力に従ってメタステーブル状
態又はメタステーブル発生の可能性を検出された以外の
タイミングの非同期信号を内部に取り込む選択部３０と
を備えるものである。

【００１１】

【作用】図において、保持手段１０は例えば第１及び第
２の保持部１０₁，１０₂を備えており、第１の保持部
１０₁は入力の非同期信号を第１のクロック信号φ_Aで
サンプリング保持し、第２の保持部１０₂は入力の非同
期信号を第２のクロック信号φ_Bでサンプリング保持す
る。

【００１２】これらのタイミングａ−ｂ間又はａ−ｃ間
を少なくとも各保持部１０₁，１０ ₂のセットアップ・
ホールド時間（ｔ_S＋ｔ_H）以上離しておけば、例えば
タイミングａでサンプリングした出力信号にメタステ
ーブル状態が発生した場合は、その前後の他のタイミン
グｂ又はｃでサンプリングした出力信号＝Ｐ又は＝
Ｑにはメタステーブル状態が発生していないことが保証
される。

【００１３】そこで、検出部２０は第１の保持部１０₁
の出力信号レベルに基づいて該信号のメタステーブル状
態の有無をリアルタイムに検出する。そして、選択部３
０は、例えば通常は第１の保持部１０₁の出力信号＝
Ｐを選択すると共に、検出部２０が次の出力信号のメ
タステーブル状態を検出した時は、第２の保持部１０ ₂
が他のタイミングｂ又はｃでサンプリング保持した出力
信号＝Ｐ又は＝Ｑを選択する。

【００１４】従って、選択部３０の出力信号ＯＵＴは入
力の非同期信号と同様にＰからＱに変化し、これを第１
及び第２のクロック信号φ_A，φ_Bに同期したシステム
のクロック信号でサンプリングすれば複数並列の非同期
信号を常に誤り無く同期変換できる。なお、第２の保持
部１０₂は必ずしも必要ではない。その理由は、例えば
第１の保持部１０₁の出力信号でメタステーブル状態
が検出された時は、該検出により入力の非同期信号を直
接に選択部３０の出力信号ＯＵＴに取り出し、これをシ
ステムのクロック信号（この場合は例えばφ_B）で不図
示の後段の保持部に同期ラッチすれば良いからである。
この場合でも、通常は、第１の保持部１０₁がクロック
信号φ_Aでサンプリング保持した出力信号，等をシ
ステムのクロック信号φ_Bで同期ラッチする。かくし
て、第１の保持部１０₁は入力の非同期信号と第１のク
ロック信号φ_A（ひいてはシステムのクロック信号
φ_B）との間の位相関係を試すためのパイロットサンプ
リング手段として機能する。

【００１５】ところで、見方を変えると、かかる同期化
のための第１の保持部１０₁の出力信号にメタステーブ
ル状態が発生するのは、入力の非同期信号が変化した時
のみであり、入力の非同期信号が変化しなければ第１の
保持部１０₁にメタステーブル状態が発生することは有
り得ない。そこで、検出部２０は第１のクロック信号φ
_Aでサンプリング保持した出力信号，の時系列に基
づいて該出力信号の内容の変化を検出する。出力信号
，の時系列に変化が生じた時とは、第１の保持部１
０₁が入力の非同期信号＝Ｑを正常にサンプリングして
その出力信号＝Ｑとなり、又はメタステーブル状態が
発生してその出力信号がＰ以外のＸになった場合であ
る。このようなメタステーブル発生の可能性を含むデー
タは採用しないことが好ましい。そこで、この場合も選
択部３０は、通常は第１のクロック信号φ_Aでサンプリ
ング保持した出力信号＝Ｐを選択すると共に、該信号
の時系列＝Ｐ，＝Ｘにおいて内容の変化が検出され
た時は、その直後において入力の非同期信号が変化する
ことは有り得ないから、他のタイミングｃでサンプリン
グ保持した出力信号＝Ｑを選択する。

【００１６】更に、保持手段１０は例えば入力の非同期
信号をシステムの単一のクロック信号ＭＣＫにより順次
サンプリングしてこれらを第１及び第２の保持部１
０₁，１０₂にシーケンシャル（シリアルシフトＩＮし
た状態）に保持するように構成してもよい。もし、入力
の非同期信号がクロック信号ＭＣＫの周期よりも長い間
隔で変化するものであるならば（一般にこのような条件
は満足される）、例えばタイミングｅでサンプリングし
た出力信号にメタステーブル状態が発生した場合に
は、その前後の他のタイミングｄ又はｆにサンプリング
保持した出力信号又はにはメタステーブル状態が発
生していないことが保証される。従って、この場合も、
上記同様にしてこれらの出力信号又はを内部に取り
込める。

【００１７】本発明の更に具体的な構成及び作用は以下
の説明により一層明らかになる。即ち、好ましくは、保
持手段１０は入力の非同期信号を第１のクロック信号φ
_Aでサンプリング保持する第１の保持部１０₁と、入力
の非同期信号を前記第１のクロック信号とは異なる位相
の第２のクロック信号φ_Bでサンプリング保持する第２
の保持部１０₂とを備え、検出部２０は第１の保持部１
０₁の出力信号レベルと所定レベルとを比較することに
より該第１の保持部１０₁の出力信号のメタステーブル
の状態を検出する。そして、選択部３０は、通常は第１
の保持部１０₁の出力信号＝Ｐを選択すると共に、続
く第１の保持部１０₁の出力信号がメタステーブルの
状態の時は、第２の保持部１₂がサンプリング保持した
出力信号＝Ｐ又は＝Ｑを選択する。

【００１８】また好ましくは、保持手段１０は入力の非
同期信号を第１のクロック信号φ_Aでサンプリング保持
する第１の保持部１０₁と、入力の非同期信号を前記第
１のクロック信号とは異なる位相の第２のクロック信号
φ_Bでサンプリング保持する第２の保持部１０₂とを備
え、検出部２０は第１の保持部１０₁の出力信号＝Ｘ
と、選択部３０が一つ前の時点で選択した出力信号＝
Ｐとを比較することにより両出力信号間の相違を検出す
る。そして、選択部３０は、通常は第１の保持部１₁の
出力信号＝Ｐを選択すると共に、次いで第１の保持部
１₁の出力信号＝Ｘと選択部３０が一つ前の時点で選
択した出力信号＝Ｐとの間に相違がある時は、その後
に第２の保持部１０₂がサンプリング保持した出力信号
＝Ｑを選択する。更に次の時点では、第１の保持部１
０₁の出力信号＝Ｑであり、かつ選択部３０が一つ前
の時点で選択した出力信号＝Ｑであることにより、両
者は等しい。従って、選択部３０は、次の時点では、第
１の保持部１₁の出力信号＝Ｑを選択する。

【００１９】このように、入力の非同期信号と第１のク
ロック信号φ_Aのサンプリングタイミングａとがクリテ
ィカルな関係にある時は、その時点の第１の保持部１₁
の出力信号については、（イ）出力信号がメタステ
ーブル状態にならずに変化直前の入力の非同期信号＝Ｐ
を正しくサンプリングした場合、又は出力信号がメタ
ステーブル状態になったが、結果として出力信号＝Ｐ
となった場合、（ロ）出力信号がメタステーブル状態
になり、その結果、出力信号＝Ｐとは異なる出力信号
＝Ｘになった場合、（ハ）出力信号がメタステーブ
ル状態にならずに変化直後の入力の非同期信号＝Ｑを正
しくサンプリングした場合、又は出力信号がメタステ
ーブル状態になったが、結果として出力信号＝Ｑとな
った場合、等が考えられる。

【００２０】上記（イ）の場合は次のタイミングａで第
１の保持部１₁の出力信号＝Ｑと正しく変化するので
選択部３０の選択を替える必要が無い。また上記
（ロ），（ハ）の場合は、選択部３０の選択を切り替え
るが、その後に第２の保持部１０₂がサンプリング保持
した出力信号＝Ｑはメタステーブル状態では有り得な
いから、選択部３０の選択を切り替えても問題は無い。

【００２１】また好ましくは、第１のクロック信号φ_A
と第２のクロック信号φ_Bとは互いに逆位相になってい
る。また好ましくは、保持手段１０は入力の非同期信号
を所定クロック信号ＭＣＫでサンプリング保持する第１
の保持部１０₁と、該第１の保持部１０₁の出力信号を
前記所定クロック信号ＭＣＫでサンプリング保持する第
２の保持部１０₂とを備え、検出部２０は第１の保持部
１０₁の出力信号レベルと所定レベルとを比較すること
により該第１の保持部１０₁の出力信号のメタステーブ
ルの状態を検出する。そして、選択部３０は、通常は第
１の保持部１０₁の出力信号＝Ｐを選択すると共に、
続く第１の保持部１０₁の出力信号がメタステーブル
の状態の時は、一つ前の時点の第２の保持部１０₂の出
力信号＝Ｐを選択する。

【００２２】また好ましくは、保持手段１０は入力の非
同期信号を所定クロック信号ＭＣＫでサンプリング保持
する第１の保持部１０₁と、該第１の保持部１０₁の出
力信号を前記所定クロック信号でサンプリング保持する
第２の保持部１０₂とを備え、検出部２０は第１の保持
部１０₁の出力信号＝Ｘ（又はＱ）と第２の保持部１
０₂の出力信号＝Ｐとを比較することにより両信号間
の内容の相違を検出する。そして、選択部３０は、通常
は第１の保持部１₁の出力信号＝Ｐを選択すると共
に、次いで第１の保持部１０₁の出力信号＝Ｘ（又は
Ｑ）と第２の保持部１０₂の出力信号＝Ｐとの間に相
違がある時は一つ前の時点の第２の保持部１₂の出力信
号＝Ｐを選択する。

【００２３】また好ましくは、保持手段１０は入力の非
同期信号を所定クロック信号ＭＣＫでサンプリング保持
する第１の保持部１０₁と、該第１の保持部１０₁の出
力信号を前記所定クロック信号ＭＣＫでサンプリング保
持する第２の保持部１０₂とを備え、検出部２０は第２
の保持部１０₂の出力信号＝Ｘ（又はＱ）と、選択部
３０が一つ前の時点で選択した出力信号＝Ｐとを比較
することにより両出力信号間の相違を検出する。そし
て、選択部３０は、通常は第２の保持部１０₂の出力信
号＝Ｐを選択すると共に、該第２の保持部１０₂の出
力信号＝Ｘ（又はＱ）と選択部３０が一つ前の時点で
選択した出力信号＝Ｐとの間に相違がある時は現時点
にサンプリング保持した第１の保持部１０₁の出力信号
＝Ｑを選択する。

【００２４】

【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例の非
同期同期変換回路を説明する図で、図２の（Ａ）は第１
実施例の非同期同期変換回路のブロック図、図２の
（Ｂ）はその動作タイミングチャートである。

【００２５】図２の（Ａ）において、１０は保持手段、
１０₁，１０₂，４０は例えばＤタイプのフリップフロ
ップで構成されたｎビット並列のレジスタ（ＲＥＧ）、
２０ ₁はメタステーブルレベルを検出するタイプの検出
部、３０はデータセレクタ（ＳＥＬ）である。図２の
（Ｂ）において、クロック信号φ_A，φ_Bの位相はレジ
スタ１０₁，１０₂のセットアップ・ホールド時間（ｔ
_S＋ｔ_H）が互いに重ならないように設けられている。
またこの例のシステムのクロック信号ＭＣＫはクロック
信号φ_Aに位相同期している。

【００２６】入力の非同期信号ＡＤが図示の様なタイミ
ングでＡＤ＝ＰからＡＤ＝Ｑに変化したとすると、レジ
スタ１０₁の出力信号ＰＤ_Aはクロック信号φ_Aの最初
の立ち上がりによりメタステーブルＭＳの状態になり、
その後は不確定のＰＤ_A＝Ｘになる。更に、クロック信
号φ_Aの２番目の立ち上がりが発生すると、ＰＤ_A＝Ｑ
になる。一方、レジスタ１０₂の出力信号ＰＤ_Bについ
ては、クロック信号φ _Bの最初の立ち上がりで入力の非
同期信号ＡＤが変化することは無いから、この時点でＰ
Ｄ_B＝Ｑになる。検出部２０₁は出力信号ＰＤ_Aのメタ
ステーブル状態を検出したことにより、その時点から選
択信号ＳＣ＝ＨＩＧＨレベルを出力し、これを次のクロ
ック信号ＭＣＫの立ち上がりまで保持する。セレクタ３
０はＳＣ＝ＬＯＷレベルの時は入力端子ａの出力信号Ｐ
Ｄ_Aを選択し、ＳＣ＝ＨＩＧＨレベルの時は入力端子ｂ
の出力信号ＰＤ_Bを選択する。これにより、不確定な出
力信号ＰＤ_A＝Ｘの出力は阻止され、セレクタ４０の出
力には誤りの無い同期信号ＳＤが得られる。

【００２７】図３は実施例の検出部２０₁のブロック図
で、図においてＣＯＭＰはアナログコンパレータ、Ａは
ＡＮＤゲート回路、ＯはＯＲゲート回路、ＳＴはシュミ
ットトリガ回路、ＦＦはＤタイプのフリップフロップで
ある。例えばレジスタ１０₁がＴＴＬ回路で構成されて
いるとすると、そのＬＯＷレベル電圧は０．８Ｖ以下、
ＨＩＧＨレベル電圧は２．４Ｖ以上である。従って、メ
タステーブル状態検出のための電圧レベルＶ_MSは０．８
Ｖ＜Ｖ_MS＜２．４Ｖの範囲にあり、この例ではアナログ
コンパレータＣＭＰのスレッショルド電圧をＶ _L＝略
０．８Ｖ、Ｖ_H＝略２．４Ｖに設定している。

【００２８】例えばレジスタ１０₁の出力の内の１ビッ
ト信号ＰＤ_A1に着目すると、その出力電圧レベルＶＰＤ
_A1がＶ_L＜ＶＰＤ_A1＜Ｖ_Hの範囲にある間は２つのコン
パレータＣＭＰの出力は共にＨＩＧＨレベルになり、こ
れによりＡＮＤゲート回路Ａの出力はＨＩＧＨレベルに
なる。他の１ビット信号ＰＤ_A2〜ＰＤ_Anについても同様
である。そして、何れか１のＡＮＤゲート回路Ａの出力
がＨＩＧＨレベルになると、ＯＲゲート回路Ｏの出力が
ＨＩＧＨレベルになる。

【００２９】コンデンサＣは出力信号ＰＤ_Aの通常のト
ランジションに基づくＯＲゲート回路Ｏの出力のＨＩＧ
Ｈレベルを阻止するために設けられている。従って、出
力信号ＰＤ_Aが正規にＨＩＧＨからＬＯＷレベル又はＬ
ＯＷからＨＩＧＨレベルに変化した時はＯＲゲート回路
Ｏの出力はＬＯＷレベルに保たれるが、例えばＶ_L＜Ｖ
ＰＤ_A1＜Ｖ_Hの状態が所定時間以上継続すると、シュミ
ットトリガ回路ＳＴの入力がその閾値電圧をこえて高く
なり、その出力がＨＩＧＨレベルになる。これによりフ
リップフロップＦＦを強制セットする。この選択信号Ｓ
ＣのＨＩＧＨレベルは次のクロック信号ＭＣＫの立ち上
がりまで保持され、該クロック信号ＭＣＫの立ち上がり
によりリセットされる。

【００３０】なお、このような選択信号ＳＣの後端を引
き延ばすタイミング調整手段としては、上記のようにフ
リップフロップＦＦを使用する代わりに、ローパスフィ
ルタ、ディレイライン等で構成しても良い。またメタス
テーブルＭＳの状態がクロック信号φ_Aの丁度１周期分
続くような場合には、検出部２０₁のフリップフロップ
ＦＦを削除しても良い。

【００３１】図４は第２実施例の非同期同期変換回路を
説明する図で、図４の（Ａ）は第２実施例の非同期同期
変換回路のブロック図、図４の（Ｂ）はその動作タイミ
ングチャートである。この例ではサンプリングした信号
内容の変化（エッジ）を検出するタイプの検出部２０₂
を使用しており、かつクロック信号φ_A，φ_Bとしてシ
ステムのクロック信号ＭＣＫとこれに逆位相のクロック
信号ＭＣＫ／とを使用している。

【００３２】レジスタ１０₁，１０₂の動作は第１実施
例の場合と実質的に変わらない。検出部２０₂はレジス
タ１０₁の出力信号ＰＤ_A＝Ｘとレジスタ４０の出力信
号ＳＤ＝Ｐとを比較することにより両信号間の内容の相
違を検出する。検出部２０₂はこの相違が検出されてい
る間だけ選択信号ＳＣのＨＩＧＨレベルを出力し、これ
によりセレクタ３０はこの区間にレジスタ１０₂の出力
信号ＰＤ_B＝Ｑを出力する。その結果、次のクロック信
号ＭＣＫの立ち上がりではレジスタ４０にＳＤ＝Ｑがセ
ットされる。更に次のクロック信号ＭＣＫの立ち上がり
では、既にレジスタ１０₁の出力信号ＰＤ_A＝Ｑとなっ
ており、かつレジスタ４０の出力信号ＳＤ＝Ｑであるか
ら、両者は等しく、よってレジスタ１０₁の出力信号Ｐ
Ｄ_A＝Ｑが選択される。

【００３３】なお、この場合にレジスタ１０₁のメタス
テーブル信号レベルＭＳはセレクタ３０の内部のゲート
回路を論理１にするには不十分であるから、セレクタ３
０の出力信号ＳＰＤには現れない。仮に現れても、クロ
ック信号ＭＣＫで同期化するタイミングではないから、
問題ない。図５は他の実施例の検出部２０₂のブロック
図で、図においてＥは排他的論理和回路（ＥＸ−ＯＲ回
路）、ＯはＯＲゲート回路である。

【００３４】各ＥＸ−ＯＲ回路Ｅはレジスタ１０₁の出
力信号ＰＤ_A1〜ＰＤ_Anとレジスタ４０の出力信号ＳＤ₁
〜ＳＤ_nとを夫々比較しており、何れか１のビット比較
においても相違が検出されると、ＯＲゲート回路の出力
がＨＩＧＨレベルになる。なお、第２実施例ではレジス
タ１０₁の出力信号ＰＤ_Aとレジスタ４０の出力信号Ｓ
Ｄとを比較するようにしたがこれに限らない。例えば検
出部２０₂の内部に入力信号（例えばレジスタ１０₁の
出力信号ＰＤ_A）の時系列を順に記憶するようにレジス
タを１又は２以上設けておき、これらの保持信号間の内
容の相違を検出するように構成しても良い。

【００３５】図６は第３実施例の非同期同期変換回路を
説明する図で、図６の（Ａ）は第３実施例の非同期同期
変換回路のブロック図、図６の（Ｂ）はその動作タイミ
ングチャートである。第３実施例では保持手段１０のレ
ジスタ１０₁，１０₂を図示の如くカスケードに接続
し、これらにシステムの単一のクロック信号ＭＣＫを加
えている。また検出部２０としてはメタステーブル電圧
を検出するタイプの検出部２０₁を使用している。

【００３６】レジスタ１０₁の出力信号ＰＤ_Aでメタス
テーブル状態が検出されると、これによりセレクタ３０
はその区間にレジスタ１０₂が保持している一つ前の時
点の出力信号ＰＤ_B＝Ｐを出力し、更に次の時点ではレ
ジスタ１０₁の正常な出力信号ＰＤ_A＝Ｑを出力する。
この場合は、セレクタ３０の出力信号ＳＤのＰからＱへ
の変化は入力の非同期信号ＡＤのＰからＱへの変化より
も略１クロック周期だけ遅れるが、中間部に不確定な信
号Ｘが挿入されないので、実用上問題ない。

【００３７】図７は第４実施例の非同期同期変換回路を
説明する図で、図７の（Ａ）は第４実施例の非同期同期
変換回路のブロック図、図７の（Ｂ）はその動作タイミ
ングチャートである。第４実施例ではエッジ検出タイプ
の検出部２０₂を使用している。検出部２０₂がレジス
タ１０₁の出力信号ＰＤ_A＝Ｘとレジスタ１０₂の出力
信号ＰＤ_B＝Ｐとの比較により内容の相違を検出する
と、その選択信号ＳＣの立ち上がりによりフリップフロ
ップ５０がセットされ、セレクタ３０はその区間にレジ
スタ１０₂の出力信号ＰＤ_B＝Ｐを選択する。その後、
フリップフロップ５０はクロック信号ＭＣＫにより強制
リセットされる。なお、このタイミングにはレジスタ１
０₁の出力信号ＰＤ_A＝Ｑとレジスタ１０₂の出力信号
ＰＤ_B＝Ｘとの比較により再び内容の相違が検出される
が、これは回路構成によるものであり、かつこれによっ
て再び選択信号ＳＣの立ち上がりが生じても、フリップ
フロップ５０はクロック信号ＭＣＫにより強制リセット
されているので問題は無い。

【００３８】この第４実施例は全てをディジタル回路で
構成できる上、セレクタ３０からは同期化された信号Ｓ
ＰＤが得られるので、回路規模が小さくなる。図８は第
５実施例の非同期同期変換回路を説明する図で、図８の
（Ａ）は第５実施例の非同期同期変換回路のブロック
図、図８の（Ｂ）はその動作タイミングチャートであ
る。

【００３９】第５実施例ではエッジ検出タイプの検出部
２０₂を使用し、かつレジスタ１０ ₂の出力信号ＰＤ_B
とレジスタ４０の出力信号ＳＤとを比較するように構成
している。これにより、セレクタ３０は通常は一つ前の
時点の出力信号ＰＤ_Bを出力するが、出力信号ＰＤ_Bと
それより更に一つ前に選択された出力信号ＳＤとの間に
内容の相違が検出されると、現時点のサンプリングによ
るレジスタ１０₁の出力信号ＰＤ_Aが選択される。

【００４０】なお、上記実施例では幾つかの特徴的な構
成を説明したが、本発明の思想を逸脱しない範囲で様々
な構成要素の組合せ及び変更が可能である。

【００４１】

【発明の効果】以上述べた如く本発明によれば、入力の
非同期信号をサンプリング保持すると共に、該サンプリ
ングした信号のメタステーブル状態又はメタステーブル
発生の可能性が検出された時は、その近傍におけるメタ
ステーブル発生があり得ない状態で入力の非同期信号を
取り込むので、いかなるタイミングでも複数並列の非同
期信号を誤り無く同期変換できる。従って、同期システ
ムに任意の非同期信号を位相関係等を気にせずに入力で
きる。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図である。

【図２】図２は第１実施例の非同期同期変換回路を説明
する図である。

【図３】図３は実施例の検出部２０₁のブロック図であ
る。

【図４】図４は第２実施例の非同期同期変換回路を説明
する図である。

【図５】図５は他の実施例の検出部２０₂のブロック図
である。

【図６】図６は第３実施例の非同期同期変換回路を説明
する図である。

【図７】図７は第４実施例の非同期同期変換回路を説明
する図である。

【図８】図８は第５実施例の非同期同期変換回路を説明
する図である。

【図９】図９は従来の問題点を説明する図である。

【符号の説明】

１０保持手段１０₁，１０₂ 保持部２０検出部３０選択部

Claims

【特許請求の範囲】

【請求項１】入力の非同期信号をシステムのクロック
信号に同期した信号に変換するための非同期同期変換回
路において、入力の非同期信号をサンプリング保持する保持手段（１
０）と、前記サンプリングした信号のメタステーブル状態又はメ
タステーブル発生の可能性を検出する検出部（２０）
と、検出部（２０）の検出出力に従ってメタステーブル状態
又はメタステーブル発生の可能性を検出された以外のタ
イミングの非同期信号を内部に取り込む選択部（３０）
とを備えることを特徴とする非同期同期変換回路。
【請求項２】保持手段（１０）は入力の非同期信号を
第１のクロック信号でサンプリング保持する第１の保持
部（１０₁）と、入力の非同期信号を前記第１のクロッ
ク信号とは異なる位相の第２のクロック信号でサンプリ
ング保持する第２の保持部（１０₂）とを備え、検出部（２０）は第１の保持部（１０₁）の出力信号レ
ベルと所定レベルとを比較することにより該第１の保持
部（１０₁）の出力信号のメタステーブルの状態を検出
し、選択部（３０）は、通常は第１の保持部（１０₁）の出
力信号を選択すると共に、該第１の保持部（１０₁）の
出力信号がメタステーブルの状態の時は第２の保持部
（１₂）がサンプリング保持した出力信号を選択するよ
うに構成されていることを特徴とする請求項１の非同期
同期変換回路。
【請求項３】保持手段（１０）は入力の非同期信号を
第１のクロック信号でサンプリング保持する第１の保持
部（１０₁）と、入力の非同期信号を前記第１のクロッ
ク信号とは異なる位相の第２のクロック信号でサンプリ
ング保持する第２の保持部（１０₂）とを備え、検出部（２０）は第１の保持部（１０₁）の出力信号
と、選択部（３０）が一つ前の時点で選択した出力信号
とを比較することにより両出力信号間の相違を検出し、選択部（３０）は、通常は第１の保持部（１０₁）の出
力信号を選択すると共に、第１の保持部（１０₁）の出
力信号と選択部（３０）が一つ前の時点で選択した出力
信号との間に相違がある時はその後に第２の保持部（１
０₂）がサンプリング保持した出力信号を選択するよう
に構成されていることを特徴とする請求項１の非同期同
期変換回路。
【請求項４】第１のクロック信号と第２のクロック信
号とは互いに逆位相になっていることを特徴とする請求
項２又は３の非同期同期変換回路。
【請求項５】保持手段（１０）は入力の非同期信号を
所定クロック信号でサンプリング保持する第１の保持部
（１０₁）と、該第１の保持部（１０₁）の出力信号を
前記所定クロック信号でサンプリング保持する第２の保
持部（１０₂）とを備え、検出部（２０）は第１の保持部（１０₁）の出力信号レ
ベルと所定レベルとを比較することにより該第１の保持
部（１０₁）の出力信号のメタステーブルの状態を検出
し、選択部（３０）は、通常は第１の保持部（１０₁）の出
力信号を選択すると共に、該第１の保持部（１０₁）の
出力信号がメタステーブルの状態の時は第２の保持部
（１０₂）の出力信号を選択するように構成されている
ことを特徴とする請求項１の非同期同期変換回路。
【請求項６】保持手段（１０）は入力の非同期信号を
所定クロック信号でサンプリング保持する第１の保持部
（１０₁）と、該第１の保持部（１０₁）の出力信号を
前記所定クロック信号でサンプリング保持する第２の保
持部（１０₂）とを備え、検出部（２０）は第１の保持部（１０₁）の出力信号と
第２の保持部（１０₂）の出力信号とを比較することに
より両信号間の相違を検出し、選択部（３０）は、通常は第１の保持部（１₁）の出力
信号を選択すると共に、第１の保持部（１０₁）の出力
信号と第２の保持部（１０₂）の出力信号間に相違があ
る時は第２の保持部（１₂）の出力信号を選択するよう
に構成されていることを特徴とする請求項１の非同期同
期変換回路。
【請求項７】保持手段（１０）は入力の非同期信号を
所定クロック信号でサンプリング保持する第１の保持部
（１０₁）と、該第１の保持部（１０₁）の出力信号を
前記所定クロック信号でサンプリング保持する第２の保
持部（１０₂）とを備え、検出部（２０）は第２の保持部（１０₂）の出力信号
と、選択部（３０）が一つ前の時点で選択した出力信号
とを比較することにより両出力信号間の相違を検出し、選択部（３０）は、通常は第２の保持部（１０₂）の出
力信号を選択すると共に、該第２の保持部（１０₂）の
出力信号と選択部（３０）が一つ前の時点で選択した出
力信号との間に相違がある時は第１の保持部（１０₁）
の出力信号を選択するように構成されていることを特徴
とする請求項１の非同期同期変換回路。