JPH1084262A - 極性検出器 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な回路構成でコントローラ用チップとと
もに集積化できる極性検出器を実現する。 【解決手段】 極性検出器１００においては、バイステ
ーブル１０５および１０７が選択的に一連のパルスをサ
ンプルしかつサンプルを記憶する。バイステーブル１０
９に記憶された出力信号１２５と前記サンプルが論理回
路１０８によって比較される。記憶サンプルが同じ極性
を有しかつ出力信号１２５の極性が前記サンプルの極性
と同じでない場合、出力信号１２５の極性は前記サンプ
ルの極性に変更される。しかしながら、前記サンプルの
極性および前記出力信号１２５の極性が同じである場
合、出力信号１２５の極性は不変に留まる。さらに、記
憶サンプルの極性が同じである場合、出力信号１２５の
極性は不変である。従って、出力信号１２５の極性は一
連のパルス１２０の極性を示す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的には極性検出
器（ｐｏｌａｒｉｔｙ ｄｅｔｅｃｔｏｒ）に関する。
本発明は特に、必ずしもそれに限定されるものではない
が、コンピュータ用表示装置において一連の同期パルス
の極性を検出するのに有用である。

【０００２】

【従来の技術】コンピュータ用表示装置またはモニタ装
置においては、垂直および水平同期パルスは該表示装置
上に表示画像が正確に再現されることを保証するタイミ
ングを決定する。このためには、コンピュータ用表示装
置の回路は垂直および水平同期パルスの極性を検出する
必要がある。

【０００３】同期パルスの極性を検出するための伝統的
なアナログ方法は所定の期間にわたり同期パルスを平均
する抵抗−容量（Ｒ／Ｃ）積分器回路を使用することで
ある。同期パルスの極性は次にその平均の大きさから決
定される。

【０００４】

【発明が解決しようとする課題】しかしながら、必要と
される抵抗および容量の値が比較的大きいため、前記抵
抗および容量を半導体チップ上に製造するのが困難であ
る。従って、このことがデジタルコンピュータ用のモニ
タ制御装置のチップにこの種の極性検出器を集積するこ
とを制限している。同期パルスの極性を検出する伝統的
なデジタル方法はカウンタおよび比較器を使用すること
である。しかしながら、この種のデジタル極性検出器は
デジタルコンピュータ用モニタ制御装置のチップに集積
できるが、比較的多数の構成要素のため電流消費が増大
し、チップ面積が増大しかつ動作速度が犠牲になり、こ
れはコントローラチップのいくつかの用途にとっては適
切なものではない。

【０００５】この発明の目的は従来技術の極性検出器に
関連する問題の内の少なくとも１つを克服しあるいは軽
減することである。

【０００６】

【課題を解決するための手段】この発明の１つの態様に
よれば、極性検出器が提供され、該極性検出器は、一連
の少なくとも２つのパルスを選択的にサンプリングしか
つ得られた一連のサンプルを記憶するための記憶手段、
および前記記憶手段の出力に結合されて前記サンプルを
互いに比較し出力信号を提供するデジタル比較器手段を
具備する。そして、動作において、前記出力信号の変化
はその極性および前記一連のサンプルの極性が同じであ
ることに依存して行なわれ、かつ前記一連のサンプルの
極性が異なる場合前記出力信号は不変のままとなってい
る。

【０００７】好ましくは、前記記憶手段は前記記憶を遂
行するためのクロック入力を有する。

【０００８】また、前記記憶手段は少なくとも２つのバ
イステーブル・マルチバイブレータを備えると好都合で
ある。

【０００９】前記デジタル比較器は前記出力信号を記憶
するための出力信号記憶手段を備えることができる。該
出力信号記憶手段は前記記憶手段のクロック入力に結合
されてクロックパルスの受信に応じて前記出力信号の記
憶を遂行する。

【００１０】好ましくは、前記デジタル比較器は前記記
憶された出力信号を受けてこれを前記サンプルと比較す
るよう構成された論理回路を備えることができる。

【００１１】本発明の別の態様によれば、一連のパルス
の極性を検出する方法が提供され、該方法は、 ａ）前記パルスを選択的にサンプリングしかつ前記一連
のパルスのサンプルを記憶する段階、そして ｂ）前記サンプルを互いに比較して前記サンプルが極性
において同じであることを示す出力信号を提供する段
階、を備えている。

【００１２】好ましくは、前記（ａ）の選択的にサンプ
ルを行いかつ記憶する段階はクロック信号によって遂行
される。

【００１３】また、前記比較の段階（ｂ）はさらに前記
クロック信号の少なくとも１つのサイクルの間前記出力
信号を記憶する段階を具備する。

【００１４】好ましくは、前記比較の段階（ｂ）はさら
に前記サンプルおよび前記出力信号を比較する段階を備
えている。

【００１５】

【発明の実施の形態】以下の説明においては、論理
“０”および論理“０”状態は負の極性を有するパルス
またはサンプルに言及し、かつ論理“１”および論理
“１”状態は正の極性を有するパルスまたはサンプルに
言及している。

【００１６】図１は、記憶手段１０２およびデジタル比
較器１０３を具備する極性検出器１００を示す。記憶手
段１０２はバイステーブル・マルチバイブレータ（以
下、単にバイステーブルと称する）１０５および１０７
を具備し、かつデジタル比較器１０３は論理回路１０８
およびバイステーブル１０９を具備する。バイステーブ
ル１０５はクロック信号発生器１１４および一連のパル
ス１２０に結合されている。バイステーブル１０５の出
力はバイステーブル１０７にかつ論理回路１０８の排他
的ＯＲゲート１３１の１つの入力に結合されている。バ
イステーブル１０７はクロック信号発生器１１４からの
信号を受けるよう結合されている。バイステーブル１０
７の出力は排他的ＯＲゲート１３１の他の入力にかつＡ
ＮＤゲート１３２の１つの入力に結合されている。排他
的ＯＲゲート１３１の出力は、反転入力である、ＡＮＤ
ゲート１３２の入力に結合され、かつＡＮＤゲート１３
３の１つの入力に結合されている。ＡＮＤゲート１３２
および１３３の双方の出力はＯＲゲート１３４の入力に
結合され、該ＯＲゲート１３４はその出力がバイステー
ブル１０９の１つの入力に結合されている。バイステー
ブル１０９の出力はＡＮＤゲート１３３の他方の入力に
結合されている。前記クロック信号発生器はクロック信
号１１５をバイステーブル１０５，１０７および１０９
のクロック信号入力に提供する。極性検出器１００の種
々の信号は、バイステーブル１０５の出力信号１２１、
バイステーブル１０７の出力信号１２２、排他的ＯＲゲ
ート１３１の出力信号１２３、ＯＲゲート１３４の出力
信号１２４、およびバイステーブル１０９の出力信号１
２５を含むものとして示されている。

【００１７】バイステーブル１０５および１０７に入力
されるクロック信号１１５は前記一連のパルス１２０の
サンプリング、およびサンプルの記憶を遂行する。サン
プルはバイステーブル１０５および１０７によって記憶
され、かつ出力信号１２１および１２２を介して論理回
路１０８に提供される。論理回路１０８はバイステーブ
ル１０５から出力信号１２１を受けるよう結合されかつ
バイステーブル１０７から出力信号１２２を受けるよう
結合された排他的ＯＲゲート１３１を具備し、かつ出力
信号１２３を提供する。排他的ＯＲゲート１３１はバイ
ステーブル１０５および１０７によって記憶されたサン
プルを比較し、記憶されたサンプルの極性が異なる場合
に論理“１”を有する出力信号１２３を提供し、かつ記
憶されたサンプルの極性が同じである場合論理“０”を
有する出力信号１２３を提供する。

【００１８】出力信号１２３は一対のＡＮＤゲート１３
２および１３３に提供され、これらのＡＮＤゲートの出
力はＯＲゲート１３４に伝送され、該ＯＲゲート１３４
はバイステーブル１０９の入力へ出力信号１２４を提供
する。ＡＮＤゲート１３３は前記サンプルの極性が同じ
でない場合にイネーブルされ、一方ＡＮＤゲート１３２
は前記サンプルの極性が同じである場合にイネーブルさ
れる。論理“１”がある２入力ＡＮＤゲートの２つの入
力の内の一方に印加されたとき、該ＡＮＤゲートはイネ
ーブルされる。これは、イネーブルされたＡＮＤゲート
は該ＡＮＤゲートの他方の入力に与えられたのと同じ論
理を有する出力信号を生成し、すなわち、該ＡＮＤゲー
トの他方の入力の論理が該ＡＮＤゲートの出力にゲーテ
ィングまたはゲート通過（ｇａｔｅｄ ｔｈｒｏｕｇ
ｈ）される。

【００１９】バイステーブル１０９はクロック信号１１
５および前記出力信号１２４を受け、かつそれに応じて
出力信号１２５を提供する。バイステーブル１０９は前
記クロック信号１１５の１クロックサイクルの最小期間
の間出力信号１２５を記憶する。ＡＮＤゲート１３３も
また前記出力信号１２５を受けるよう結合され、かつ前
記サンプルの極性が同じでなくかつ前記クロック信号１
１５のクロックパルスが発生した場合に、論理“１”ま
たは論理“０”の、出力信号１２５をＡＮＤゲート１３
３、ＯＲゲート１３４、かつ次に出力信号１２４を介し
て、バイステーブル１０９にゲーティングされる。これ
は出力信号１２５がそれがクロックパルスの発生の前に
そうであったのと同じ論理状態に留まるようにさせ、す
なわち、出力信号は不変の状態に留まっている。さら
に、ＡＮＤゲート１３２は出力信号１２２および出力信
号１２３を受けるよう結合されている。ＡＮＤゲート１
３２は出力信号１２３を反転し、従って、記憶されたサ
ンプルの極性が同じである場合ＡＮＤゲート１３２は反
転された出力信号１２３によってイネーブルされる。

【００２０】その結果、記憶されたサンプルが同じであ
りかつクロック信号１１５のクロックパルスが発生した
とき、記憶されたパルスの極性を指示する、論理“１”
または論理“０”の、出力信号１２２がＡＮＤゲート１
３２、ＯＲゲート１３４、かつ次に出力信号１２４を介
して、バイステーブル１０９へと結合される。これは出
力信号１２５が記憶されたサンプルの極性をもつように
する。バイステーブル１０５，１０７および１０９はエ
ッジトリガ型のＤ型フリップフロップであるが、技術的
に知られた、任意の機能的に同様の形式のバイステーブ
ルを使用することができる。論理回路１０８は説明した
ものに対し種々の他の論理ゲートを備えるものとするこ
とができるが、論理回路１０８と同じ論理機能を実施す
るために種々の組合わせの論理ゲートを使用できること
が理解される。

【００２１】

【表１】 Ｑ_１ｎ Ｑ_２ｎ Ｆ_ｎ＋１ −−−−−−−−−−−−−−−−−−−− ０ ０ ０ ０ １ Ｆ_ｎ １ ０ Ｆ_ｎ １ １ １

【００２２】上記表１は極性検出器１００によって行わ
れる論理機能を示し、この場合Ｑ１およびＱ２はそれぞ
れ前記サンプルの極性を表すバイステーブル１０５およ
び１０７の出力であり、かつＦは出力信号１２５であ
る。ｎおよびｎ＋１の表記はクロックパルスのシーケン
スを示す。例えば、表１の最初の行を見ると、クロック
パルスｎが発生したとき、Ｑ１およびＱ２は論理“０”
であり、前記サンプルの極性が負であることを示してい
る。その結果、出力信号Ｆは論理“０”であり、引き続
くクロックパルス、ｎ＋１が発生したとき前記シーケン
スのパルスの極性が負であることを示している。表１の
第２および第３の行から、入力Ｑ１およびＱ２が同じで
ない場合、すなわち一方が論理“０”でありかつ他方が
論理“１”である場合は、出力信号Ｆは不変である。こ
れは一連のパルスの極性の一貫した変化が検出されてお
らずかつその結果、出力信号Ｆは不変に留まっているこ
とを示す。第４の行から、Ｑ１およびＱ２が論理“１”
である場合は、出力信号は“１”である。表１から、本
発明の極性検出器１００は好適に一連のパルスをサンプ
ルし、かつそれによって該一連のパルスの極性を示す出
力信号を提供することが分かる。

【００２３】図２は、前記極性検出器１００の動作のよ
り詳細な理解のために参照することができる前記極性検
出器１００の種々の信号のタイミング図を示す。初期設
定に応じて、極性検出器１００は作動されかつ一連のパ
ルス１２０が該極性検出器１００に提供される。クロッ
クパルス３０１の立上がりエッジが生じたとき、それは
バイステーブル１０５に前記一連のパルス１２０の、論
理“０”状態を有する、パルス２０１をサンプルさせ
る。その結果、出力信号１２１は論理“０”状態４０１
を有し、かつ出力信号１２２，１２３，１２４および１
２５は、それぞれ、中間状態５０１，６０１，７０１お
よび８０１を有する。中間状態は極性検出器１００の論
理回路によって、論理“１”または論理“０”として区
別されるものではないことに注意を要する。クロックパ
ルス３０２の発生により出力信号１２１が論理“０”状
態４０１に留まるようにされ、かつ出力１２２，１２３
および１２４が、それぞれ、論理“０”状態５０２，６
０２および７０２へと変化するようになる。その結果、
バイステーブル１０９に提供される出力信号１２４はク
ロックパルス３０２が発生したとき中間状態であるか
ら、バイステーブル１０９の出力信号１２５は中間状態
８０１に留まっている。

【００２４】クロックパルス３０３が発生したとき、バ
イステーブル１０５は前記一連のパルス１２０の、論理
“１”状態を有する、パルス２０２をサンプルし、かつ
出力信号１２１は論理“１”状態４０２へと変化する。
同時に、バイステーブル１０７の出力信号１２２は論理
“０”状態５０２に留まっており、排他的ＯＲゲート１
３１は論理“１”状態４０２を有する出力信号１２１を
受け、論理“０”状態５０２を有する出力信号１２２は
出力信号１２３を論理“１”状態６０３へと変化させ、
そして出力信号１２５は論理“０”状態８０２をとる。
クロックパルス３０３が生じたのち、極性検出器１００
の初期化は終了し、かつ極性検出器の動作は図２のタイ
ミング図に示されるように進行する。

【００２５】図３は、前記極性検出器１００の動作を詳
細に示すフローチャートである。図１をも参照すると、
極性検出器１００は前記一連のパルス１２０のサンプル
を得かつ記憶する、３０５、ことにより動作する。これ
はバイステーブル１０５によってそれがクロック発生器
１１４からクロックパルスを受けたときに達成される。
次のステップは前記サンプルの極性を決定すること、３
１５、である。好ましい実施形態では、前記サンプルの
極性は、上に規定したように、前記サンプルが表す論理
レベルから決定される。前記サンプルの極性が正である
場合、前記サンプルの極性が前のサンプルの極性と同じ
あるかに関してさらなる判定が行われる、３２０。前記
サンプルの極性が同じでない場合、極性検出器１００の
出力信号１２５に対して何らの変化もない。前記サンプ
ルの極性が同じである場合、前記サンプルの正の極性が
前記極性検出器１００の出力信号１２５の極性と同じで
あるか否かに関してさらなる判定が行われる、３２５。
前記極性検出器１００の出力信号１２５の極性が前記サ
ンプルの極性と同じでない場合、前記出力信号１２５の
極性は記憶されたサンプルの極性に変更される、３３
０。しかしながら、前記出力信号１２５の極性が前記サ
ンプルの極性と同じである場合は、出力信号に対して何
らの変更も行われず、かつ極性検出器１００は次のサン
プルを得るために戻る。極性検出器１００が負の極性を
有するサンプルを得た場合上に述べたのと同じ動作が行
われる。

【００２６】要するに、極性検出器１００においては、
バイステーブル１０５および１０７が選択的に一連のパ
ルスをサンプルしかつサンプルを記憶する。バイステー
ブル１０９に記憶された出力信号１２５と前記サンプル
が論理回路１０８によって比較される。記憶サンプルが
同じ極性を有しかつ出力信号１２５の極性が前記サンプ
ルの極性と同じでない場合、出力信号１２５の極性は前
記サンプルの極性に変更される。しかしながら、前記サ
ンプルの極性および前記出力信号１２５の極性が同じで
ある場合、出力信号１２５の極性は不変に留まる。さら
に、記憶サンプルの極性が同じでない場合、出力信号１
２５の極性は不変である。従って、出力信号１２５の極
性は一連のパルス１２０の極性を示す。

【００２７】

【発明の効果】本発明によれば、一連のパルスの極性を
検出するためのデジタル回路を使用した極性検出器が提
供される。これは前記一連のパルスをサンプルしかつそ
れらのサンプルを記憶するバイステーブルを使用して達
成される。次に、前記サンプルの極性を比較するために
論理回路を使用し、かつさらに前記サンプルの極性を前
記出力信号の極性と比較し、前記出力信号が前記サンプ
ルの極性を示すか否かに関し判定が行われ、かつ前記出
力信号の極性が次に変更されて前記サンプルの極性を指
示する。従って、前記出力信号は前記一連のパルスの極
性を好適に指示する。さらに、本発明はデジタル回路で
容易に実施できるため、コンピュータ用表示装置におい
て使用するための単一の半導体チップ上にコントローラ
とともに好適に集積することができ、従って単一パッケ
ージの解決方法を提供する。これはコンピュータ用表示
装置の製造者によって彼らの製品内へより容易に設計し
組み込むことができる。さらに、単一のパッケージは組
立てを容易にし、その結果コストの節約が得られ、かつ
構成部品の数の低減はコンピュータ用表示装置の信頼性
を改善する。

【００２８】従って、本発明に係わる極性検出器は抵抗
および容量を必要とすることなくコンピュータ用表示装
置において垂直および水平同期パルスの極性を検出し、
カウンタおよび比較器の複雑な構成を必要とせず、か
つ、コントローラ用チップの複雑さ、性能およびコスト
に悪影響を与えることなく、単一チップ内にコンピュー
タ用表示装置のコントローラとともに集積することが可
能になる。

【図面の簡単な説明】

【図１】本発明の好ましい実施形態に係わる極性検出器
を示すブロック回路図である。

【図２】本発明の好ましい実施形態に係わる図１の極性
検出器の各部の信号を示すタイミング波形図である。

【図３】本発明の好ましい実施形態に係わる図１の極性
検出器の動作の詳細を示すフローチャートである。

【符号の説明】

１００ 極性検出器 １０２ 記憶手段 １０３ デジタル比較器 １０５，１０７，１０９ バイステーブル・マルチバイ
ブレータ １０８ 論理回路 １１４ クロック信号発生器 １３１ 排他的ＯＲゲート １３２，１３３ ＡＮＤゲート １３４ ＯＲゲート

Claims (11)

【特許請求の範囲】
1. 【請求項１】 極性検出器であって、 一連の少なくとも２つのパルスを選択的にサンプリング
   しかつ得られたサンプルを記憶するための記憶手段、そ
   して前記記憶手段の出力に結合され前記サンプルを比較
   して出力信号を提供するデジタル比較器手段、を具備
   し、 前記出力信号の変化はその極性および前記サンプルの極
   性が同じであることに依存して行なわれ、そして前記サ
   ンプルの極性が異なる場合に前記出力信号は不変に留ま
   っていることを特徴とする極性検出器。
2. 【請求項２】 前記記憶手段は前記記憶を遂行するため
   のクロック入力を有することを特徴とする請求項１に記
   載の極性検出器。
3. 【請求項３】 前記記憶手段は少なくとも２つのバイス
   テーブル・マルチバイブレータを具備することを特徴と
   する請求項１に記載の極性検出器。
4. 【請求項４】 前記デジタル比較器手段は前記出力信号
   を記憶するための出力信号記憶手段を具備し、該出力信
   号記憶手段は前記記憶手段のクロック入力に結合されて
   クロック信号の受信に応じて前記出力信号の記憶を遂行
   することを特徴とする請求項１に記載の極性検出器。
5. 【請求項５】 前記デジタル比較器手段は前記記憶され
   た出力信号を受信し該出力信号を前記サンプルと比較す
   るよう構成された論理回路を具備することを特徴とする
   請求項４に記載の極性検出器。
6. 【請求項６】 一連のパルスの極性を検出する方法であ
   って、 ａ）前記パルスを選択的にサンプリングしサンプルを記
   憶する段階、そして ｂ）前記サンプルを比較して前記サンプルが極性におい
   て同じであることを示す出力信号を提供する段階、 を具備することを特徴とする一連のパルスの極性を検出
   する方法。
7. 【請求項７】 前記選択的にサンプリングしかつ記憶す
   る段階（ａ）はクロック信号により遂行されることを特
   徴とする請求項６に記載の方法。
8. 【請求項８】 前記比較を行う段階（ｂ）は前記クロッ
   ク信号の少なくとも１つのサイクルの間前記出力信号を
   記憶する段階をさらに具備することを特徴とする請求項
   ６に記載の方法。
9. 【請求項９】 前記比較を行う段階（ｂ）はさらに前記
   サンプルおよび前記出力信号を比較する段階を具備する
   ことを特徴とする請求項６に記載の方法。
10. 【請求項１０】 添付の図面を参照して本明細書におい
    て実質的に説明しかつ添付の図面に示された一連のパル
    スの極性を検出する方法。
11. 【請求項１１】 添付の図面を参照して本明細書におい
    て実質的に説明しかつ添付の図面に示された一連のパル
    スの極性を検出するための装置。