JPH0884130A - 試験信号挿入回路 - Google Patents

Abstract

(57)【要約】 【目的】 試験信号挿入回路の回路規模を縮小する。 【構成】 ビットバッファ１はクロック１０５，１０６
を基にフレームパルス１０８の位相乗換えを行い、フレ
ームパルス１１１を出力する。選択回路２はフレームパ
ルス１０７，１１１のうち一方を選択し、選択フレーム
パルス１１２を出力する。試験信号生成回路３はクロッ
ク１０５と選択フレームパルス１１２とから試験信号１
１３を生成し、試験信号１１３を出力する。選択回路４
は入力データ１０１と試験信号生成回路３からの試験信
号１１３とのうち一方を選択し、出力データ１０３を出
力する。ビットバッファ５はクロック１０５，１０６を
基に試験信号生成回路３からの試験信号１１３の位相乗
換えを行い、試験信号１１４を出力する。選択回路６は
入力データ１０２とビットバッファ５からの試験信号１
１４とのうち一方を選択し、出力データ１０４を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は試験信号挿入回路に関
し、特に通信機器のディジタル回線試験等においてディ
ジタル信号への試験信号の挿入を行う試験信号挿入回路
に関する。

【０００２】

【従来の技術】従来、この種の試験信号挿入回路におい
ては、フレームフォーマット及びビットレートが同一で
あるが、クロック供給源が異なる等の理由で互いにビッ
ト位相が異なる複数本または複数方向のディジタル信号
に対し、フレームフォーマット及びビットレートが同一
である試験信号の挿入を任意の１本のディジタル信号に
対して行っている。

【０００３】この試験信号挿入回路は、図２に示すよう
に、クロック（ＣＬＫ）２０５，２０６とフレームパル
ス２０７，２０８とから試験信号２１１，２１２を生成
する試験信号生成回路１１，１２と、入力データ（ＤＡ
ＴＡ）２０１，２０２と試験信号２１１，２１２とのう
ち一方を選択する選択回路１３，１４とから構成されて
いる。

【０００４】つまり、試験信号生成回路１１は入力デー
タ２０１に夫々対応するクロック２０５及びフレームパ
ルス２０７から試験信号２１１を生成し、試験信号生成
回路１２は入力データ２０２に夫々対応するクロック２
０６及びフレームパルス２０８から試験信号２１２を生
成する。ここで、試験信号生成回路１１，１２は擬似ラ
ンダムパターンを生成する回路である。

【０００５】選択回路１３は入力データ２０１に試験信
号生成回路１１からの試験信号２１１を挿入して出力デ
ータ２０３として出力し、選択回路１４は入力データ２
０２に試験信号生成回路１２からの試験信号２１２を挿
入して出力データ２０４として出力する。

【０００６】従来の試験信号挿入回路は、上記の如く、
ビット位相が異なる複数本または複数方向のディジタル
信号各々に対応して試験信号生成回路が配設されてい
る。

【０００７】

【発明が解決しようとする課題】上述した従来の試験信
号挿入回路では、クロック供給源が異なる等の理由で複
数本または複数方向のディジタル信号各々のビット位相
が互いに異なる場合、各ディジタル信号毎に試験信号生
成回路を必要としている。

【０００８】試験信号の挿入を任意の１本のディジタル
信号に対して行う場合、各ディジタル信号と同期してい
るクロック及びフレームパルスの中から、試験信号を挿
入するディジタル信号に同期しているクロック及びフレ
ームパルスを選択して試験信号生成回路に入力させるこ
とで、試験信号生成回路を減少させることができる。

【０００９】しかしながら、一般に選択したクロックに
は波形鈍りやヒゲ等の波形劣化が生ずることがあり、こ
の選択クロックの波形劣化に起因して試験信号生成回路
が誤動作し、試験信号に誤りが発生することがあるの
で、クロックを選択する手段を試験信号挿入回路に用い
ることはできない。

【００１０】そのため、試験信号を挿入するディジタル
信号の本数あるいは方向の数が増大するにつれて試験信
号生成回路の数が増大するので、試験信号挿入回路の回
路規模が増大する。

【００１１】そこで、本発明の目的は上記の問題点を解
消し、回路規模を縮小することができる試験信号挿入回
路を提供することにある。

【００１２】

【課題を解決するための手段】本発明による試験信号挿
入回路は、同一のフレームフォーマット及びビットレー
トを有しかつ互いにビット位相の異なる第１及び第２の
ディジタル信号に予め設定された試験信号を挿入する試
験信号挿入回路であって、前記第２のディジタル信号に
対応するフレームパルスの位相乗換えを行う第１の位相
乗換え手段と、前記第１のディジタル信号に対応するフ
レームパルス及び前記第１の位相乗換え手段の出力のう
ち一方を選択する第１の選択手段と、前記第１の選択手
段の出力及び前記第１のディジタル信号に対応するクロ
ックを基に試験信号を生成する試験信号生成手段と、前
記第１のディジタル信号及び前記試験信号生成手段の出
力のうち一方を選択する第２の選択手段と、前記試験信
号生成手段の出力の位相乗換えを行う第２の位相乗換え
手段と、前記第２のディジタル信号及び前記第２の位相
乗換え手段の出力のうち一方を選択する第３の選択手段
とを備えている。

【００１３】

【作用】第１の入力データに対応する第１のクロックに
同期して試験信号を生成する試験信号生成回路に、ビッ
トバッファで第１のクロックに同期した信号への位相乗
換えを行った第２のフレームパルスを入力させて試験信
号を生成し、この試験信号を他のビットバッファで第２
の入力データに対応する第２のクロックに同期した信号
への位相乗換えを行ってから第２の入力データに挿入す
る。

【００１４】これによって、試験信号の挿入を行うディ
ジタル信号の本数や方向の数に関わりなく、１つの試験
信号生成回路のみで第１及び第２の入力データへの試験
信号の挿入が可能となる。

【００１５】この場合、試験信号生成回路の回路規模よ
りもビットバッファの回路規模の方が小さいので、ディ
ジタル信号の本数や方向の数が増大するような場合に試
験信号生成回路を増やすよりもビットバッファを増やす
ほうが回路規模を小さくすることができ、従来よりも回
路規模を縮小することが可能となる。

【００１６】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による試
験信号挿入回路はビットバッファ１，５と、選択回路
２，４，６と、試験信号生成回路３とから構成されてい
る。

【００１８】ビットバッファ１は入力データ（ＤＡＴ
Ａ）１０１，１０２に夫々対応するクロック（ＣＬＫ）
１０５，１０６を基に入力データ１０２に対応するフレ
ームパルス（ＦＰ）１０８の位相乗換えを行い、フレー
ムパルス１１１を選択回路２に出力する。

【００１９】選択回路２は入力データ１０１に対応する
フレームパルス１０７とビットバッファ１からのフレー
ムパルス１１１とのうち一方を選択し、選択した信号を
選択フレームパルス１１２として試験信号生成回路３に
出力する。

【００２０】試験信号生成回路３はクロック１０５と選
択回路２からの選択フレームパルス１１２とから試験信
号１１３を生成し、その試験信号１１３を選択回路４及
びビットバッファ５に夫々出力する。

【００２１】選択回路４は入力データ１０１と試験信号
生成回路３からの試験信号１１３とのうち一方を選択
し、選択した信号を出力データ（ＤＡＴＡ）１０３とし
て出力する。

【００２２】ビットバッファ５はクロック１０５，１０
６を基に試験信号生成回路３からの試験信号１１３の位
相乗換えを行い、位相乗換えを行った試験信号１１４を
選択回路６に出力する。

【００２３】選択回路６は入力データ１０２とビットバ
ッファ５からの試験信号１１４とのうち一方を選択し、
選択した信号を出力データ１０４として出力する。

【００２４】この図１を用いて本発明の一実施例の動作
について説明する。まず出力データ１０３に対して試験
信号を挿入する場合、選択回路２で入力データ１０１に
対応するフレームパルス１０７を選択し、選択したフレ
ームパルス１０７を選択フレームパルス１１２として試
験信号生成回路３に出力する。

【００２５】試験信号生成回路３はクロック１０５と選
択フレームパルス１１２とから試験信号１１３を生成
し、クロック１０５に同期した試験信号１１３を選択回
路４に出力する。

【００２６】これによって、入力データ１０１には選択
回路４で試験信号生成回路３からの試験信号１１３を選
択することで、入力データ１０１に試験信号１１３を挿
入した出力データ１０３が出力される。

【００２７】次に、出力データ１０４に対して試験信号
を挿入する場合、選択回路２でビットバッファ１からの
フレームパルス１１１を選択し、選択したフレームパル
ス１１１を選択フレームパルス１１２として試験信号生
成回路３に出力する。

【００２８】ここで、ビットバッファ１は入力データ１
０２に対応するフレームパルス１０８、つまりクロック
１０６に同期したフレームパルス１０８をクロック１０
５に同期した信号に位相乗換えする。よって、クロック
１０５に同期したフレームパルス１０８がフレームパル
ス１１１としてビットバッファ１から選択回路２に出力
される。

【００２９】試験信号生成回路３はクロック１０５と選
択フレームパルス１１２とから試験信号１１３を生成
し、クロック１０５に同期した試験信号１１３をビット
バッファ５に出力する。

【００３０】ビットバッファ５は試験信号生成回路３か
らのクロック１０５に同期した試験信号１１３をクロッ
ク１０６に同期した信号に位相乗換えする。よって、ク
ロック１０６に同期した試験信号１１４がビットバッフ
ァ５から選択回路６に出力される。

【００３１】これによって、選択回路６でビットバッフ
ァ５からのクロック１０６に同期した試験信号１１４を
選択することで、入力データ１０２に試験信号１１４を
挿入した出力データ１０４が出力される。

【００３２】このように、入力データ１０１に対応する
クロック１０５に同期して試験信号１１３を生成する試
験信号生成回路３に、ビットバッファ１でクロック１０
５に同期した信号への位相乗換えを行ったフレームパル
ス１０８を入力させて試験信号１１３を生成し、この試
験信号１１３をビットバッファ５でクロック１０６に同
期した信号への位相乗換えを行ってから入力データ１０
２に挿入することによって、試験信号１１３，１１４の
挿入を行うディジタル信号の本数や方向の数に関わりな
く、１つの試験信号生成回路３のみで入力データ１０
１，１０２に試験信号１１３，１１４を挿入することが
できる。

【００３３】この場合、試験信号生成回路３の回路規模
よりもビットバッファ１，５の回路規模の方が小さいの
で、ディジタル信号の本数や方向の数が増大するような
場合に試験信号生成回路３を増やすよりもビットバッフ
ァ１，５を増やすほうが回路規模を小さくすることがで
き、従来よりも回路規模を縮小することができる。

【００３４】つまり、一般に試験信号生成回路が１５段
あるいは２３段のフリップフロップ等からなるのに対
し、ビットバッファは２段もしくは３段のフリップフロ
ップ等からなるので、試験信号生成回路を増やすよりも
ビットバッファを増やすほうが回路規模を小さくするこ
とができる。

【００３５】試験信号生成回路におけるフリップフロッ
プの段数は伝送速度が高速になればなるほど多くなるの
で、上記の効果はより顕著となる。

【００３６】また、試験信号のパターン数が長大な場合
や試験信号が複雑なパターンの場合においては試験信号
生成回路の回路規模がかなり大きくなるので、上記の効
果が顕著となる。

【００３７】

【発明の効果】以上説明したように本発明によれば、同
一のフレームフォーマット及びビットレートを有しかつ
互いにビット位相の異なる第１及び第２のディジタル信
号に予め設定された試験信号を挿入する試験信号挿入回
路において、第２のディジタル信号に対応するフレーム
パルスの位相乗換えを行い、この位相乗換えを行ったフ
レームパルスと第１のディジタル信号に対応するフレー
ムパルスとのうち一方を選択して試験信号生成手段に入
力し、この試験信号生成手段で第１のディジタル信号に
対応するクロックを基に試験信号を生成し、第１のディ
ジタル信号及び試験信号生成手段の出力のうち一方を選
択して出力するとともに、試験信号生成手段の出力の位
相乗換えを行い、この位相乗換えを行った信号と第２の
ディジタル信号とのうち一方を選択することによって、
回路規模を縮小することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】従来例の構成を示すブロック図である。

【符号の説明】

１，５ ビットバッファ ２，４，６ 選択回路 ３ 試験信号生成回路 １０１，１０２ 入力データ １０３，１０４ 出力データ １０５，１０６ クロック １０７，１０８，１１１ フレームパルス １１２ 選択フレームパルス １１３，１１４ 試験信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 同一のフレームフォーマット及びビット
   レートを有しかつ互いにビット位相の異なる第１及び第
   ２のディジタル信号に予め設定された試験信号を挿入す
   る試験信号挿入回路であって、前記第２のディジタル信
   号に対応するフレームパルスの位相乗換えを行う第１の
   位相乗換え手段と、前記第１のディジタル信号に対応す
   るフレームパルス及び前記第１の位相乗換え手段の出力
   のうち一方を選択する第１の選択手段と、前記第１の選
   択手段の出力及び前記第１のディジタル信号に対応する
   クロックを基に試験信号を生成する試験信号生成手段
   と、前記第１のディジタル信号及び前記試験信号生成手
   段の出力のうち一方を選択する第２の選択手段と、前記
   試験信号生成手段の出力の位相乗換えを行う第２の位相
   乗換え手段と、前記第２のディジタル信号及び前記第２
   の位相乗換え手段の出力のうち一方を選択する第３の選
   択手段とを有することを特徴とする試験信号挿入回路。
2. 【請求項２】 前記第１の位相乗換え手段は、前記第２
   のディジタル信号に対応するフレームパルスを前記第２
   のディジタル信号に対応するクロックに同期した信号か
   ら前記第１のディジタル信号に対応するクロックに同期
   した信号への乗換えを行うよう構成され、 前記第２の位相乗換え手段は、前記試験信号生成手段の
   出力を前記第１のディジタル信号に対応するクロックに
   同期した信号から前記第２のディジタル信号に対応する
   クロックに同期した信号への乗換えを行うよう構成され
   たことを特徴とする請求項１記載の試験信号挿入回路。
3. 【請求項３】 前記試験信号生成手段は、擬似ランダム
   パターンを生成するよう構成されたことを特徴とする請
   求項１または請求項２記載の試験信号挿入回路。