JP2019062529A - デジタル相関二重サンプリング回路及びこれを含むイメージセンサー - Google Patents

Abstract

【課題】高速及び低電力で動作するデジタル相関二重サンプリング回路及びイメージセンサーを提供する。【解決手段】デジタル相関二重サンプリング回路１００は、第１ラッチ回路、第１変換回路、第２変換回路、第２ラッチ回路、及び演算回路を含む。第１ラッチ回路は、入力位相シフトコードをラッチして、リセット成分及びイメージ成分を示す第１及び第２位相シフトコードを順次に格納する。第１変換回路は、第１及び第２位相シフトコードを変換して、第１及び第２グレーコードを発生する。第２変換回路は、第１及び第２グレーコードを変換して、第１及び第２の２進コードを発生する。第２ラッチ回路は、第２変換回路の出力をラッチして、第１の２進コードを格納する。演算回路は、２進コードに基づいてイメージ成分からリセット成分を減算して有効イメージ成分を示す第３の２進コードを発生し、第３の２進コードをビット単位で順次に出力する。【選択図】図１

Description

本発明は相関二重サンプリング技術に関し、より詳しくは、デジタル相関二重サンプリング回路及び前記デジタル相関二重サンプリング回路を含むイメージセンサーに関する。

映像を撮像するための装置としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーが広く使われている。一般的に、ＣＭＯＳイメージセンサーのピクセルアレイから出力されるアナログピクセル信号にはＦＰＮ（Fixed Pattern Noise）などのピクセル固有の特性差による偏差があり、前記アナログピクセル信号に基づいて発生するデジタルピクセル信号には前記ピクセルアレイの各コラム毎に配置されるアナログ−デジタル変換素子の特性差による偏差がある。前記のような偏差を補償するために、ＣＭＯＳイメージセンサーでは相関二重サンプリング（Correlated Double Sampling；ＣＤＳ）技術が用いられている。最近にはフレームレート（frame rate）の増加及びこれに従うカウンター速度の増加が要求されており、この場合、電力消費が増加する問題があった。

本発明の一目的は、相対的に高速及び低電力で動作することができるデジタル相関二重サンプリング回路を提供することにある。

本発明の他の目的は、前記デジタル相関二重サンプリング回路を含むイメージセンサーを提供することにある。

前記一目的を達成するために、本発明の実施形態に係るデジタル相関二重サンプリング回路は、第１ラッチ回路、第１変換回路、第２変換回路、第２ラッチ回路、及び演算回路を含む。前記第１ラッチ回路は第１制御信号に基づいて入力位相シフトコード（phase shift code）をラッチして、リセット成分を示す第１位相シフトコード及びイメージ成分を示す第２位相シフトコードを順次に格納する。前記第１変換回路は、前記第１及び第２位相シフトコードを変換して、第１及び第２グレー（Gray）コードを発生する。前記第２変換回路は、前記第１及び第２グレーコードを変換して、第１及び第２の２進コードを発生する。前記第２ラッチ回路は、第２制御信号に基づいて前記第２変換回路の出力をラッチして、前記第１の２進コードを格納する。前記演算回路は、前記第１及び第２の２進コードに基づいて前記イメージ成分から前記リセット成分を減算する動作をビット単位で遂行して有効イメージ成分を示す第３の２進コードを発生し、前記第３の２進コードをビット単位で順次に出力する。

本発明の実施形態に係るデジタル相関二重サンプリング回路は、第１ラッチ回路、第１変換回路、第２ラッチ回路、第２変換回路、及び演算回路を含む。前記第１ラッチ回路は、第１制御信号に基づいて入力位相シフトコード（phase shift code）をラッチして、リセット成分を示す第１位相シフトコード及びイメージ成分を示す第２位相シフトコードを順次に格納する。前記第１変換回路は、前記第１及び第２位相シフトコードを変換して、第１及び第２グレー（Gray）コードを発生する。前記第２ラッチ回路は、第２制御信号に基づいて前記第１変換回路の出力をラッチして、前記第１グレーコードを格納する。前記第２変換回路は、前記第１及び第２グレーコードを変換して、第１及び第２の２進コードを発生する。前記演算回路は、前記第１及び第２の２進コードに基づいて前記イメージ成分から前記リセット成分を減算する動作をビット単位で遂行して有効イメージ成分を示す第３の２進コードを発生し、前記第３の２進コードをビット単位で順次に出力する。

前記他の目的を達成するために、本発明の実施形態に係るイメージセンサーは、ピクセルアレイ、比較ブロック、及びデジタル相関二重サンプリングブロックを含む。前記ピクセルアレイは、入射光を感知して前記入射光に相応する複数のアナログピクセル信号を発生する。前記比較ブロックは、前記複数のアナログピクセル信号とランプ信号を比較して複数の第１及び第２制御信号を発生する。前記デジタル相関二重サンプリングブロックは、前記複数の第１及び第２制御信号及び入力位相シフトコード（phase shift code）に基づいてデジタル相関二重サンプリングを遂行して複数の有効イメージ２進コードを発生し、複数のデジタル相関二重サンプリング回路を含む。前記複数のデジタル相関二重サンプリング回路の各々は、第１ラッチ回路、第１変換回路、第２変換回路、第２ラッチ回路、及び演算回路を含む。前記第１ラッチ回路は、前記複数の第１制御信号のうちの１つに基づいて前記入力位相シフトコードをラッチして、リセット成分を示す第１位相シフトコード及びイメージ成分を示す第２位相シフトコードを順次に格納する。前記第１変換回路は、前記第１及び第２位相シフトコードを変換して、第１及び第２グレー（Gray）コードを発生する。前記第２変換回路は、前記第１及び第２グレーコードを変換して、第１及び第２の２進コードを発生する。前記第２ラッチ回路は、前記複数の第２制御信号のうちの１つに基づいて前記第１の２進コードまたは前記第１グレーコードを格納する。前記演算回路は、前記第１及び第２の２進コードに基づいて前記イメージ成分から前記リセット成分を減算する動作をビット単位で遂行して有効イメージ成分を示す第３の２進コードを発生し、前記第３の２進コードをビット単位で順次に出力する。

前記のような本発明の実施形態に係るデジタル相関二重サンプリング回路及びこれを含むイメージセンサーは、イメージセンサーの各コラム内で相関二重サンプリングを遂行して、位相シフトコードをグレーコード及び２進コードに順次に変換する方式により有効イメージ２進コードを発生する。したがって、相対的に低い周波数を有する位相シフトコードを用いて、グレーコードのみを用いる時と同一な結果を得ることができる。言い換えると、相対的に低い周波数を有する位相シフト信号のみを用いて相対的に詳細な情報の表現が可能であり、これによって電力消費が減少できる。

本発明の実施形態に係るデジタル相関二重サンプリング回路を示すブロック図である。 図１のデジタル相関二重サンプリング回路の一例を示すブロック図である。 図３ａ及び図３ｂは、図２のデジタル相関二重サンプリング回路の動作を説明するための図である。 図３ａ及び図３ｂは、図２のデジタル相関二重サンプリング回路の動作を説明するための図である。 図４、図５ａ、図５ｂ、及び図５ｃは、本発明の実施形態に係るデジタル相関二重サンプリング回路の動作を説明するための図である。 図４、図５ａ、図５ｂ、及び図５ｃは、本発明の実施形態に係るデジタル相関二重サンプリング回路の動作を説明するための図である。 図４、図５ａ、図５ｂ、及び図５ｃは、本発明の実施形態に係るデジタル相関二重サンプリング回路の動作を説明するための図である。 図４、図５ａ、図５ｂ、及び図５ｃは、本発明の実施形態に係るデジタル相関二重サンプリング回路の動作を説明するための図である。 図１のデジタル相関二重サンプリング回路の他の例を示すブロック図である。 図７ａ、図７ｂ、図８ａ、及び図８ｂは、図６のデジタル相関二重サンプリング回路の動作を説明するための図である。 図７ａ、図７ｂ、図８ａ、及び図８ｂは、図６のデジタル相関二重サンプリング回路の動作を説明するための図である。 図７ａ、図７ｂ、図８ａ、及び図８ｂは、図６のデジタル相関二重サンプリング回路の動作を説明するための図である。 図７ａ、図７ｂ、図８ａ、及び図８ｂは、図６のデジタル相関二重サンプリング回路の動作を説明するための図である。 本発明の実施形態に係るデジタル相関二重サンプリング回路を示すブロック図である。 図９のデジタル相関二重サンプリング回路の一例を示すブロック図である。 図１１ａ及び図１１ｂは、図１０のデジタル相関二重サンプリング回路に含まれる第２変換回路の例を示すブロック図である。 図１１ａ及び図１１ｂは、図１０のデジタル相関二重サンプリング回路に含まれる第２変換回路の例を示すブロック図である。 図９のデジタル相関二重サンプリング回路の他の例を示すブロック図である。 本発明の実施形態に係るデジタル相関二重サンプリング回路を含むイメージセンサーを示すブロック図である。 図１３のイメージセンサーに含まれた単位ピクセルの一例を示す回路図である。 本発明の実施形態に係るデジタル相関二重サンプリング回路を含むイメージセンサーを示すブロック図である。 本発明の実施形態に係るイメージセンサーを含むコンピューティングシステムを示すブロック図である。

以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複した説明は省略する。

図１は、本発明の実施形態に係るデジタル相関二重サンプリング回路を示すブロック図である。

図１を参照すると、デジタル相関二重サンプリング回路１００は、第１ラッチ回路２００、第１変換回路３００、第２変換回路４００、第２ラッチ回路５００、及び演算回路６００を含む。

第１ラッチ回路２００は、第１制御信号（ＣＳ１）に基づいて入力位相シフトコード（phase shift code）（ＩＰＳＣ）をラッチして、リセット成分を示す第１位相シフトコード（ＲＳＴＰ）及びイメージ成分（または、信号成分）を示す第２位相シフトコード（ＳＩＧＰ）を順次に格納する。

前記リセット成分及び前記イメージ成分は、イメージセンサーのピクセルアレイから出力されるアナログピクセル信号に含まれる成分を示すことができる。図１３などを参照して後述するように、デジタル相関二重サンプリング回路１００は前記イメージセンサーに含まれ、前記ピクセルアレイの後端に配置できる。

第１変換回路３００は、第１位相シフトコード（ＲＳＴＰ）及び第２位相シフトコード（ＳＩＧＰ）を変換して、第１グレー（Gray）コード（ＲＳＴＧ）及び第２グレーコード（ＳＩＧＧ）を発生する。第２変換回路４００は、第１グレーコード（ＲＳＴＧ）及び第２グレーコード（ＳＩＧＧ）を変換して、第１の２進コード（ＲＳＴＢ）及び第２の２進コード（ＳＩＧＢ）を発生する。

第１位相シフトコード（ＲＳＴＰ）と同様に、第１グレーコード（ＲＳＴＧ）及び第１の２進コード（ＲＳＴＢ）は前記リセット成分を示すことができる。第２位相シフトコード（ＳＩＧＰ）と同様に、第２グレーコード（ＳＩＧＧ）及び第２の２進コード（ＳＩＧＢ）は前記イメージ成分を示すことができる。

第２ラッチ回路５００は、第２制御信号（ＣＳ２）に基づいて第２変換回路４００の出力をラッチして、第１の２進コード（ＲＳＴＢ）を格納する。

演算回路６００は、第１の２進コード（ＲＳＴＢ）及び第２の２進コード（ＳＩＧＢ）に基づいて前記イメージ成分から前記リセット成分を減算する動作をビット単位で遂行して、有効イメージ成分を示す第３の２進コード（ＩＢ）を発生し、第３の２進コード（ＩＢ）をビット単位で順次に出力する。前記イメージ成分から前記リセット成分を減算して前記有効イメージ成分を獲得する動作を相関二重サンプリング（Correlated Double Sampling；ＣＤＳ）と呼ぶことができる。第３の２進コード（ＩＢ）をビット単位で発生するために、演算回路６００は第２ラッチ回路５００及び第２変換回路４００から第１の２進コード（ＲＳＴＢ）及び第２の２進コード（ＳＩＧＢ）をビット単位で受信することができる。

一実施形態で、入力位相シフトコード（ＩＰＳＣ）は同一な周期を有し、互いに位相が一部重畳する複数の位相シフト信号を含むことができる。例えば、入力位相シフトコード（ＩＰＳＣ）は第１乃至第（２^ｎ−１）（ｎは２以上の自然数）位相シフト信号を含むことができる。図２、図６などを参照して後述するように、第１グレーコード（ＲＳＴＧ）及び第２グレーコード（ＳＩＧＧ）の最下位ビット（least significant bit；ＬＳＢ）は前記複数の位相シフト信号のうちの少なくとも２つに基づいて発生し、最上位ビット（most significant bit；ＭＳＢ）は前記複数の位相シフト信号のうちの１つに基づいて発生できる。

一実施形態で、第１ラッチ回路２００及び第２ラッチ回路５００は各々複数のラッチを含んで具現されることができ、第１変換回路３００及び第２変換回路４００は各々少なくとも１つのＸＯＲゲートを含んで具現されることができ、演算回路６００は１つの１ビット全加算器（full adder）を含んで具現できる。

図２は、図１のデジタル相関二重サンプリング回路の一例を示すブロック図である。図３ａ及び３ｂは、図２のデジタル相関二重サンプリング回路の動作を説明するための図である。図３ａは、２ビットのグレーコードを発生するために用いられる２つのグレー信号（Ｇ＜０＞、Ｇ＜１＞）を示す波形図である。図３ｂは図２のデジタル相関二重サンプリング回路で用いられ、２ビットのグレーコードを発生するために用いられる位相シフト信号（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞、Ｐ＜１３＞）を示す波形図である。

図２、図３ａ、及び図３ｂを参照すると、デジタル相関二重サンプリング回路１００ａは、第１ラッチ回路２００ａ、第１変換回路３００ａ、第２変換回路４００ａ、第２ラッチ回路５００ａ、及び演算回路６００を含む。デジタル相関二重サンプリング回路１００ａは、第１スイッチ回路４５０ａ及び第２スイッチ回路５５０ａをさらに含むことができる。

図２のデジタル相関二重サンプリング回路１００ａは互いに同一な周期を有し、互いに位相が一部重畳する４個の位相シフト信号（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞、Ｐ＜１３＞）のうち、３個（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞）を含む入力位相シフトコード（ＩＰＳＣ）に基づいて２ビットのグレーコードを発生することができる。言い換えると、図２の入力位相シフトコード（ＩＰＳＣ）は４フェーズ（4 phase）の位相シフトコードでありうる。

第１ラッチ回路２００ａは複数のイメージラッチ２１０ａ、２２０ａ、２３０ａを含むことができる。イメージラッチ２１０ａは第１制御信号（ＣＳ１）に応答して位相シフト信号（Ｐ＜１０＞）をラッチすることができる。イメージラッチ２２０ａは第１制御信号（ＣＳ１）に応答して位相シフト信号（Ｐ＜１２＞）をラッチすることができる。イメージラッチ２３０ａは第１制御信号（ＣＳ１）に応答して位相シフト信号（Ｐ＜１１＞）をラッチすることができる。複数のイメージラッチ２１０ａ、２２０ａ、２３０ａの個数は入力位相シフトコード（ＩＰＳＣ）に含まれる複数の位相シフト信号（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞）の個数と実質的に同一でありうる。

第１変換回路３００ａは、ＸＯＲゲート３１０ａ及び信号ラインＬ１を含むことができる。信号ラインＬ１は、イメージラッチ２３０ａに格納され、位相シフト信号（Ｐ＜１１＞）に対応する位相シフトビットをグレーコードのＭＳＢで出力することができる。ＸＯＲゲート３１０ａは、イメージラッチ２１０ａ、２２０ａに格納され、位相シフト信号（Ｐ＜１０＞、Ｐ＜１２＞）に対応する位相シフトビットに対するＸＯＲ演算を遂行して、前記グレーコードのＬＳＢを発生することができる。

第２変換回路４００ａは、複数のＸＯＲゲート４１０ａ、４２０ａを含むことができる。ＸＯＲゲート４２０ａは、前記グレーコードのＭＳＢと符号決定ビット（ＳＤＢ）に対するＸＯＲ演算を遂行して、２進コードのＭＳＢを発生することができる。ＸＯＲゲート４１０ａは、ＸＯＲゲート４２０ａから出力される前記２進コードのＭＳＢとＸＯＲゲート３１０ａから出力される前記グレーコードのＬＳＢに対するＸＯＲ演算を遂行して、前記２進コードのＬＳＢを発生することができる。

第２ラッチ回路５００ａは、複数のリセットラッチ５１０ａ、５２０ａを含むことができる。リセットラッチ５１０ａは、第２制御信号（ＣＳ２）に応答してＸＯＲゲート４１０ａから出力される前記２進コードのＬＳＢをラッチすることができる。リセットラッチ５２０ａは、第２制御信号（ＣＳ２）に応答してＸＯＲゲート４２０ａから出力される前記２進コードのＭＳＢをラッチすることができる。複数のリセットラッチ５１０ａ、５２０ａの個数は第２変換回路４００ａで発生する前記２進コードのビット数または第１変換回路３００ａで発生する前記グレーコードのビット数と実質的に同一でありうる。

第１スイッチ回路４５０ａは、第２ラッチ回路５００ａに格納された前記２進コードをビット単位で演算回路６００に順次に提供することができる。第１スイッチ回路４５０ａは、第２ラッチ回路５００ａに含まれる複数のリセットラッチ５１０ａ、５２０ａとリセット信号ライン（ＬＲＳＴ）を選択的に連結する複数のスイッチ４６０ａ、４７０ａを含むことができる。

第２スイッチ回路５５０ａは、第２変換回路４００ａから出力される前記２進コードをビット単位で演算回路６００に順次に提供することができる。第２スイッチ回路５５０ａは、第２変換回路４００ａに含まれる複数のＸＯＲゲート４１０ａ、４２０ａとイメージ信号ライン（ＬＳＩＧ）を選択的に連結する複数のスイッチ５６０ａ、５７０ａを含むことができる。

演算回路６００は、１ビット全加算器６１０及びフリップフロップ６２０を含むことができる。１ビット全加算器６１０は、イメージ信号ライン（ＬＳＩＧ）と連結される第１入力端子、リセット信号ライン（ＬＲＳＴ）と連結される第２入力端子、フリップフロップ６２０の出力を受信する第３入力端子、第３の２進コード（ＩＢ）をビット単位で出力する第１出力端子、及び桁上げ数（carry）を出力する第２出力端子を含むことができる。フリップフロップ６２０は、１ビット全加算器６１０の前記第２出力端子から出力される前記桁上げ数を格納することができる。例えば、第１の２進コード（ＲＳＴＢ）は第１グレーコード（ＲＳＴＧ）の負数表現（negative representation）に対応することができ、１ビット全加算器６１０は第１の２進コード（ＲＳＴＢ）と第２の２進コード（ＳＩＧＢ）をビット単位で足して第３の２進コード（ＩＢ）を発生することができる。

図３ａに図示したように、２ビットのグレーコードを発生するためのグレー信号（Ｇ＜０＞、Ｇ＜１＞）は周期が互いに異なることがある。例えば、２ビットのグレーコードのＭＳＢを発生するためのグレー信号（Ｇ＜１＞）の周期がＰＡの場合に、２ビットのグレーコードのＬＳＢを発生するためのグレー信号（Ｇ＜０＞）の周期は約半分であるＰＡ／２でありうる。言い換えると、グレー信号（Ｇ＜０＞）の周波数はグレー信号（Ｇ＜１＞）の周波数の約２倍でありうる。グレーコードは一般的な２進コードとは異なり、連続する２つの値が１つのビットのみ異なるように具現されるので、データエラーを減少させることができるので、入出力コードに広く使われているが、動作速度が増加するほど周波数増加及びこれに従う電力消費増加の問題がある。

図３ｂに図示したように、２ビットのグレーコードを発生するための位相シフト信号（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞、Ｐ＜１３＞）は周期が同一でありうる。例えば、位相シフト信号（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞、Ｐ＜１３＞）の周期は２ビットのグレーコードのＭＳＢを発生するためのグレー信号（Ｇ＜１＞）の周期と同一なＰＡでありうる。また、位相シフト信号（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞、Ｐ＜１３＞）は互いに位相が一部重畳し、隣接した２つの位相シフト信号（例えば、Ｐ＜１０＞、Ｐ＜１１＞）の位相差はＰＡ／８でありうる。一方、図２の実施形態で位相シフト信号（Ｐ＜１３＞）は使われず、したがって、図３ｂで位相シフト信号（Ｐ＜１３＞）を点線で図示した。

図２、図３ａ、及び図３ｂを参照して前述したように、グレー信号（Ｇ＜１＞）と位相シフト信号（Ｐ＜１１＞）の波形が実質的に同一であるので、位相シフト信号（Ｐ＜１１＞）に対応する前記位相シフトビットをそのまま前記グレーコードのＭＳＢで出力することができる。また、位相シフト信号（Ｐ＜１１＞）より位相が先立つ（lead）位相シフト信号（Ｐ＜１０＞）と位相が遅い（lag）位相シフト信号（Ｐ＜１２＞）をＸＯＲ演算する場合に、グレー信号（Ｇ＜０＞）と同一な波形の信号が発生するので、位相シフト信号（Ｐ＜１０＞、Ｐ＜１２＞）に対応する前記位相シフトビットをＸＯＲ演算して前記グレーコードのＬＳＢを発生することができる。

本発明の実施形態に係るデジタル相関二重サンプリング回路１００ａは、相対的に低い周波数（図３ｂの例で、１／２周波数）を有する位相シフト信号（Ｐ＜１０＞、Ｐ＜１１＞、Ｐ＜１２＞）のみを用いて、グレー信号（Ｇ＜０＞、Ｇ＜１＞）を用いる時と同一な結果を得ることができる。言い換えると、ラッチ及びＸＯＲゲートを追加することによって、相対的に低い周波数で相対的に詳細な情報の表現が可能であり、電力消費が減少できる。

図４、図５ａ、図５ｂ、及び図５ｃは、本発明の実施形態に係るデジタル相関二重サンプリング回路の動作を説明するための図である。図４は、相関二重サンプリング動作に従う信号変化を示すタイミング図である。図４で、ＬＣ１及びＬＣ２は各々第１ラッチ回路２００及び第２ラッチ回路５００のコード格納状態を示す。図５ａ、図５ｂ、及び図５ｃは、リセット成分及びイメージ成分を検出する区間での図２のデジタル相関二重サンプリング回路１００ａの動作を示す。

図１及び４を参照すると、時間ｔ１で、アナログピクセル信号（ＶＰＩＸ）はリセットレベル（ＲＬ）を有し、ランプ信号（ＶＲＡＭＰ）はリセットレベル（ＲＬ）でオフセット値だけ増加したオフセットレベル（ＯＦＬ）を有する。図１３及び図１４を参照して後述するように、ランプ信号（ＶＲＡＭＰ）はイメージセンサーの電圧発生器から提供できる。アナログピクセル信号（ＶＰＩＸ）は、前記イメージセンサーのピクセルアレイから出力され、リセット成分及びイメージ成分を含むことができる。リセットレベル（ＲＬ）は前記リセット成分に対応することができる。

時間ｔ２で、ランプ信号（ＶＲＡＭＰ）は活性化されてオフセットレベル（ＯＦＬ）から一定の傾きで減少する。第１ラッチ回路２００に印加される入力位相シフトコード（ＩＰＳＣ）は、時間ｔ２以前までは初期化状態を維持し、時間ｔ２から予め定まった波形（例えば、図３ｂに図示された波形）を有することができる。

前記リセット成分を検出する時間ｔ２乃至ｔ５の第１区間で、活性化されたランプ信号（ＶＲＡＭＰ）とアナログピクセル信号（ＶＰＩＸ）を比較して第１制御信号（ＣＳ１）の遷移時点が決定される。時間ｔ２乃至ｔ３でランプ信号（ＶＲＡＭＰ）のレベルがアナログピクセル信号（ＶＰＩＸ）のレベルより高く、時間ｔ３乃至ｔ５でランプ信号（ＶＲＡＭＰ）のレベルがアナログピクセル信号（ＶＰＩＸ）のレベルより低いので、第１制御信号（ＣＳ１）は時間ｔ３で遷移される。例えば、第１制御信号（ＣＳ１）は論理ハイレベルから論理ローレベルに遷移できる。

また、時間ｔ３で、第１ラッチ回路２００は第１制御信号（ＣＳ１）の遷移時点（例えば、下降エッジ（falling edge））に応答して第１位相シフトコード（ＲＳＴＰ）を一時的に格納し、格納された第１位相シフトコード（ＲＳＴＰ）を出力する。第１位相シフトコード（ＲＳＴＰ）はリセットカウンティング区間（ＲＣ）の長さに対応することができる。

時間ｔ３以後のｔ４で、第２制御信号（ＣＳ２）は遷移される。例えば、第２制御信号（ＣＳ２）は論理ハイレベルから論理ローレベルに遷移できる。第２ラッチ回路５００は、第２制御信号（ＣＳ２）の遷移時点（例えば、下降エッジ）に応答して第２変換回路４００から出力される第１の２進コード（ＲＳＴＢ）を格納する。

時間ｔ５で、ランプ信号（ＶＲＡＭＰ）は不活性化されてオフセットレベル（ＯＦＬ）を有する。時間ｔ６で、前記イメージセンサーの単位ピクセルの光電変換部で発生した光電荷がフローティング拡散領域に転送され、アナログピクセル信号（ＶＰＩＸ）のレベルはリセットレベル（ＲＬ）から前記イメージ成分に対応するイメージレベル（ＳＬ）に変更される。また、時間ｔ６で、第１及び第２制御信号（ＣＳ１、ＣＳ２）は論理ローレベルから論理ハイレベルに遷移される。

時間ｔ７で、ランプ信号（ＶＲＡＭＰ）は活性化されてオフセットレベル（ＯＦＬ）から一定の傾きで減少する。第１ラッチ回路２００に印加される入力位相シフトコード（ＩＰＳＣ）は、時間ｔ５の以後に初期化されて時間ｔ７以前までは前記初期化状態を維持し、時間ｔ７から前記予め決まった波形をまた有することができる。

前記イメージ成分を検出する時間ｔ７乃至ｔ９の第２区間で、活性化されたランプ信号（ＶＲＡＭＰ）とアナログピクセル信号（ＶＰＩＸ）を比較して第１制御信号（ＣＳ１）の遷移時点が決定される。時間ｔ７乃至ｔ８でランプ信号（ＶＲＡＭＰ）のレベルがアナログピクセル信号（ＶＰＩＸ）のレベルより高く、時間ｔ８乃至ｔ９でランプ信号（ＶＲＡＭＰ）のレベルがアナログピクセル信号（ＶＰＩＸ）のレベルより低いので、第１制御信号（ＣＳ１）は時間ｔ８で遷移される。

また、時間ｔ８で、第１ラッチ回路２００は第１制御信号（ＣＳ１）の遷移時点に応答して第２位相シフトコード（ＳＩＧＰ）を格納する。第２位相シフトコード（ＳＩＧＰ）はイメージカウンティング区間（ＳＣ）の長さに対応することができる。

図１、図２、図４、及び図５ａを参照すると、前記第１区間で（例えば、時間ｔ３で）、複数のイメージラッチ２１０ａ、２２０ａ、２３０ａは第１制御信号（ＣＳ１）に応答して第１位相シフトコード（ＲＳＴＰ）を一時的に格納し、第１位相シフトコード（ＲＳＴＰ）のリセット位相シフトビット（ＲＰ０、ＲＰ１、ＲＰ２）を出力する。

前記第１区間で（例えば、時間ｔ３乃至ｔ４の区間で）、信号ラインＬ１はリセット位相シフトビット（ＲＰ２）をリセットグレービット（ＲＧ１）で出力し、ＸＯＲゲート３１０ａはリセット位相シフトビット（ＲＰ０、ＲＰ１）に対するＸＯＲ演算を遂行してリセットグレービット（ＲＧ０）を発生する。ＸＯＲゲート４２０ａはリセットグレービット（ＲＧ１）と符号決定ビット（ＳＤＢ）に対するＸＯＲ演算を遂行してリセット２進ビット（ＲＢ１）を発生する。ＸＯＲゲート４１０ａはリセットグレービット（ＲＧ０）とリセット２進ビット（ＲＢ１）に対するＸＯＲ演算を遂行してリセット２進ビット（ＲＢ０）を発生する。例えば、第１グレーコード（ＲＳＴＧ）の負数表現に対応する第１の２進コード（ＲＳＴＢ）を発生するために、符号決定ビット（ＳＤＢ）は前記第１区間で論理ハイレベル（例えば、“１”）を有することができる。

前記第１区間で（例えば、時間ｔ４で）、複数のリセットラッチ５１０ａ、５２０ａは第２制御信号（ＣＳ２）に応答して第１の２進コード（ＲＳＴＢ）を格納する。

図１、図２、図４、及び図５ｂを参照すると、前記第２区間で（例えば、時間ｔ８で）、複数のイメージラッチ２１０ａ、２２０ａ、２３０ａは第１制御信号（ＣＳ１）に応答して第２位相シフトコード（ＳＩＧＰ）を格納し、第２位相シフトコード（ＳＩＧＰ）のイメージ位相シフトビット（ＳＰ０、ＳＰ１、ＳＰ２）を出力する。

前記第２区間で（例えば、時間ｔ８の以後に）、信号ラインＬ１はイメージ位相シフトビット（ＳＰ２）をイメージグレービット（ＳＧ１）に出力し、ＸＯＲゲート３１０ａはイメージ位相シフトビット（ＳＰ０、ＳＰ１）に対するＸＯＲ演算を遂行してイメージグレービット（ＳＧ０）を発生する。ＸＯＲゲート４２０ａは、イメージグレービット（ＳＧ１）と符号決定ビット（ＳＤＢ）に対するＸＯＲ演算を遂行してイメージ２進ビット（ＳＢ１）を発生する。ＸＯＲゲート４１０ａは、イメージグレービット（ＳＧ０）とイメージ２進ビット（ＳＢ１）に対するＸＯＲ演算を遂行してイメージ２進ビット（ＳＢ０）を発生する。例えば、符号決定ビット（ＳＤＢ）は前記第２区間で論理ローレベル（例えば、“０”）を有することができる。

１つの１ビット全加算器６１０のみを用いて第３の２進コード（ＩＢ）を発生するために、１ビット全加算器６１０は第１及び第２の２進コード（ＲＳＴＢ、ＳＩＧＢ）のＬＳＢからＭＳＢまでを順次に入力を受けなければならない。したがって、前記第２区間で、先にスイッチ４６０ａ、５６０ａをターンオンして、ＬＳＢであるリセット２進ビット（ＲＢ０）とイメージ２進ビット（ＳＢ０）を１ビット全加算器６１０に提供する。１ビット全加算器６１０は、リセット２進ビット（ＲＢ０）とイメージ２進ビット（ＳＢ０）を足して第３の２進コード（ＩＢ）のＬＳＢである有効イメージ２進ビット（ＩＢ０）を発生する。

図１、図２、図４、及び図５ｃを参照すると、前記第２区間で（例えば、図５ｂの動作の以後に）、スイッチ４７０ａ、５７０ａをターンオンして、ＭＳＢであるリセット２進ビット（ＲＢ１）とイメージ２進ビット（ＳＢ１）を１ビット全加算器６１０に提供する。１ビット全加算器６１０は、リセット２進ビット（ＲＢ１）とイメージ２進ビット（ＳＢ１）を足して第３の２進コード（ＩＢ）のＭＳＢである有効イメージ２進ビット（ＩＢ１）を発生する。

図５ａ、図５ｂ、及び図５ｃで、ビット（ＲＧ１、ＲＢ１、ＳＧ１、ＳＢ１）がＭＳＢであり、ビット（ＲＧ０、ＲＢ０、ＳＧ０、ＳＢ０）がＬＳＢである。

図６は、図１のデジタル相関二重サンプリング回路の他の例を示すブロック図である。図７ａ、図７ｂ、図８ａ、及び図８ｂは、図６のデジタル相関二重サンプリング回路の動作を説明するための図である。図７ａは、３ビットのグレーコードを発生するために用いられる３個のグレー信号（Ｇ＜０＞、Ｇ＜１＞、Ｇ＜２＞）を示す波形図である。図７ｂは、図６のデジタル相関二重サンプリング回路で用いられ、３ビットのグレーコードを発生するために用いられる位相シフト信号（Ｐ＜２０＞、Ｐ＜２１＞、Ｐ＜２２＞、Ｐ＜２３＞、Ｐ＜２４＞、Ｐ＜２５＞、Ｐ＜２６＞、Ｐ＜２７＞）を示す波形図である。

図６、図７ａ、及び図７ｂを参照すると、デジタル相関二重サンプリング回路１００ｂは、第１ラッチ回路２００ｂ、第１変換回路３００ｂ、第２変換回路４００ｂ、第２ラッチ回路５００ｂ、及び演算回路６００を含み、第１スイッチ回路４５０ｂ及び第２スイッチ回路５５０ｂをさらに含むことができる。

図６のデジタル相関二重サンプリング回路１００ｂは、互いに同一な周期を有し、互いに位相が一部重畳する８個の位相シフト信号（Ｐ＜２０＞、Ｐ＜２１＞、Ｐ＜２２＞、Ｐ＜２３＞、Ｐ＜２４＞、Ｐ＜２５＞、Ｐ＜２６＞、Ｐ＜２７＞）のうち、７個（Ｐ＜２０＞、Ｐ＜２１＞、Ｐ＜２２＞、Ｐ＜２３＞、Ｐ＜２４＞、Ｐ＜２５＞、Ｐ＜２６＞）を含む入力位相シフトコード（ＩＰＳＣ）に基づいて３ビットのグレーコードを発生することができる。言い換えると、図６の入力位相シフトコード（ＩＰＳＣ）は８フェーズ（8phase）の位相シフトコードでありうる。

入力位相シフトコード（ＩＰＳＣ）に含まれる位相シフト信号の個数及びグレーコードのビット数が増加し、これによってラッチ、ＸＯＲゲート、及びスイッチが追加されることを除外すれば、図６のデジタル相関二重サンプリング回路１００ｂの構造及び動作は図２のデジタル相関二重サンプリング回路１００ａの構造及び動作と類似することができる。具体的に、第１ラッチ回路２００ｂは複数のイメージラッチ２１０ｂ、２２０ｂ、２３０ｂ、２４０ｂ、２５０ｂ、２６０ｂ、２７０ｂを含み、第１変換回路３００ｂは複数のＸＯＲゲート３１０ｂ、３２０ｂ、３３０ｂ、３４０ｂ、及び信号ラインＬ１を含み、第２変換回路４００ｂは複数のＸＯＲゲート４１０ｂ、４２０ｂ、４３０ｂを含み、第２ラッチ回路５００ｂは複数のリセットラッチ５１０ｂ、５２０ｂ、５３０ｂを含み、第１及び第２スイッチ回路４５０ｂ、５５０ｂは複数のスイッチ４６０ｂ、４７０ｂ、４８０ｂ、５６０ｂ、５７０ｂ、５８０ｂを含み、演算回路６００は１ビット全加算器６１０及びフリップフロップ６２０を含むことができる。

そのうち、図６のラッチ２５０ｂ、２６０ｂ、２７０ｂ、５２０ｂ、５３０ｂ、信号ラインＬ１、ＸＯＲゲート３３０ｂ、４２０ｂ、４３０ｂ、スイッチ４７０ｂ、４８０ｂ、５７０ｂ、５８０ｂ、及び演算回路６００の構造及び動作は、図２を参照して前述したラッチ２１０ａ、２２０ａ、２３０ａ、５１０ａ、５２０ａ、信号ラインＬ１、ＸＯＲゲート３１０ａ、４１０ａ、４２０ａ、スイッチ４６０ａ、４７０ａ、５６０ａ、５７０ａ、及び演算回路６００の構造及び動作と実質的に同一であり、重複する説明は省略する。但し、図２の実施形態と異なるように、図６のラッチ２５０ｂ、２６０ｂ、５２０ｂ及びＸＯＲゲート３３０ｂ、４２０ｂは、グレーコード及び２進コードのＬＳＢでない中間ビット（central bit）を獲得することに利用できる。

イメージラッチ２１０ｂ、２２０ｂ、２３０ｂ、２４０ｂは第１制御信号（ＣＳ１）に応答して位相シフト信号（Ｐ＜２０＞、Ｐ＜２２＞、Ｐ＜２４＞、Ｐ＜２６＞）を各々ラッチすることができる。ＸＯＲゲート３１０ｂはイメージラッチ２１０ｂ、２２０ｂに格納され、位相シフト信号（Ｐ＜２０＞、Ｐ＜２２＞）に対応する位相シフトビットに対するＸＯＲ演算を遂行することができる。ＸＯＲゲート３２０ｂはイメージラッチ２３０ｂ、２４０ｂに格納され、位相シフト信号（Ｐ＜２４＞、Ｐ＜２６＞）に対応する位相シフトビットに対するＸＯＲ演算を遂行することができる。ＸＯＲゲート３４０ｂはＸＯＲゲート３１０ｂ、３２０ｂの出力に対するＸＯＲ演算を遂行して、前記グレーコードのＬＳＢを発生することができる。ＸＯＲゲート４１０ｂは、ＸＯＲゲート４２０ｂから出力される前記２進コードの中間ビットとＸＯＲゲート３４０ｂから出力される前記グレーコードのＬＳＢに対するＸＯＲ演算を遂行して、前記２進コードのＬＳＢを発生することができる。リセットラッチ５１０ｂは、第２制御信号（ＣＳ２）に応答してＸＯＲゲート４１０ｂから出力される前記２進コードのＬＳＢをラッチすることができる。スイッチ４６０ｂは、リセットラッチ５１０ｂとリセット信号ライン（ＬＲＳＴ）を選択的に連結し、スイッチ５６０ｂはＸＯＲゲート４１０ｂとイメージ信号ライン（ＬＳＩＧ）を選択的に連結することができる。

図７ａに図示したように、３ビットのグレーコードのＭＳＢを発生するためのグレー信号（Ｇ＜２＞）の周期がＰＢの場合に、３ビットのグレーコードの中間ビットを発生するためのグレー信号（Ｇ＜１＞）の周期は約半分であるＰＢ／２であり、ＬＳＢを発生するためのグレー信号（Ｇ＜０＞）の周期はＰＢ／４でありうる。言い換えると、グレー信号（Ｇ＜０＞）の周波数はグレー信号（Ｇ＜２＞）の周波数の約４倍でありうる。

図７ｂに図示したように、３ビットのグレーコードを発生するための位相シフト信号（Ｐ＜２０＞、Ｐ＜２１＞、Ｐ＜２２＞、Ｐ＜２３＞、Ｐ＜２４＞、Ｐ＜２５＞、Ｐ＜２６＞、Ｐ＜２７＞）は、３ビットのグレーコードのＭＳＢを発生するためのグレー信号（Ｇ＜２＞）と同一なＰＢの周期を有することができ、互いに位相が一部重畳し、隣接した２つ（例えば、Ｐ＜２０＞、Ｐ＜２１＞）の位相差はＰＢ／１６でありうる。一方、図６の実施形態で使われない位相シフト信号（Ｐ＜２７＞）を図７ｂで点線で図示した。

図６、図７ａ、及び図７ｂを参照して前述したように、グレー信号（Ｇ＜２＞）と同一な波形の位相シフト信号（Ｐ＜２３＞）に対応する前記位相シフトビットをそのまま前記グレーコードのＭＳＢで出力することができる。また、位相シフト信号（Ｐ＜２３＞）より位相が先立つか、遅い位相シフト信号（Ｐ＜２１＞、Ｐ＜２５＞）に対応する前記位相シフトビットをＸＯＲ演算して前記グレーコードの中間ビットを発生し、位相シフト信号（Ｐ＜２３＞）より位相が先立つか、遅い位相シフト信号（Ｐ＜２０＞、Ｐ＜２２＞、Ｐ＜２４＞、Ｐ＜２５＞）に対応する前記位相シフトビットをＸＯＲ演算して前記グレーコードのＬＳＢを発生することができる。

本発明の実施形態に係るデジタル相関二重サンプリング回路１００ｂは、相対的に低い周波数（図７ｂの例で、１／４周波数）を有する位相シフト信号（Ｐ＜２０＞、Ｐ＜２１＞、Ｐ＜２２＞、Ｐ＜２３＞、Ｐ＜２４＞、Ｐ＜２５＞、Ｐ＜２６＞）のみを用いて、グレー信号（Ｇ＜０＞、Ｇ＜１＞、Ｇ＜２＞）を用いる時と同一な結果を得ることができる。

図１、図４、図６、及び図８ａを参照すると、前記リセット成分を検出する前記第１区間で、リセット位相シフトビット（ＲＰ０、ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４、ＲＰ５、ＲＰ６）、リセットグレービット（ＲＧ０、ＲＧ１、ＲＧ２）、及びリセット２進ビット（ＲＢ０、ＲＢ１、ＲＢ２）が順次に格納／演算／出力される。

図１、図４、図６、及び図８ｂを参照すると、前記イメージ成分を検出する前記第２区間で、イメージ位相シフトビット（ＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４、ＳＰ５、ＳＰ６）、イメージグレービット（ＳＧ０、ＳＧ１、ＳＧ２）、及びイメージ２進ビット（ＳＢ０、ＳＢ１、ＳＢ２）が順次に格納／演算／出力される。以後に、第１及び第２の２進コード（ＲＳＴＢ、ＳＩＧＢ）のＬＳＢからＭＳＢまでを順次に１ビット全加算器６１０に提供して、第３の２進コード（ＩＢ）をビット単位で順次に発生することができる。

図８ａ及び図８ｂの動作は、図５ａ、図５ｂ、及び図５ｃを参照して前述したことと類似しており、重複する説明は省略する。図８ａ及び図８ｂで、ビット（ＲＧ２、ＲＢ２、ＳＧ２、ＳＢ２）がＭＳＢであり、ビット（ＲＧ１、ＲＢ１、ＳＧ１、ＳＢ１）が中間ビットであり、ビット（ＲＧ０、ＲＢ０、ＳＧ０、ＳＢ０）がＬＳＢである。

図９は、本発明の実施形態に係るデジタル相関二重サンプリング回路を示すブロック図である。

図９を参照すると、デジタル相関二重サンプリング回路８００は、第１ラッチ回路２００、第１変換回路３００、第２ラッチ回路５００、第２変換回路７００、及び演算回路６００を含む。

第２変換回路７００の配置及び構造が変更され、これによって第２ラッチ回路５００の動作が変更されることを除外すれば、図９のデジタル相関二重サンプリング回路８００は図１のデジタル相関二重サンプリング回路１００と実質的に同一であり、重複する説明は省略する。

第２ラッチ回路５００は、第２制御信号（ＣＳ２）に基づいて第１変換回路３００の出力をラッチして、第１グレーコード（ＲＳＴＧ）を格納する。

第２変換回路７００は、第１グレーコード（ＲＳＴＧ）及び第２グレーコード（ＳＩＧＧ）を変換して、第１の２進コード（ＲＳＴＢ）及び第２の２進コード（ＳＩＧＢ）を発生する。図１の第２変換回路４００とは異なり、図９の第２変換回路７００は第１グレーコード（ＲＳＴＧ）及び第２グレーコード（ＳＩＧＧ）をビット単位で順次に変換する。

図１０は、図９のデジタル相関二重サンプリング回路の一例を示すブロック図である。

図１０を参照すると、デジタル相関二重サンプリング回路８００ａは、第１ラッチ回路２００ａ、第１変換回路３００ａ、第２ラッチ回路５００ａ、第２変換回路７００、及び演算回路６００を含み、第１スイッチ回路４５０ａ及び第２スイッチ回路５５０ａをさらに含むことができる。

図１０の第１ラッチ回路２００ａ、第１変換回路３００ａ、第２ラッチ回路５００ａ、演算回路６００、第１スイッチ回路４５０ａ、及び第２スイッチ回路５５０ａは、図２の第１ラッチ回路２００ａ、第１変換回路３００ａ、第２ラッチ回路５００ａ、演算回路６００、第１スイッチ回路４５０ａ、及び第２スイッチ回路５５０ａと各々実質的に同一であり、重複する説明は省略する。

第２変換回路７００は、第１グレー−２進変換器７１０及び第２グレー−２進変換器７２０を含むことができる。第１グレー−２進変換器７１０はリセット信号ライン（ＬＲＳＴ）と連結され、第１グレーコード（ＲＳＴＧ）をビット単位で変換して第１の２進コード（ＲＳＴＢ）を発生することができる。第２グレー−２進変換器７２０はイメージ信号ライン（ＬＳＩＧ）と連結され、第２グレーコード（ＳＩＧＧ）をビット単位で変換して第２の２進コード（ＳＩＧＢ）を発生することができる。

第１スイッチ回路４５０ａは、第２ラッチ回路５００ａに格納された第１グレーコード（ＲＳＴＧ）をビット単位で第１グレー−２進変換器７１０に順次に提供することができる。第２スイッチ回路５５０ａは、第１変換回路３００ａから出力される第２グレーコード（ＳＩＧＧ）をビット単位で第２グレー−２進変換器７２０に順次に提供することができる。

図１１ａ及び図１１ｂは、図１０のデジタル相関二重サンプリング回路に含まれる第２変換回路の例を示すブロック図である。

図１１ａを参照すると、第２変換回路７００ａは第１グレー−２進変換器７１０ａ及び第２グレー−２進変換器７２０ａを含むことができる。

第１グレー−２進変換器７１０ａは、第１のＸＯＲゲート７１２ａ及び第１フリップフロップ７１４ａを含むことができる。第１のＸＯＲゲート７１２ａは、第１グレーコード（ＲＳＴＧ）のビットのうちの１つ及び第１フリップフロップ７１４ａの出力に対するＸＯＲ演算を遂行して、第１の２進コード（ＲＳＴＢ）のビットのうちの１つを発生することができる。第１フリップフロップ７１４ａは動作初期に第１初期値を格納し、以後に順次に第１のＸＯＲゲート７１２ａの出力を格納することができる。例えば、第１グレーコード（ＲＳＴＧ）の負数表現に対応する第１の２進コード（ＲＳＴＢ）を発生するために、前記第１初期値は“１”でありうる。

第２グレー−２進変換器７２０ａは第２のＸＯＲゲート７２２ａ及び第２フリップフロップ７２４ａを含むことができ、第１グレー−２進変換器７１０ａと実質的に同一な構造を有することができる。第２フリップフロップ７２４ａは、動作初期に前記第１初期値と異なる第２初期値を格納することができる。例えば、前記第２初期値は“０”でありうる。

一実施形態で、第２変換回路７００が図１１ａのように具現される場合に、図１０の第１及び第２スイッチ回路４５０ａ、５５０ａは第１グレーコード（ＲＳＴＧ）及び第２グレーコード（ＳＩＧＧ）のＭＳＢからＬＳＢまで順次に出力した以後に、またＬＳＢからＭＳＢまで順次に出力するように制御できる。

図１１ｂを参照すると、第２変換回路７００ｂは、第１グレー−２進変換器７１０ｂ及び第２グレー−２進変換器７２０ｂを含むことができる。

第１グレー−２進変換器７１０ｂは、第１のＸＯＲゲート７１２ｂ、第１の２進ビット発生器７１４ｂ、第１マルチプレクサ７１８ｂ及び第１フリップフロップ７１９ｂを含むことができる。第１の２進ビット発生器７１４ｂは、第１グレーコード（ＲＳＴＧ）の全てのビット（例えば、ＲＧ０、ＲＧ１）に対するＸＯＲ演算を遂行して第１の２進コード（ＲＳＴＢ）の第１の２進ビット（例えば、ＬＳＢであるＲＢ０）を発生することができ、ＸＯＲゲート７１５ｂ及びインバータ７１６ｂを含むことができる。第１マルチプレクサ７１８ｂは、選択信号（ＳＳ）に基づいて第１のＸＯＲゲート７１２ｂの出力及び第１の２進ビット発生器７１４ｂの出力のうちの１つを選択することができる。第１フリップフロップ７１９ｂは、第１マルチプレクサ７１８ｂの出力を格納することができる。第１のＸＯＲゲート７１２ｂは、第１グレーコード（ＲＳＴＧ）のビットのうちの１つ及び第１フリップフロップ７１９ｂの出力に対するＸＯＲ演算を遂行して第１の２進コード（ＲＳＴＢ）のビットのうち、前記第１の２進ビットを除外した１つのビットを発生することができる。

第２グレー−２進変換器７２０ｂは、第２のＸＯＲゲート７２２ｂ、第２の２進ビット発生器７２４ｂ、第２マルチプレクサ７２８ｂ、及び第２フリップフロップ７２９ｂを含むことができ、第２の２進ビット発生器７２４ｂがＸＯＲゲート７２５ｂのみを含むことを除外すれば、第１グレー−２進変換器７１０ｂと実質的に同一な構造を有することができる。

一実施形態で、第２変換回路７００が図１１ｂのように具現される場合に、図１０の第１及び第２スイッチ回路４５０ａ、５５０ａは第１グレーコード（ＲＳＴＧ）及び第２グレーコード（ＳＩＧＧ）の全てのビットを実質的に同時に出力した以後に、またＬＳＢからＭＳＢまで順次に出力するように制御できる。

図１２は、図９のデジタル相関二重サンプリング回路の他の例を示すブロック図である。

図１２を参照すると、デジタル相関二重サンプリング回路８００ｂは、第１ラッチ回路２００ｂ、第１変換回路３００ｂ、第２ラッチ回路５００ｂ、第２変換回路７００、及び演算回路６００を含み、第１スイッチ回路４５０ｂ及び第２スイッチ回路５５０ｂをさらに含むことができる。

図１２の第１ラッチ回路２００ｂ、第１変換回路３００ｂ、第２ラッチ回路５００ｂ、演算回路６００、第１スイッチ回路４５０ｂ、及び第２スイッチ回路５５０ｂは、図６の第１ラッチ回路２００ｂ、第１変換回路３００ｂ、第２ラッチ回路５００ｂ、演算回路６００、第１スイッチ回路４５０ｂ、及び第２スイッチ回路５５０ｂと各々実質的に同一であり、図１２の第２変換回路７００は図１０の第２変換回路７００と実質的に同一であるので、重複する説明は省略する。

図９から図１２を参照して前述したように、第２変換回路７００を第２ラッチ回路５００の後端に配置する場合に、グレーコードのビット数が増加しても第２変換回路７００の複雑度が増加しないことがある。

一方、図１から図１２を参照にして入力位相シフトコード（ＩＰＳＣ）が４フェーズまたは８フェーズの位相シフトコードである場合に基づいて本発明の実施形態を説明したが、入力位相シフトコード（ＩＰＳＣ）が２^ｎフェーズの位相シフトコードである場合にも本発明の実施形態が適用可能でありうる。例えば、入力位相シフトコード（ＩＰＳＣ）は同一な第１周期を有し、互いに位相が一部重畳する第１乃至第（２^ｎ−１）位相シフト信号を含み、この際、隣接した２つの位相シフト信号の位相差は前記第１周期の１／（２^ｎ＋１）でありうる。また、第１ラッチ回路は（２^ｎ−１）個のイメージラッチを含み、第２ラッチ回路はｎ個のリセットラッチを含み、第１及び第２変換回路は複数のＸＯＲゲートを含んで具現できる。

図１３は、本発明の実施形態に係るデジタル相関二重サンプリング回路を含むイメージセンサーを示すブロック図である。

図１３を参照すると、イメージセンサー１０００は、ピクセルアレイ１０１０、比較ブロック１０３０、及びデジタル相関二重サンプリングブロック１０５０を含む。イメージセンサー１０００は、ロードライバ１０２０、位相シフトコード発生器１０４０、直列加算器（serial adder）１０７０、電圧発生器１０８０、及びタイミングコントローラ１０９０をさらに含むことができる。

ピクセルアレイ１０１０は、入射光を感知して前記入射光に相応する複数のアナログピクセル信号（ＶＰＩＸ）を発生する。ピクセルアレイ１０１０は、複数の行（row）と複数の列（column）からなるマトリックス形態に配列された複数の単位ピクセルを含むことができる。

図１４は、図１３のイメージセンサーに含まれた単位ピクセルの一例を示す回路図である。

図１４を参照すると、単位ピクセル１１００は、光電変換部１１１０及び信号生成部１１１２を含む。

光電変換部１１１０は光電変換を遂行する。即ち、光電変換部１１１０は光積分モード（integration mode）で入射光を変換して光電荷を発生する。単位ピクセル１１００を含むイメージセンサーがＣＭＯＳイメージセンサーの場合に、前記光積分モードでＣＭＯＳイメージセンサーのシャッターが開放されて入射光により電子−正孔対のような電荷キャリアが光電変換部１１１０に生成されて被写体のイメージに関する情報が収集される。

信号生成部１１１２は、読出モード（readout mode）で前記光電変換により生成された光電荷に基づいてアナログピクセル信号（ＶＰＩＸ）を発生する。単位ピクセル１１００を含むイメージセンサーがＣＭＯＳイメージセンサーの場合に、前記光積分モード後の前記読出モードで前記シャッターが閉鎖され、電荷キャリアの形態に収集された前記被写体のイメージに関する情報に基づいてアナログピクセル信号（ＶＰＩＸ）が発生する。図１４では、４−トランジスタ構造の信号生成部１１１２を例示した。

具体的に、信号生成部１１１２は、転送トランジスタ１１２０、リセットトランジスタ１１４０、ドライブトランジスタ１１５０、及び選択トランジスタ１１６０を含むことができ、フローティング拡散ノード１１３０を含むことができる。転送トランジスタ１１２０は、光電変換部１１１０とフローティング拡散ノード１１３０との間に連結され、転送信号（ＴＸ）が印加されるゲートを含むことができる。リセットトランジスタ１１４０は、電源電圧（ＶＤＤ）とフローティング拡散ノード１１３０との間に連結され、リセット信号（ＲＸ）が印加されるゲートを含むことができる。ドライブトランジスタ１１５０は電源電圧（ＶＤＤ）と選択トランジスタ１１６０との間に連結され、フローティング拡散ノード１１３０と連結されたゲートを含むことができる。選択トランジスタ１１６０はドライブトランジスタ１１５０とアナログピクセル信号（ＶＰＩＸ）を出力する出力端子との間に連結され、選択信号（ＳＥＬ）が印加されるゲートを含むことができる。

また、図１３を参照すると、ロードライバ１０２０はピクセルアレイ１０１０の各ローに連結され、ロー制御信号（ＲＣＯＮ）に基づいて前記各ローを駆動する駆動信号を生成する。

電圧発生器１０８０は、ランプイネーブル信号（ＲＥＮ）に基づいてランプ信号（ＲＡＭＰ）を発生する。位相シフトコード発生器１０４０は、クロック信号（ＣＬＫ）に基づいて入力位相シフトコード（ＩＰＳＣ）を発生する。

比較ブロック１０３０は、複数のアナログピクセル信号（ＶＰＩＸ）とランプ信号（ＶＲＡＭＰ）とを比較して複数の第１及び第２制御信号（ＣＳ１、ＣＳ２）を発生する。比較ブロック１０３０は、ピクセルアレイ１０１０の各コラムに連結される複数の比較器１０３１、１０３２、１０３３を含むことができる。

デジタル相関二重サンプリングブロック１０５０は、複数の第１及び第２制御信号（ＣＳ１、ＣＳ２）、及び入力位相シフトコード（ＩＰＳＣ）に基づいてデジタル相関二重サンプリングを遂行して複数のアナログピクセル信号（ＶＰＩＸ）に相応する複数の有効イメージ２進コード（ＩＢ）を発生する。デジタル相関二重サンプリングブロック１０５０は、複数の比較器１０３１、１０３２、１０３３と連結される複数のデジタル相関二重サンプリング回路１０５１、１０５２、１０５３を含むことができる。

複数のデジタル相関二重サンプリング回路１０５１、１０５２、１０５３の各々は、図１から図１２を参照して前述した本発明の実施形態に係るデジタル相関二重サンプリング回路でありうる。具体的に、各デジタル相関二重サンプリング回路は、第１ラッチ回路、第１変換回路、第２ラッチ回路、第２変換回路、及び演算回路を含み、この際、第２変換回路は第１変換回路と第２ラッチ回路との間に配置されるか、または第２ラッチ回路と演算回路との間に配置できる。各コラム内で位相シフトコードをグレーコード及び２進コードに順次に変換する方式により有効イメージ２進コード（ＩＢ）を発生し、相対的に低い周波数を有する位相シフト信号のみを用いて相対的に詳細な情報の表現が可能であり、電力消費が減少できる。

直列加算器１０７０は、複数の有効イメージ２進コード（ＩＢ）を足して映像データ（ＩＭＧ）を発生することができる。

タイミングコントローラ１０９０は、イメージセンサー１０００の全般的な動作タイミングを制御することができる。例えば、タイミングコントローラ１０９０は、ロー制御信号（ＲＣＯＮ）、ランプイネーブル信号（ＲＥＮ）、クロック信号（ＣＬＫ）などを発生することができる。

図１５は、本発明の実施形態に係るデジタル相関二重サンプリング回路を含むイメージセンサーを示すブロック図である。

図１５を参照すると、イメージセンサー１０００ａは、ピクセルアレイ１０１０、比較ブロック１０３０、及びデジタル相関二重サンプリングブロック１０５０を含む。イメージセンサー１０００ａは、ロードライバ１０２０、位相シフトコード発生器１０４０、カウンターブロック１０６０、直列加算器１０７０、電圧発生器１０８０、及びタイミングコントローラ１０９０をさらに含むことができる。

カウンターブロック１０６０をさらに含むことを除外すれば、図１５のイメージセンサー１０００ａは、図１３のイメージセンサー１０００と実質的に同一でありうる。

カウンターブロック１０６０はデジタル相関二重サンプリングブロック１０５０と直列加算器１０７０との間に配置され、複数のデジタル相関二重サンプリング回路１０５１、１０５２、１０５３と連結される複数のカウンター１０６１、１０６２、１０６３を含むことができる。

図１５の実施形態で、複数のデジタル相関二重サンプリング回路１０５１、１０５２、１０５３で発生する複数の有効イメージ２進コード（ＩＢ）は、全体有効イメージ成分のうちのＬＳＢ部分に対応することができ、複数のカウンター１０６１、１０６２、１０６３から出力される２進コードは前記全体有効イメージ成分に対応することができる。言い換えると、デジタル相関二重サンプリングブロック１０５０は前記全体有効イメージ成分のうちのＬＳＢ部分を発生することに用いられ、カウンターブロック１０６０は前記全体有効イメージ成分のうちのＭＳＢ部分を発生することに用いられる。

直列加算器１０７０は、カウンターブロック１０６０の出力を足して映像データ（ＩＭＧ）を発生することができる。

図１６は、本発明の実施形態に係るイメージセンサーを含むコンピューティングシステムを示すブロック図である。

図１６を参照すると、コンピューティングシステム２０００は、プロセッサ２０１０、メモリ装置２０２０、格納装置２０３０、イメージセンサー２０４０、入出力装置２０５０、及び電源装置２０６０を含む。

プロセッサ２０１０はコンピューティングシステム２０００の動作に必要な特定計算またはタスク（task）を遂行することができ、メモリ装置２０２０及び格納装置２０３０はコンピューティングシステム２０００の動作に必要なデータを格納することができる。例えば、プロセッサ２０１０はマイクロプロセッサ（micro-processor）、ＣＰＵ（central processing nit）、ＡＰ（application processor）などを含み、メモリ装置２０２０は揮発性メモリ及び／又は不揮発性メモリを含み、格納装置２０３０はＳＳＤ（solid state drive）、ＨＤＤ（harddisk drive）、ＣＤ−ＲＯＭなどを含むことができる。入出力装置２０５０は、キーボード、キーパッド、マウスなどの入力手段、及びプリンタ、ディスプレイなどの出力手段を含むことができる。電源装置２０６０は、コンピューティングシステム２０００の動作に必要な動作電圧を供給することができる。

イメージセンサー２０４０は、本発明の実施形態に係るデジタル相関二重サンプリング回路を含み、相対的に低い周波数を有する位相シフト信号のみを用いて相対的に詳細な情報の表現が可能であり、電力消費が減少できる。

本発明はデジタル相関二重サンプリング回路を備えるイメージセンサー及びこれを含む電子機器に有用に適用されることができ、コンピュータ（computer）、ノートブック（laptop）、携帯電話（cellular）、スマートフォン（smart phone）、ＭＰ３プレーヤ、ＰＤＡ（personal digital assistants）、ＰＭＰ（portable multimedia player）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（portable game console）、ナビゲーション（navigation）機器、ウェアラブル（wearable）機器、物のインターネット（internet of things；ＩｏＴ）機器、ＶＲ（virtual reality）機器、ＡＲ（augmented reality）機器などの多様な電子機器に有用に適用できる。

前記では本発明の好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解するはずである。

１００ デジタル相関二重サンプリング回路
２００ 第１ラッチ回路
３００ 第１変換回路
４００、７００ 第２変換回路
４５０ 第１スイッチ回路
５００ 第２ラッチ回路
５５０ 第２スイッチ回路
６００ 演算回路
６１０ １ビット全加算器
１０００ イメージセンサー
１０１０ ピクセルアレイ
１０２０ ロードライバ
１０３０ 比較ブロック
１０４０ 位相シフトコード発生器
１０５０ デジタル相関二重サンプリングブロック
１０６０ カウンターブロック
１０７０ 直列加算器
１０８０ 電圧発生器
１０９０ タイミングコントローラ

Claims (20)

1. 第１制御信号に基づいて入力位相シフトコードをラッチして、リセット成分を示す第１位相シフトコード、及びイメージ成分を示す第２位相シフトコードを順次に格納する第１ラッチ回路と、
   前記第１位相シフトコード及び前記第２位相シフトコードを変換して、第１グレーコード及び第２グレーコードを発生する第１変換回路と、
   前記第１グレーコード及び前記第２グレーコードを変換して、第１の２進コード及び第２の２進コードを発生する第２変換回路と、
   第２制御信号に基づいて前記第２変換回路の出力をラッチして、前記第１の２進コードを格納する第２ラッチ回路と、
   前記第１の２進コード及び前記第２の２進コードに基づいて前記イメージ成分から前記リセット成分を減算する動作をビット単位で遂行して有効イメージ成分を示す第３の２進コードを発生し、前記第３の２進コードをビット単位で順次に出力する演算回路と、を含むデジタル相関二重サンプリング回路。
2. 前記入力位相シフトコードは、同一な周期を有し、互いに位相が一部重畳する複数の位相シフト信号を含み、
   前記第１グレーコード及び前記第２グレーコードの最下位ビット（ＬＳＢ）は前記複数の位相シフト信号のうちの少なくとも２つに基づいて発生し、前記第１グレーコード及び前記第２グレーコードの最上位ビット（ＭＳＢ）は前記複数の位相シフト信号のうちの１つに基づいて発生することを特徴とする、請求項１に記載のデジタル相関二重サンプリング回路。
3. 前記複数の位相シフト信号は、第１、第２、及び第３位相シフト信号を含み、
   前記第１変換回路は、
   前記第１位相シフト信号に対応する第１位相シフトビットを前記最上位ビットに対応する第１グレービットで出力する第１信号ラインと、
   前記第２及び第３位相シフト信号に対応する第２及び第３位相シフトビットに対するＸＯＲ演算を遂行して、第２グレービットを発生する第１のＸＯＲゲートと、を含むことを特徴とする、請求項２に記載のデジタル相関二重サンプリング回路。
4. 前記第２変換回路は、
   前記第１グレービットと符号決定ビットに対するＸＯＲ演算を遂行して、第１の２進ビットを発生する第２のＸＯＲゲートと、
   前記第２グレービットと前記第１の２進ビットに対するＸＯＲ演算を遂行して、第２の２進ビットを発生する第３のＸＯＲゲートと、を含むことを特徴とする、請求項３に記載のデジタル相関二重サンプリング回路。
5. 前記第１信号ラインは、前記リセット成分を検出する第１区間で前記第１グレーコードの最上位ビットである第１リセットグレービットを出力し、
   前記第１のＸＯＲゲートは、前記第１区間で前記第１グレーコードの第２リセットグレービットを発生し、
   前記第２のＸＯＲゲートは、前記第１区間で前記第１の２進コードの第１リセット２進ビットを発生し、
   前記第３のＸＯＲゲートは、前記第１区間で前記第１の２進コードの第２リセット２進ビットを発生することを特徴とする、請求項４に記載のデジタル相関二重サンプリング回路。
6. 前記第１信号ラインは、前記イメージ成分を検出する第２区間で前記第２グレーコードの最上位ビットである第１イメージグレービットを出力し、
   前記第１のＸＯＲゲートは、前記第２区間で前記第２グレーコードの第２イメージグレービットを発生し、
   前記第２のＸＯＲゲートは、前記第２区間で前記第２の２進コードの第１イメージ２進ビットを発生し、
   前記第３のＸＯＲゲートは、前記第２区間で前記第２の２進コードの第２イメージ２進ビットを発生することを特徴とする、請求項５に記載のデジタル相関二重サンプリング回路。
7. 前記符号決定ビットは、前記第１区間で論理ハイレベルを有し、前記第２区間で論理ローレベルを有することを特徴とする、請求項６に記載のデジタル相関二重サンプリング回路。
8. 前記第２ラッチ回路は、
   前記第２制御信号に応答して前記第２及び第３のＸＯＲゲートの出力をラッチする第１及び第２リセットラッチを含むことを特徴とする、請求項４に記載のデジタル相関二重サンプリング回路。
9. 前記第１ラッチ回路は、
   前記第１制御信号に応答して前記第１、第２、及び第３位相シフト信号をラッチする第１、第２、及び第３イメージラッチを含むことを特徴とする、請求項３に記載のデジタル相関二重サンプリング回路。
10. 前記複数の位相シフト信号は、第１周期を有する第１乃至第（２^ｎ−１）（ｎは２以上の自然数）位相シフト信号を含み、
    前記第１乃至第（２^ｎ−１）位相シフト信号のうち、隣接した２つの位相シフト信号の位相差は前記第１周期の１／（２^ｎ＋１）であることを特徴とする、請求項２に記載のデジタル相関二重サンプリング回路。
11. 前記第１の２進コードは、前記第１グレーコードの負数表現に対応し、
    前記演算回路は、
    前記第１の２進コードと前記第２の２進コードをビット単位で足して前記第３の２進コードを発生する１ビット全加算器を含むことを特徴とする、請求項１に記載のデジタル相関二重サンプリング回路。
12. 前記第２ラッチ回路に格納された前記第１の２進コードをビット単位で前記１ビット全加算器に順次に提供する第１スイッチ回路と、
    前記第２変換回路から出力される前記第２の２進コードをビット単位で前記１ビット全加算器に順次に提供する第２スイッチ回路をさらに含むことを特徴とする、請求項１１に記載のデジタル相関二重サンプリング回路。
13. 第１制御信号に基づいて入力位相シフトコードをラッチして、リセット成分を示す第１位相シフトコード及びイメージ成分を示す第２位相シフトコードを順次に格納する第１ラッチ回路と、
    前記第１位相シフトコード及び前記第２位相シフトコードを変換して、第１グレーコード及び第２グレーコードを発生する第１変換回路と、
    第２制御信号に基づいて前記第１変換回路の出力をラッチして、前記第１グレーコードを格納する第２ラッチ回路と、
    前記第１グレーコード及び前記第２グレーコードを変換して、第１の２進コード及び第２の２進コードを発生する第２変換回路と、
    前記第１の２進コード及び前記第２の２進コードに基づいて前記イメージ成分から前記リセット成分を減算する動作をビット単位で遂行して有効イメージ成分を示す第３の２進コードを発生し、前記第３の２進コードをビット単位で順次に出力する演算回路と、を含む、デジタル相関二重サンプリング回路。
14. 前記第２変換回路は、
    前記第１グレーコードをビット単位で変換して前記第１の２進コードを発生する第１グレー−２進変換器と、
    前記第２グレーコードをビット単位で変換して前記第２の２進コードを発生する第２グレー−２進変換器と、を含むことを特徴とする、請求項１３に記載のデジタル相関二重サンプリング回路。
15. 前記第１グレー−２進変換器は、
    第１のＸＯＲゲートと、
    前記第１のＸＯＲゲートの出力を格納する第１フリップフロップと、を含み、
    前記第１のＸＯＲゲートは前記第１グレーコードのビットのうちの１つ及び前記第１フリップフロップの出力に対するＸＯＲ演算を遂行して前記第１の２進コードのビットのうちの１つを発生することを特徴とする、請求項１４に記載のデジタル相関二重サンプリング回路。
16. 前記第１グレー−２進変換器は、
    第１のＸＯＲゲートと、
    前記第１グレーコードの全てのビットに対するＸＯＲ演算を遂行して前記第１の２進コードの第１の２進ビットを発生する第１の２進ビット発生器と、
    選択信号に基づいて前記第１のＸＯＲゲートの出力及び前記第１の２進ビット発生器の出力のうちの１つを選択する第１マルチプレクサと、
    前記第１マルチプレクサの出力を格納する第１フリップフロップと、を含み、
    前記第１のＸＯＲゲートは、前記第１グレーコードのビットのうちの１つ及び前記第１フリップフロップの出力に対するＸＯＲ演算を遂行して前記第１の２進コードのビットのうちの前記第１の２進ビットを除外した１つのビットを発生することを特徴とする、請求項１４に記載のデジタル相関二重サンプリング回路。
17. 前記第２ラッチ回路に格納された前記第１グレーコードをビット単位で前記第１グレー−２進変換器に順次に提供する第１スイッチ回路と、
    前記第１変換回路から出力される前記第２グレーコードをビット単位で前記第２グレー−２進変換器に順次に提供する第２スイッチ回路と、をさらに含むことを特徴とする、請求項１４に記載のデジタル相関二重サンプリング回路。
18. 入射光を感知して前記入射光に相応する複数のアナログピクセル信号を発生するピクセルアレイと、
    前記複数のアナログピクセル信号とランプ信号を比較して複数の第１及び第２制御信号を発生する比較ブロックと、
    前記複数の第１及び第２制御信号及び入力位相シフトコードに基づいてデジタル相関二重サンプリングを遂行して複数の有効イメージ２進コードを発生し、複数のデジタル相関二重サンプリング回路を含むデジタル相関二重サンプリングブロックと、を含み、
    前記複数のデジタル相関二重サンプリング回路の各々は、
    前記複数の第１制御信号のうちの１つに基づいて前記入力位相シフトコードをラッチして、リセット成分を示す第１位相シフトコード及びイメージ成分を示す第２位相シフトコードを順次に格納する第１ラッチ回路と、
    前記第１位相シフトコード及び前記第２位相シフトコードを変換して、第１グレーコード及び第２グレーコードを発生する第１変換回路と、
    前記第１グレーコード及び前記第２グレーコードを変換して、第１の２進コード及び第２の２進コードを発生する第２変換回路と、
    前記複数の第２制御信号のうちの１つに基づいて前記第１の２進コードまたは前記第１グレーコードを格納する第２ラッチ回路と、
    前記第１の２進コード及び前記第２の２進コードに基づいて前記イメージ成分から前記リセット成分を減算する動作をビット単位で遂行して有効イメージ成分を示す第３の２進コードを発生し、前記第３の２進コードをビット単位で順次に出力する演算回路と、を含む、イメージセンサー。
19. 前記第２変換回路は前記第１変換回路と前記第２ラッチ回路との間に配置され、
    前記第２ラッチ回路は前記複数の第２制御信号のうちの１つに基づいて前記第２変換回路の出力をラッチして、前記第１の２進コードを格納することを特徴とする、請求項１８に記載のイメージセンサー。
20. 前記第２変換回路は前記第２ラッチ回路と前記演算回路との間に配置され、
    前記第２ラッチ回路は前記複数の第２制御信号のうちの１つに基づいて前記第１変換回路の出力をラッチして、前記第１グレーコードを格納することを特徴とする、請求項１８に記載のイメージセンサー。

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