CN109561265B - 数字相关双采样电路和包括其的图像传感器 - Google Patents

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Abstract

本申请提供了一种数字相关双采样(CDS)电路和一种图像传感器。该数字相关双采样电路包括第一锁存电路、第一转换电路、第二转换电路、第二锁存电路和计算电路。第一锁存电路基于第一控制信号锁存输入相移码，以存储第一相移码和第二相移码。第一转换电路将第一相移码和第二相移码转换为第一格雷码和第二格雷码。第二转换电路将第一格雷码和第二格雷码转换为第一二进制码和第二二进制码。第二锁存电路基于第二控制信号锁存第二转换电路的输出，以存储第一二进制码。计算电路对第一二进制码和第二二进制码操作，以产生第三二进制码，并且输出第三二进制码。

Description

数字相关双采样电路和包括其的图像传感器
相关申请的交叉引用
该申请要求于2017年9月25日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0123532的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
示例实施例整体涉及相关双采样(CDS)技术，更具体地说，涉及数字CDS电路和包括数字CDS电路的图像传感器。
背景技术
互补金属氧化物半导体(CMOS)图像传感器已用作用于拍摄图像的装置。通常，由于像素的固有特性(诸如固定模式噪声(FPN))之间的差异，从CMOS图像传感器的像素阵列输出的模拟像素信号可具有变化，并且由于与CMOS图像传感器的像素阵列的各列对应的模数(ADC)转换器的特性之间的差异，基于模拟像素信号产生的数字像素信号可具有变化。为了补偿这种变化，可以使用CDS技术来操作CMOS图像传感器。最近，CMOS图像传感器的帧率和工作频率已增加，因此CMOS图像传感器的功耗也会增加。
发明内容
本发明构思的至少一个示例实施例提供了能够以相对高的速度和低功耗操作的数字CDS电路。
本发明构思的至少一个示例实施例提供了包括数字CDS电路的图像传感器。
根据示例实施例，一种数字CDS电路包括第一锁存电路、第一转换电路、第二转换电路、第二锁存电路和计算电路。第一锁存电路基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码。第一相移码表示复位分量。第二相移码表示图像分量。第一转换电路将第一相移码和第二相移码分别转换为第一格雷码和第二格雷码。第二转换电路将第一格雷码和第二格雷码分别转换为第一二进制码和第二二进制码。第二锁存电路基于第二控制信号锁存第二转换电路的输出，以存储第一二进制码。计算电路基于第一二进制码和第二二进制码从图像分量中减去复位分量，以产生第三二进制码，并且按次序输出第三二进制码。第三二进制码表示有效图像分量。
根据本发明构思的示例实施例，一种数字CDS电路包括第一锁存电路、第一转换电路、第二锁存电路、第二转换电路和计算电路。第一锁存电路基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码。第一相移码表示复位分量。第二相移码表示图像分量。第一转换电路将第一相移码和第二相移码分别转换为第一格雷码和第二格雷码。第二锁存电路基于第二控制信号锁存第一转换电路的输出，以存储第一格雷码。第二转换电路将第一格雷码和第二格雷码分别转换为第一二进制码和第二二进制码。计算电路基于第一二进制码和第二二进制码从图像分量中减去复位分量，以产生第三二进制码，并且按次序输出第三二进制码。第三二进制码表示有效图像分量。
根据本发明构思的示例实施例，一种图像传感器包括像素阵列、比较块和数字CDS块。像素阵列基于入射光产生多个模拟像素信号。比较块将所述多个模拟像素信号与斜坡信号比较，以产生多个第一控制信号和多个第二控制信号。数字CDS块包括多个数字CDS电路，并且基于所述多个第一控制信号、所述多个第二控制信号和输入相移码执行数字CDS，以产生多个有效图像二进制码。所述多个数字CDS电路中的每一个包括第一锁存电路、第一转换电路、第二转换电路、第二锁存电路和计算电路。第一锁存电路基于所述多个第一控制信号之一锁存输入相移码，以按次序存储第一相移码和第二相移码。第一相移码表示复位分量。第二相移码表示图像分量。第一转换电路将第一相移码和第二相移码分别转换为第一格雷码和第二格雷码。第二转换电路将第一格雷码和第二格雷码分别转换为第一二进制码和第二二进制码。第二锁存电路基于所述多个第二控制信号之一存储第一二进制码或第一格雷码。计算电路基于第一二进制码和第二二进制码从图像分量中减去复位分量，以产生第三二进制码，并且按次序输出第三二进制码。第三二进制码表示有效图像分量。
在根据本发明构思的示例实施例的数字CDS电路和包括数字CDS电路的图像传感器中，可在图像传感器的每一列中执行CDS操作，并且可通过按次序将相移码转换为格雷码和将格雷码转换为二进制码来产生有效图像二进制码。数字CDS电路可基于具有相对低的频率的相移码来操作，并且可与基于格雷码操作的常规数字CDS电路具有基本相同的输出或计算结果。换句话说，可通过具有相对低的频率的相移码实施相对准确和/或详细的表示，因此可降低功耗。
附图说明
将根据从下面结合附图的详细描述更清楚地理解示出性、非限制性示例实施例。
图1是示出根据本发明构思的示例实施例的数字CDS电路的框图。
图2是示出图1的数字CDS电路的示例的框图。
图3A和图3B是描述图2的数字CDS电路的操作的示图。
图4、图5A、图5B和图5C是描述根据本发明构思的示例实施例的数字CDS电路的操作的示图。
图6是示出图1的数字CDS电路的另一示例的框图。
图7A、图7B、图8A和图8B是描述图6的数字CDS电路的操作的示图。
图9是示出根据示例实施例的数字CDS电路的框图。
图10是示出图9的数字CDS电路的示例的框图。
图11A和图11B是示出包括在图10的数字CDS电路中的第二转换电路的示例的框图。
图12是示出图9的数字CDS电路的另一示例的框图。
图13是示出包括根据本发明构思的示例实施例的数字CDS电路的图像传感器的框图。
图14是示出包括在图13的图像传感器中的单元像素的示例的电路图。
图15是示出包括根据本发明构思的示例实施例的数字CDS电路的图像传感器的框图。
图16是示出包括根据本发明构思的示例实施例的图像传感器的计算系统的框图。
具体实施方式
将参照示出了本发明构思的实施例的附图更完全地描述本发明构思的各个示例实施例。然而，本发明构思可按照许多不同形式实施，并且不应理解为限于本文阐述的实施例。相同的标号在本申请中始终指代相同元件。
图1是示出根据本发明构思的示例实施例的数字相关双采样(CDS)电路100的框图。
参照图1，数字CDS电路100可包括第一锁存电路200、第一转换电路300、第二转换电路400、第二锁存电路500和计算电路600。
第一锁存电路200可基于第一控制信号CS1锁存输入相移码IPSC，以按次序存储第一相移码RSTP和第二相移码SIGP。第一相移码RSTP表示复位分量，第二相移码SIGP表示图像分量或信号分量。
复位分量和图像分量可指包括在从图像传感器的像素阵列输出的模拟像素信号中的分量。如将参照图13进行的描述，数字CDS电路100可包括在图像传感器中，并且可设置在像素阵列的后级。
第一转换电路300可将第一相移码RSTP和第二相移码SIGP分别转换为第一格雷码RSTG和第二格雷码SIGG。在授予Frank Gray的标题为“Pulse Code Communication”的美国专利No.2,632,058中描述了也被称作反射二进制码的格雷码。第二转换电路400可将第一格雷码RSTG和第二格雷码SIGG分别转换为第一二进制码RSTB和第二二进制码SIGB。
与第一相移码RSTP相似，第一格雷码RSTG和第一二进制码RSTB中的每一个可表示复位分量。与第二相移码SIGP相似，第二格雷码SIGG和第二二进制码SIGB中的每一个可表示图像分量。
第二锁存电路500可基于第二控制信号CS2锁存第二转换电路400的输出，以存储第一二进制码RSTB。
计算电路600可基于第一二进制码RSTB和第二二进制码SIGB从图像分量中逐位减去复位分量，以产生第三二进制码IB，并且可按次序逐位输出第三二进制码IB。如本文所用，“逐位”意指将给定值的各个位被依次处理。第三二进制码IB可表示有效图像分量。通过从图像分量中减去复位分量来获得有效图像分量的操作可被称作CDS操作，或简单地称作CDS。为了逐位产生第三二进制码IB，计算电路600可从第二锁存电路500逐位接收第一二进制码RSTB，并且可从第二转换电路400逐位接收第二二进制码SIGB。
在一些示例实施例中，输入相移码IPSC可包括具有相同周期的多个相移信号。所述多个相移信号中的每一个的相位可与所述多个相移信号中的其它相移信号的相位部分地重叠。例如，所述多个相移信号可包括第一至第(2n-1)相移信号，其中n是大于或等于2的自然数。如本文所用，第k相移信号将被认为邻近于第(k-1)相移信号和第(k+1)相移信号。如将参照图2和图6进行的描述，可基于所述多个相移信号中的至少两个产生第一格雷码RSTG的最低有效位(LSB)和第二格雷码SIGG的LSB。可基于所述多个相移信号之一产生第一格雷码RSTG的最高有效位(MSB)和第二格雷码SIGG的MSB。
在一些示例实施例中，第一锁存电路200和第二锁存电路500中的每一个可包括多个锁存器。第一转换电路300和第二转换电路400中的每一个可包括至少一个XOR门。计算电路600可包括1比特全加器。
图2是示出图1的数字CDS电路100的示例的框图。图3A和图3B是用于描述图2的数字CDS电路100a的操作的示图。图3A示出了用于产生2比特格雷码的两个格雷信号G<0>和G<1>的波形。图3B示出了用于图2的数字CDS电路100a中并且用于产生2比特格雷码的相移信号P<10>、P<11>、P<12>和P<13>的波形。
参照图2、图3A和图3B，数字CDS电路100a可包括第一锁存电路200a、第一转换电路300a、第二转换电路400a、第二锁存电路500a和计算电路600。图2的第一锁存电路200a、第一转换电路300a、第二转换电路400a、第二锁存电路500a和计算电路600可与图1所示的第一锁存电路200、第一转换电路300、第二转换电路400、第二锁存电路500和计算电路600相同或相似。数字CDS电路100a还可包括第一开关电路450a和第二开关电路550a。
图2的数字CDS电路100a可基于包括四个相移信号P<10>、P<11>、P<12>和P<13>中的三个相移信号P<10>、P<11>和P<12>的输入相移码IPSC产生2比特格雷码。所述四个相移信号P<10>、P<11>、P<12>和P<13>可具有相同周期，并且所述四个相移信号中的每一个的相位可与所述四个相移信号中的其它的相移信号的相位部分地重叠。换句话说，用于图2的数字CDS电路100a中的输入相移码IPSC可为4相位相移码。
第一锁存电路200a可包括多个图像锁存器210a、220a和230a。图像锁存器210a可响应于第一控制信号CS1锁存相移信号P<10>。图像锁存器220a可响应于第一控制信号CS1锁存相移信号P<12>。图像锁存器230a可响应于第一控制信号CS1锁存相移信号P<11>。所述多个图像锁存器210a、220a和230a的数量可基本等于包括在输入相移码IPSC中的相移信号P<10>、P<11>和P<12>的数量。
第一转换电路300a可包括XOR门310a和信号线L1。信号线L1可输出存储在图像锁存器230a中并且对应于相移信号P<11>的相移位，作为格雷码的MSB(例如，G<1>)。XOR门310a可对存储在图像锁存器210a和220a中并且对应于相移信号P<10>和P<12>的相移位执行XOR运算，以产生格雷码的LSB(例如，G<0>)。
第二转换电路400a可包括多个XOR门410a和420a。XOR门420a可对从信号线L1输出的格雷码的MSB和符号确定位SDB执行XOR运算，以产生二进制码的MSB。XOR门410a可对从XOR门420a输出的二进制码的MSB和从XOR门310a输出的格雷码的LSB执行XOR运算，以产生二进制码的LSB。
第二锁存电路500a可包括多个复位锁存器510a和520a。复位锁存器510a可响应于第二控制信号CS2锁存从XOR门410a输出的二进制码的LSB。复位锁存器520a可响应于第二控制信号CS2锁存从XOR门420a输出的二进制码的MSB。所述多个复位锁存器510a和520a的数量可基本等于通过第二转换电路400a产生的二进制码的比特数量和/或通过第一转换电路300a产生的格雷码的比特数量。
第一开关电路450a可逐位将存储在第二锁存电路500a中的二进制码按次序提供至计算电路600。第一开关电路450a可包括多个开关460a和470a。所述多个开关460a和470a中的每一个可将被包括在第二锁存电路500a中的所述多个复位锁存器510a和520a中的对应的一个与复位信号线LRST选择性地连接。复位信号线LRST可将第一二进制码RSTB提供至计算电路600。
第二开关电路550a可逐位将从第二转换电路400a输出的二进制码按次序提供至计算电路600。第二开关电路550a可包括多个开关560a和570a。所述多个开关560a和570a中的每一个可将被包括在第二转换电路400a中的所述多个XOR门410a和420a中的对应的一个与图像信号线LSIG选择性地连接。图像信号线LSIG可将第二二进制码SIGB提供至计算电路600。
计算电路600可包括1比特全加器610和触发器(FF)620。1比特全加器610可包括连接至图像信号线LSIG的第一输入端子、连接至复位信号线LRST的第二输入端子、接收触发器620的输出的第三输入端子、逐位输出第三二进制码IB的第一输出端子和输出进位位的第二输出端子。触发器620可存储从1比特全加器610的第二输出端子输出的进位位。例如，第一二进制码RSTB可对应于第一格雷码RSTG的负表示，并且1比特全加器610可将第二二进制码SIGB逐位加至第一二进制码RSTB，以产生第三二进制码IB。
如图3A所示，用于产生2比特格雷码的格雷信号G<0>和G<1>可具有不同周期。例如，用于产生2比特格雷码的MSB的格雷信号G<1>的周期可为“PA”，并且用于产生2比特格雷码的LSB的格雷信号G<0>的周期可为“PA”的约一半(例如，“PA/2”)。换句话说，格雷信号G<0>的频率可为格雷信号G<1>的频率的两倍。与普通二进制码不同，可将格雷码实施为使得两个连续的值仅有一个比特不同，从而当将格雷码用作输入/输出(I/O)码时可减小数据误差。然而，频率和功耗可随着操作速度增大而增大。
如图3B所示，用于产生2比特格雷码的相移信号P<10>、P<11>、P<12>和P<13>可具有相同周期。例如，相移信号P<10>、P<11>、P<12>和P<13>中的每一个的周期可为“PA”，其基本等于用于产生2比特格雷码的MSB的格雷信号G<1>的周期。相移信号P<10>、P<11>、P<12>和P<13>中的每一个的相位可与相移信号P<10>、P<11>、P<12>和P<13>中的其它相移信号的相位部分地重叠，并且两个邻近的(见图2)相移信号(例如，相移信号P<10>和P<11>)之间的相位差可为“PA/8”。另外，在图2的数字CDS电路100a中可不使用相移信号P<13>，因此，在图3B中通过虚线示出了相移信号P<13>。图3B按照有助于理解图2的数字CDS电路的操作的方式示出了彼此相邻排列的相移信号P<10>、P<11>、P<12>和P<13>。应该注意，相移信号P<10>、P<11>、P<12>和P<13>中的在图3B中彼此相邻的相移信号在图2的相移信号P<10>、P<11>、P<12>和P<13>的排列方式中可不彼此相邻。
如参照图2、图3A和图3B所述的，可输出对应于相移信号P<11>的相移位作为格雷码的MSB，因为格雷信号G<1>和相移信号P<11>具有相同波形。另外，可通过对对应于相移信号P<10>和P<12>的相移位执行XOR运算来产生格雷码的LSB，因为格雷信号G<0>和通过对相移信号P<10>和P<12>执行XOR运算而产生的信号具有相同的波形。相移信号P<10>的相位可领先于相移信号P<11>的相位，并且相移信号P<12>的相位可落后于相移信号P<11>的相位。
根据示例实施例的数字CDS电路100a可基于具有相对低的频率的相移信号P<10>、P<11>和P<12>进行操作，并且可与基于格雷信号G<0>和G<1>操作的常规数字CDS电路具有基本相同的输出或计算结果。在图2、图3A和图3B的示例中，相移信号P<10>、P<11>和P<12>中的每一个的频率可为格雷信号G<0>的频率的约一半。换句话说，通过利用额外的锁存器和XOR门，可通过相对低的频率实现相对准确和/或详细的表示，因此可降低功耗。
图4、图5A、图5B和图5C是描述根据本发明构思的示例实施例的数字CDS电路(例如，图1的100和/或图2的100a)的操作的示图。图4是示出根据CDS操作的信号改变的时序图。在图4中，LC1和LC2分别表示存储在图1中的第一锁存电路200和第二锁存电路500中的码的状态。图5A、图5B和图5C示出了在检测复位分量和图像分量的时间段期间图2的数字CDS电路100a的操作。
参照图1和图4，在时间t1，模拟像素信号VPIX具有复位电平RL，并且斜坡信号VRAMP具有比复位电平RL高出偏移值的偏移电平OFL。如将参照图13和图14进行描述的，可从包括在图像传感器中的电压产生器中产生斜坡信号VRAMP，并且可从包括在图像传感器中的像素阵列中产生模拟像素信号VPIX。模拟像素信号VPIX可包括复位分量和图像分量。复位电平RL可对应于模拟像素信号VPIX的复位分量。
在时间t2，激活斜坡信号VRAMP，使其以恒定斜率从偏移电平OFL开始减小。施加至第一锁存电路200的输入相移码IPSC在时间t2之前可具有(例如，保持)初始状态，并且从时间t2开始可具有预定波形(例如，图3B所示的波形)。
在从时间t2至时间t5的用于检测复位分量的第一时间段中，通过将激活的斜坡信号VRAMP与模拟像素信号VPIX进行比较来确定第一控制信号CS1发生转变的时间点。由于斜坡信号VRAMP的电平在从时间t2至时间t3的时间段中高于模拟像素信号VPIX的电平，并且在从时间t3至时间t5的时间段中低于模拟像素信号VPIX的电平，因此第一控制信号CS1在时间t3发生转变。例如，第一控制信号CS1可从逻辑高电平转变为逻辑低电平。
另外，在时间t3，第一锁存电路200响应于第一控制信号CS1的转变点(例如，下降沿)临时存储第一相移码RSTP，并且输出存储的第一相移码RSTP。第一相移码RSTP的值可对应于复位计数时间段RC的长度。
在时间t3之后的时间t4，第二控制信号CS2发生转变。例如，第二控制信号CS2可从逻辑高电平转变为逻辑低电平。第二锁存电路500响应于第二控制信号CS2的转变点(例如，下降沿)存储从第二转换电路400输出的第一二进制码RSTB。
在时间t5，将斜坡信号VRAMP去激活，并且使其再次具有偏移电平OFL。在时间t6，通过包括在图像传感器的单元像素中的光电转换单元收集的光电荷转移至包括在图像传感器中的浮动扩散节点，并且模拟像素信号VPIX的电平从复位电平RL改变为图像电平SL。图像电平SL可对应于模拟像素信号VPIX的图像分量。另外，在时间t6，第一控制信号CS1和第二控制信号CS2可从逻辑低电平转变为逻辑高电平。
在时间t7，将斜坡信号VRAMP激活，使其再次以恒定斜率从偏移电平OFL开始减小。施加至第一锁存电路200的输入相移码IPSC可在时间t5之后的任何时间点被初始化，在时间t7之前可具有(例如，保持)初始状态，并且从时间t7开始可再次具有预定波形。
在从时间t7至时间t9的用于检测图像分量的第二时间段中，通过将激活的斜坡信号VRAMP与模拟像素信号VPIX进行比较来确定第一控制信号CS1发生转变的另一时间点。由于斜坡信号VRAMP的电平在从时间t7至时间t8的时间段中高于模拟像素信号VPIX的电平，并且在从时间t8至时间t9的时间段中低于模拟像素信号VPIX的电平，因此第一控制信号CS1在时间t8发生转变。
另外，在时间t8，第一锁存电路200响应于第一控制信号CS1的转变点存储第二相移码SIGP。第二相移码SIGP的值可对应于图像计数时间段SC的长度。
参照图1、图2、图4和图5A，在用于检测复位分量的第一时间段中(例如，在时间t3)，所述多个图像锁存器210a、220a和230a响应于第一控制信号CS1临时存储第一相移码RSTP，并且输出第一相移码RSTP的复位相移位RP0、RP1和RP2。
在第一时间段中(例如，在时间t3之后且在时间t4之前)，信号线L1输出复位相移位RP2作为复位格雷位RG1，并且XOR门310a对复位相移位RP0和RP1执行XOR运算，以产生复位格雷位RG0。XOR门420a对复位格雷位RG1和符号确定位SDB执行XOR运算，以产生复位二进制位RB1。XOR门410a对复位格雷位RG0和复位二进制位RB1执行XOR运算，以产生复位二进制位RB0。例如，为了产生对应于第一格雷码RSTG的负表示的第一二进制码RSTB，在第一时间段中，符号确定位SDB可具有逻辑高电平(例如，“1”)。
在第一时间段中(例如，在时间t4)，所述多个复位锁存器510a和520a响应于第二控制信号CS2存储第一二进制码RSTB。
参照图1、图2、图4和图5B，在用于检测图像分量的第二时间段中(例如，在时间t8)，所述多个图像锁存器210a、220a和230a响应于第一控制信号CS1存储第二相移码SIGP，并且输出第二相移码SIGP的图像相移位SP0、SP1和SP2。
在第二时间段中(例如，在时间t8之后)，信号线L1输出图像相移位SP2作为图像格雷位SG1，并且XOR门310a对图像相移位SP0和SP1执行XOR运算，以产生图像格雷位SG0。XOR门420a对图像格雷位SG1和符号确定位SDB执行XOR运算，以产生图像二进制位SB1。XOR门410a对图像格雷位SG0和图像二进制位SB1执行XOR运算，以产生图像二进制位SB0。例如，在第二时间段中，符号确定位SDB可具有逻辑低电平(例如，“0”)。
为了基于单个1比特全加器610产生第三二进制码IB，包括在根据示例实施例的数字CDS电路中的1比特全加器610可按照从LSB至MSB的次序按次序接收第一二进制码RSTB和第二二进制码SIGB。因此，在第二时间段中，首先接通开关460a和560a，并且将分别对应于LSB的复位二进制位RB0和图像二进制位SB0提供至1比特全加器610。1比特全加器610可将图像二进制位SB0加至复位二进制位RB0，以产生对应于第三二进制码IB的LSB的有效图像二进制位IB0。
参照图1、图2、图4和图5C，在第二时间段中(例如，在图5B的操作之后)，将开关470a和570a接通，并且将分别对应于MSB的复位二进制位RB1和图像二进制位SB1提供至1比特全加器610。1比特全加器610将图像二进制位SB1加至复位二进制位RB1，以产生对应于第三二进制码IB的MSB的有效图像二进制位IB1。
在图5A、图5B和图5C的示例中，位RG1、RB1、SG1和SB1可对应于MSB，并且位RG0、RB0、SG0和SB0可对应于LSB。
图6是示出图1的数字CDS电路的另一示例的框图。图7A、图7B、图8A和图8B是用于描述图6的数字CDS电路100b的操作的示图。图7A示出了用于产生3比特格雷码的三个格雷信号G<0>、G<1>和G<2>的波形。图7B示出了用于图6的数字CDS电路100b中并且用于产生3比特格雷码的相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>的波形。
参照图6、图7A和图7B，数字CDS电路100b包括第一锁存电路200b、第一转换电路300b、第二转换电路400b、第二锁存电路500b和计算电路600。数字CDS电路100b还可包括第一开关电路450b和第二开关电路550b。
图6的数字CDS电路100b可基于包括八个相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>中的七个相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>和P<26>的输入相移码IPSC而产生3比特格雷码。八个相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>可具有相同周期，并且八个相移信号中的每一个的相位可与八个相移信号中的其它相移信号的相位部分重叠。换句话说，用于图6的数字CDS电路100b中的输入相移码IPSC可为8相位相移码。
图6的数字CDS电路100b可与图2的数字CDS电路100a基本相同，不同的是包括在输入相移码IPSC中的相移信号的数量增加了，格雷码的比特数增加了，并且使用了额外的XOR门和开关。例如，第一锁存电路200b可包括多个图像锁存器210b、220b、230b、240b、250b、260b和270b。第一转换电路300b可包括多个XOR门310b、320b、330b和340b以及信号线L1。第二转换电路400b可包括多个XOR门410b、420b和430b。第二锁存电路500b可包括多个复位锁存器510b、520b和530b。第一开关电路450b可包括多个开关460b、470b和480b。第二开关电路550b可包括多个开关560b、570b和580b。计算电路600可包括1比特全加器610和触发器620。
图6中的锁存器250b、260b、270b、520b和530b、信号线L1、XOR门330b、420b和430b、开关470b、480b、570b和580b以及计算电路600的构造和操作可分别与图2中的锁存器210a、220a、230a、510a和520a、信号线L1、XOR门310a、410a和420a、开关460a、470a、560a和570a以及计算电路600的构造和操作基本相同，因此省略重复描述。图2中的锁存器210a、220a和510a以及XOR门310a和410a可用于产生格雷码和二进制码的LSB，然而，可使用图6中的锁存器250b、260b和520b以及XOR门330b和420b来产生格雷码和二进制码的(例如，LSB与MSB之间的)中间位。
图像锁存器210b、220b、230b和240b可响应于第一控制信号CS1分别锁存相移信号P<20>、P<22>、P<24>和P<26>。XOR门310b可对存储在图像锁存器210b和220b中且对应于相移信号P<20>和P<22>的相移位执行XOR运算。XOR门320b可对存储在图像锁存器230b和240b中并且对应于相移信号P<24>和P<26>的相移位执行XOR运算。XOR门340b可对XOR门310b的输出和XOR门320b的输出执行XOR运算，以产生格雷码的LSB(例如，G<0>)。XOR门410b可对从XOR门420b输出的二进制码的中间位和从XOR门340b输出的格雷码的LSB执行XOR运算，以产生二进制码的LSB。复位锁存器510b可响应于第二控制信号CS2锁存从XOR门410b输出的二进制码的LSB。开关460b可选择性地将复位锁存器510b与复位信号线LRST连接。开关560b可选择性地将XOR门410b与图像信号线LSIG连接。
如图7A所示，用于产生3比特格雷码的格雷信号G<0>、G<1>和G<2>可具有不同周期。例如，用于产生3比特格雷码的MSB的格雷信号G<2>的周期可为“PB”，用于产生3比特格雷码的中间位的格雷信号G<1>的周期可为“PB”的约一半(例如，“PB/2”)，并且用于产生3比特格雷码的LSB的格雷信号G<0>的周期可为“PB”的约四分之一(例如，“PB/4”)。换句话说，格雷信号G<0>的频率可为格雷信号G<2>的频率的四倍。
如图7B所示，用于产生3比特格雷码的相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>可具有相同周期。例如，相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>中的每一个的周期可为“PB”，其基本等于用于产生3比特格雷码的MSB的格雷信号G<2>的周期。相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>中的每一个的相位可与相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>中的其它相移信号的相位部分地重叠，并且两个相邻(见图6)相移信号(例如，相移信号P<20>和P<21>)之间的相位差可为“PB/16”。另外，在图6的数字CDS电路100b中不使用相移信号P<27>，因此，在图7B中通过虚线示出相移信号P<27>。图7B按照有助于理解图6的数字CDS电路100b的操作的方式示出了彼此相邻排列的相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>。应该注意，相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>中的在图7B中彼此相邻的相移信号在图6的相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>、P<26>和P<27>的排列方式中可不彼此相邻。
如参照图6、图7A和图7B所述的，因为格雷信号G<2>和相移信号P<23>具有相同波形，所以可输出对应于相移信号P<23>的相移位，作为格雷码的MSB。另外，因为格雷信号G<1>和通过对相移信号P<21>和P<25>执行XOR运算而产生的信号具有相同波形，所以可通过对对应于相移信号P<21>和P<25>的相移位执行XOR运算来产生格雷码的中间位。相移信号P<21>的相位可领先于相移信号P<23>的相位，并且相移信号P<25>的相位可落后于相移信号P<23>的相位。此外，因为格雷信号G<0>和通过对相移信号P<20>、P<22>、P<24>和P<26>执行XOR运算而产生的信号具有相同波形，所以可通过对对应于相移信号P<20>、P<22>、P<24>和P<26>的相移位执行XOR运算来产生格雷码的LSB。相移信号P<20>和P<22>的相位可领先于相移信号P<23>的相位，并且相移信号P<24>和P<26>的相位可落后于相移信号P<23>的相位。
根据示例实施例的数字CDS电路100b可基于具有相对低的频率的相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>和P<26>来操作，并且可与基于格雷信号G<0>、G<1>和G<2>操作的常规数字CDS电路具有基本相同的输出和/或计算结果。在图6、图7A和图7B的示例中，相移信号P<20>、P<21>、P<22>、P<23>、P<24>、P<25>和P<26>中的每一个的频率可为格雷信号G<0>的频率的约四分之一。
参照图1、图4、图6和图8A，在用于检测复位分量的第一时间段中，可按次序存储、计算和输出复位相移位RP0、RP1、RP2、RP3、RP4、RP5和RP6、复位格雷位RG0、RG1和RG2以及复位二进制位RB0、RB1和RB2。
参照图1、图4、图6和图8B，在用于检测图像分量的第二时间段中，可按次序存储、计算和输出图像相移位SP0、SP1、SP2、SP3、SP4、SP5和SP6、图像格雷位SG0、SG1和SG2以及图像二进制位SB0、SB1和SB2。然后，可按照从LSB至MSB的次序将第一二进制码RSTB和第二二进制码SIGB的各个位逐位提供至1比特全加器610，然后，1比特全加器610可逐位产生第三二进制码IB。
图8A和图8B的操作可与图5A、图5B和图5C的操作基本相同，因此省略重复描述。在图8A和图8B的示例中，位RG2、RB2、SG2和SB2可分别对应于MSB，位RG1、RB1、SG1和SB1可分别对应于中间位，并且位RG0、RB0、SG0和SB0可分别对应于LSB。
图9是示出根据本发明构思的示例实施例的数字CDS电路800的框图。
参照图9，数字CDS电路800可包括第一锁存电路200、第一转换电路300、第二锁存电路500、第二转换电路700和计算电路600。
图9的数字CDS电路800可与图1的数字CDS电路100基本相同，不同的是，第二转换电路700的排列方式和构造改变了，并且第二锁存电路500的操作改变了。因此，省略重复描述。
第二锁存电路500可基于第二控制信号CS2锁存第一转换电路300的输出，以存储第一格雷码RSTG。
第二转换电路700可将第一格雷码RSTG和第二格雷码SIGG分别转换为第一二进制码RSTB和第二二进制码SIGB。与图1中的第二转换电路400不同的是，第二转换电路700可按次序将第一格雷码RSTG和第二格雷码SIGG逐位转换为第一二进制码RSTB和第二二进制码SIGB。
图10是示出图9的数字CDS电路800的示例的框图。
参照图10，数字CDS电路800a可包括第一锁存电路200a、第一转换电路300a、第二锁存电路500a、第二转换电路700和计算电路600。图10的第一锁存电路200a、第一转换电路300a、第二锁存电路500a、第二转换电路700和计算电路600可与图9所示的第一锁存电路200、第一转换电路300、第二锁存电路500、第二转换电路700和计算电路600相同或相似。数字CDS电路800a还可包括第一开关电路450a和第二开关电路550a。
图10中的第一锁存电路200a、第一转换电路300a、第二锁存电路500a、计算电路600、第一开关电路450a和第二开关电路550a可分别与图2中的第一锁存电路200a、第一转换电路300a、第二锁存电路500a、计算电路600、第一开关电路450a和第二开关电路550a基本相同，因此省略重复描述。
第二转换电路700可包括第一格雷-二进制转换器(GBC1)710和第二格雷-二进制转换器(GBC2)720。第一格雷-二进制转换器710可连接至复位信号线LRST，并且可逐位将第一格雷码RSTG转换为第一二进制码RSTB。第二格雷-二进制转换器720可连接至图像信号线LSIG，并且可逐位将第二格雷码SIGG转换为第二二进制码SIGB。
第一开关电路450a可通过复位信号线LRST逐位将存储在第二锁存电路500a中的第一格雷码RSTG按次序提供至第一格雷-二进制转换器710。第二开关电路550a可通过图像信号线LSIG逐位将从第一转换电路300a输出的第二格雷码SIGG按次序提供至第二格雷-二进制转换器720。
图11A和图11B是示出包括在图10的数字CDS电路中的第二转换电路700的示例的框图。
参照图11A，第二转换电路700a可包括第一格雷-二进制转换器710a和第二格雷-二进制转换器720a。
第一格雷-二进制转换器710a可包括第一XOR门712a和第一触发器714a。第一XOR门712a可对来自复位信号线LRST的第一格雷码RSTG的一个比特和第一触发器714a的输出执行XOR运算，以产生第一二进制码RSTB的一个比特。第一触发器714a可在数字CDS电路800a初始操作时存储第一初始值，并且随后可按次序存储第一XOR门712a的输出。例如，第一初始值可为“1”。
第二格雷-二进制转换器720a可包括第二XOR门722a和第二触发器724a。第二格雷-二进制转换器720a的构造可与第一格雷-二进制转换器710a的构造基本相同，不同的是，第二XOR门722a对来自图像信号线LSIG的第二格雷码SIGG的一个比特执行XOR运算。第二触发器724a可在数字CDS电路800a初始操作时存储第二初始值，并且第二初始值可与第一初始值不同。例如，第二初始值可为“0”。
在一些示例实施例中，当通过图11A的第二转换电路700a实施图10中的第二转换电路700时，可控制图10中的第一开关电路450a和第二开关电路550a按照从MSB至LSB的次序按次序输出第一格雷码RSTG和第二格雷码SIGG，然后按照从LSB至MSB的次序按次序输出第一格雷码RSTG和第二格雷码SIGG。
参照图11B，第二转换电路700b可包括第一格雷-二进制转换器710b和第二格雷-二进制转换器720b。
第一格雷-二进制转换器710b可包括第一XOR门712b、第一二进制位产生器714b、第一多路复用器718b和第一触发器719b。第一二进制位产生器714b可对第一格雷码RSTG的所有比特(例如，RG0和RG1)执行XOR运算，以产生第一二进制码RSTB的第一二进制位(例如，对应于LSB的RB0)。第一二进制位产生器714b可包括XOR门715b和反相器716b。第一多路复用器718b可基于选择信号SS选择第一XOR门712b的输出和第一二进制位产生器714b的输出中的一者。第一触发器719b可存储第一多路复用器718b的输出。第一XOR门712b可对第一格雷码RSTG的一个比特和第一触发器719b的输出执行XOR运算，以产生第一二进制码RSTB的除第一二进制位以外的一个比特。
第二格雷-二进制转换器720b可包括第二XOR门722b、第二二进制位产生器724b、第二多路复用器728b和第二触发器729b。第二格雷-二进制转换器720b的构造可与第一格雷-二进制转换器710b的构造基本相同，不同的是第二二进制位产生器724b仅包括XOR门725b。
在一些示例实施例中，当通过图11B的第二转换电路700b实施图10中的第二转换电路700时，可控制图10中的第一开关电路450a和第二开关电路550a基本同时或并发地输出第一格雷码RSTG和第二格雷码SIGG的所有比特，然后按照从LSB至MSB的次序按次序输出第一格雷码RSTG和第二格雷码SIGG的比特。
图12是示出图9的数字CDS电路800的另一示例的框图。
参照图12，数字CDS电路800b包括第一锁存电路200b、第一转换电路300b、第二锁存电路500b、第二转换电路700和计算电路600。图12的第一锁存电路200b、第一转换电路300b、第二锁存电路500b、第二转换电路700和计算电路600可与图9所示的第一锁存电路200、第一转换电路300、第二锁存电路500、第二转换电路700和计算电路600相同或相似。数字CDS电路800b还可包括第一开关电路450b和第二开关电路550b。
图12中的第一锁存电路200b、第一转换电路300b、第二锁存电路500b、计算电路600、第一开关电路450b和第二开关电路550b可分别与图6中的第一锁存电路200b、第一转换电路300b、第二锁存电路500b、计算电路600、第一开关电路450b和第二开关电路550b基本相同。图12中的第二转换电路700可与图10中的第二转换电路700基本相同。因此，省略重复描述。
如参照图9至图12所述，当在第二锁存电路500的后级布置第二转换电路700时，即使格雷码的比特数量增加，第二转换电路700也不会变得更复杂。
虽然参照图1至图12并且基于4相位相移码或8相位相移码描述了示例实施例，但是在基于2n相位相移码的示例中也可采用示例实施例。例如，输入相移码IPSC可包括均具有第一周期的第一相移信号至第(2n-1)相移信号。第一相移信号至第(2n-1)相移信号中的每一个的相位可与第一相移信号至第(2n-1)相移信号中的其它相移信号的相位部分地重叠。第一相移信号至第(2n-1)相移信号中的两个邻近的相移信号之间的相位差可基本等于第一周期的1/(2×n)。另外，第一锁存电路可包括(2n-1)个图像锁存器，第二锁存电路可包括n个复位锁存器，第一转换电路和第二转换电路可包括多个XOR门。
图13是示出包括根据本发明构思的示例实施例的数字CDS电路的图像传感器的框图。
参照图13，图像传感器1000包括像素阵列1010、比较块1030和数字CDS块1050。图像传感器1000还可包括行驱动器1020、相移码产生器1040、串行加法器1070、电压产生器1080和时序控制器1090。
像素阵列1010基于入射光产生多个模拟像素信号VPIX。像素阵列1010可包括按照多行多列的矩阵形式排列的多个单元像素。
图14是示出包括在图13的图像传感器中的单元像素的示例的电路图。
参照图14，单元像素1100可包括光电转换单元1110和信号产生单元1112。
光电转换单元1110可执行光电转换操作。例如，光电转换单元1110可在集成模式中将入射光转换为光电荷。如果包括单元像素1100的图像传感器是CMOS图像传感器，则可在集成模式中通过收集光电转换单元1110中的与通过CMOS图像传感器的打开的快门的入射光的强度成比例的电荷载流子(例如，电子-空穴对)获得关于将被拍摄的对象的图像信息。
在读出模式中，信号产生单元1112可基于光电转换操作产生的光电荷来产生电信号(例如，模拟像素信号VPIX)。如果包括单元像素1100的图像传感器是CMOS图像传感器，则快门可关闭，并且在集成模式之后的读出模式中，可基于电荷载流子形式的图像信息产生模拟像素信号VPIX。例如，如图14所示，单元像素1100可具有四晶体管结构。
例如，信号产生单元1112可包括转移晶体管1120、复位晶体管1140、驱动晶体管1150、选择晶体管1160和浮动扩散节点1130。转移晶体管1120可连接在光电转换单元1110与浮动扩散节点1130之间，并且可包括接收转移信号TX的栅电极。复位晶体管1140可连接在电源电压VDD与浮动扩散节点1130之间，并且可包括接收复位信号RX的栅电极。驱动晶体管1150可连接在电源电压VDD与选择晶体管1160之间，并且可包括连接至浮动扩散节点1130的栅电极。选择晶体管1160可连接在驱动晶体管1150与输出模拟像素信号VPIX的输出端子之间，并且可包括接收选择信号SEL的栅电极。
再参照图13，行驱动器1020可连接至像素阵列1010的每一行。行驱动器1020可基于行控制信号RCON产生驱动信号，以驱动每一行。
电压产生器1080可基于斜坡使能信号REN产生斜坡信号VRAMP。相移码产生器1040可基于时钟信号CLK产生输入相移码IPSC。
比较块1030将所述多个模拟像素信号VPIX与斜坡信号VRAMP进行比较，以产生多个第一控制信号CS1和多个第二控制信号CS2。比较块1030可包括多个比较器1031、1032和1033。所述多个比较器1031、1032和1033中的每一个可连接至像素阵列1010的每一列。
数字CDS块1050基于所述多个第一控制信号CS1、所述多个第二控制信号CS2和输入相移码IPSC执行数字CDS，以产生对应于所述多个模拟像素信号VPIX的多个有效图像二进制码IB。数字CDS块1050可包括多个数字CDS电路1051、1052和1053。所述多个数字CDS电路1051、1052和1053中的每一个可连接至所述多个比较器1031、1032和1033中的对应一个。
所述多个数字CDS电路1051、1052和1053中的每一个可为根据参照图1至图12描述的示例实施例的数字CDS电路。例如，各个数字CDS电路可包括第一锁存电路、第一转换电路、第二锁存电路、第二转换电路和计算电路。第二转换电路可布置在第一转换电路与第二锁存电路之间，或者可布置在第二锁存电路与计算电路之间。在各列中(例如，在各个数字CDS电路中的)，可通过按次序将相移码转换为格雷码以及将格雷码转换为二进制码来产生有效图像二进制码IB。可通过具有相对低的频率的相移信号实施相对准确和/或详细的表示，因此可降低功耗。
串行加法器1070可将所述多个有效图像二进制码IB彼此相加，以产生图像数据IMG。
时序控制器1090可控制图像传感器1000的整体操作。例如，时序控制器1090可产生行控制信号RCON、斜坡使能信号REN、时钟信号CLK等。
图15是示出包括根据本发明构思的示例实施例的数字CDS电路的图像传感器的框图。
参照图15，图像传感器1000a可包括像素阵列1010、比较块1030和数字CDS块1050。图像传感器1000a还可包括行驱动器1020、相移码产生器1040、计数器块1060、串行加法器1070、电压产生器1080和时序控制器1090。
图15的图像传感器1000a可与图13的图像传感器1000基本相同，不同的是，图像传感器1000a还可包括计数器块1060。
计数器块1060可布置在数字CDS块1050与串行加法器1070之间。计数器块1060可包括多个计数器1061、1062和1063。所述多个计数器1061、1062和1063中的每一个可连接至所述多个数字CDS电路1051、1052和1053中的对应的一个。
在图15的示例中，通过所述多个数字CDS电路1051、1052和1053产生的所述多个有效图像二进制码IB可对应于总有效图像分量的LSB部分，并且从所述多个计数器1061、1062和1063输出的多个二进制码可对应于总有效图像分量的MSB部分。换句话说，数字CDS块1050可用于产生总有效图像分量的LSB部分，并且计数器块1060可用于产生总有效图像分量的MSB部分。
串行加法器1070可将计数器块1060的输出彼此相加，以产生图像数据IMG。
图16是示出包括根据本发明构思的示例实施例的图像传感器2040的计算系统2000的框图。
参照图16，计算系统2000可包括处理器2010、存储器装置2020、贮存装置2030、图像传感器2040、输入/输出(I/O)装置2050和电源2060。
处理器2010可执行用于操作计算系统2000的各种计算或任务。例如，处理器2010可包括微处理器、中央处理单元(CPU)、应用处理器(AP)等。存储器装置2020和/或贮存装置2030可存储用于操作计算系统2000的数据。例如，存储器装置2020可包括易失性存储器装置和/或非易失性存储器装置，并且贮存装置2030可包括固态驱动器(SSD)、硬盘驱动器(HDD)、CD-ROM等。I/O装置2050可包括输入装置(例如，键盘、键区、鼠标等)和/或输出装置(例如，打印机、显示装置等)。电源2060可为计算系统2000供应操作电压。
图像传感器2040可包括本文所述的根据本发明构思的示例实施例的数字CDS电路。可通过具有相对低的频率的相移信号实施相对准确和/或详细的表示，因此可降低功耗。
本发明构思可应用于包括包含数字CDS电路的图像传感器的各种装置和系统。例如，本发明构思可应用于诸如移动电话、智能电话、平板计算机、笔记本计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置等的系统。
应该理解，虽然本文中使用了术语“第一”、“第二”等来描述本发明构思的示例实施例中的构件、区、层、部分、区段、组件和/或元件，但是这些构件、区、层、部分、区段、组件和/或元件不应被这些术语限制。这些术语仅用于将一个构件、区、部分、区段、组件或元件与另一构件、区、部分、区段、组件或元件区分开。因此，在不脱离本发明构思的范围的情况下，下面描述的第一构件、区、部分、区段、组件或元件也可被称作第二构件、区、部分、区段、组件或元件。例如，在不脱离本发明构思的范围的情况下，第一元件也可被称作第二元件，类似地，第二元件也可被称作第一元件。
本文所用的术语仅是为了描述特定实施例，而不旨在限制示例实施例。如本文所用，除非上下文另有明确说明，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包括”和/或“包含”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。当诸如“……中的至少一个”的表达出现于元件的列表之后时，修饰元件的整个列表而不修饰列表中的单独的元件。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样限定，否则诸如在通用词典中定义的术语之类的术语应该被解释为具有与其在本说明书和相关技术的上下文中的含义一致的含义，而不应该理想化地或过于正式地解释它们。
当可以不同方式实施特定示例实施例时，特定处理次序可与描述的次序不同地执行。例如，两个连续描述的处理可基本同时执行，或者按照与描述的次序相反的次序执行。
应该理解，当元件被称作“连接至”或“结合至”另一元件时，其可直接连接至或结合至所述另一元件，或者可存在中间元件。相反，当元件被称作“直接连接”或“直接结合”至另一元件时，不存在中间元件。应该按照相同的方式解释其它用于描述元件之间或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”)。
相同的标号始终指代相同元件。因此，可参照其它附图描述相同或相似的标号，即使这些标号在对应的附图中未被提及和描述。另外，可参照其它附图描述未被标号指示的元件。
以上是示例实施例的说明，而不应被理解为对实施例的限制。虽然已经描述了几个示例实施例，但是本领域技术人员应该容易理解，在实质上不脱离本发明构思的新教导和优点的情况下，示例实施例中的许多修改都是可以的。因此，所有这种修改形式旨在被包括在权利要求限定的本发明构思的范围内。因此，应该理解，以上是各个示例实施例的说明，并且不应理解为限于公开的特定示例实施例，并且对公开的示例实施例的修改以及其它示例实施例旨在被包括在权利要求的范围内。

Claims (19)

1.一种数字相关双采样电路，包括：
第一锁存电路，其被构造为基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码，所述第一相移码表示复位分量，所述第二相移码表示图像分量；
第一转换电路，其被构造为将所述第一相移码和所述第二相移码分别转换为第一格雷码和第二格雷码；
第二转换电路，其被构造为将所述第一格雷码和所述第二格雷码分别转换为第一二进制码和第二二进制码；
第二锁存电路，其被构造为基于第二控制信号锁存所述第二转换电路的输出，以存储所述第一二进制码；以及
计算电路，其被构造为基于所述第一二进制码和所述第二二进制码从所述图像分量中减去所述复位分量，以产生第三二进制码，并且按次序输出所述第三二进制码，所述第三二进制码表示有效图像分量，
其中，所述输入相移码包括具有相同周期的多个相移信号，
其中，所述多个相移信号中的每一个各自的相位与所述多个相移信号中的其它相移信号的相位部分地重叠，
其中，基于所述多个相移信号中的至少两个产生所述第一格雷码的最低有效位和所述第二格雷码的最低有效位，
其中，基于所述多个相移信号之一产生所述第一格雷码的最高有效位和所述第二格雷码的最高有效位，
其中，所述多个相移信号包括第一相移信号至第(2n-1)相移信号，所述第一相移信号至所述第(2n-1)相移信号中的每一个具有第一周期，其中n是大于或等于2的自然数，并且
其中，所述第一格雷码和所述第二格雷码中的每一个包括基于所述第一相移信号至所述第(2n-1)相移信号生成的第一格雷信号至第n格雷信号。
2.根据权利要求1所述的数字相关双采样电路，其中，所述多个相移信号包括第一相移信号、第二相移信号和第三相移信号，
其中，所述第一转换电路包括：
第一信号线，其被构造为输出对应于所述第一相移信号的第一相移位，作为对应于所述第一格雷码和/或所述第二格雷码的最高有效位的第一格雷位；以及
第一XOR门，其被构造为对对应于所述第二相移信号的第二相移位和对应于所述第三相移信号的第三相移位执行XOR运算，以产生所述第一格雷码和/或所述第二格雷码的第二格雷位。
3.根据权利要求2所述的数字相关双采样电路，其中，所述第二转换电路包括：
第二XOR门，其被构造为对所述第一格雷位与符号确定位执行XOR运算，以产生第一二进制位；以及
第三XOR门，其被构造为对所述第二格雷位和所述第一二进制位执行XOR运算，以产生第二二进制位。
4.根据权利要求3所述的数字相关双采样电路，其中，在用于检测所述复位分量的第一时间段中，所述第一信号线输出对应于所述第一格雷码的最高有效位的第一复位格雷位，
其中，在所述第一时间段中，所述第一XOR门产生所述第一格雷码的第二复位格雷位，
其中，在所述第一时间段中，所述第二XOR门产生所述第一二进制码的第一复位二进制位，并且
其中，在所述第一时间段中，所述第三XOR门产生所述第一二进制码的第二复位二进制位。
5.根据权利要求4所述的数字相关双采样电路，其中，在用于检测所述图像分量的第二时间段中，所述第一信号线输出对应于所述第二格雷码的最高有效位的第一图像格雷位，
其中，在所述第二时间段中，所述第一XOR门产生所述第二格雷码的第二图像格雷位，
其中，在所述第二时间段中，所述第二XOR门产生所述第二二进制码的第一图像二进制位，并且
其中，在所述第二时间段中，所述第三XOR门产生所述第二二进制码的第二图像二进制位。
6.根据权利要求5所述的数字相关双采样电路，其中，所述符号确定位在所述第一时间段中具有逻辑高电平，
其中，所述符号确定位在所述第二时间段中具有逻辑低电平。
7.根据权利要求3所述的数字相关双采样电路，其中，所述第二锁存电路包括：
第一复位锁存器，其被构造为响应于所述第二控制信号锁存所述第二XOR门的输出；以及
第二复位锁存器，其被构造为响应于所述第二控制信号锁存所述第三XOR门的输出。
8.根据权利要求2所述的数字相关双采样电路，其中，所述第一锁存电路包括：
第一图像锁存器，其被构造为响应于所述第一控制信号锁存所述第一相移信号；
第二图像锁存器，其被构造为响应于所述第一控制信号锁存所述第二相移信号；以及
第三图像锁存器，其被构造为响应于所述第一控制信号锁存所述第三相移信号。
9.根据权利要求1所述的数字相关双采样电路，其中，所述第一相移信号至所述第(2n-1)相移信号中的两个相移信号之间的相位差实质上等于所述第一周期的1/(2×n)。
10.根据权利要求1所述的数字相关双采样电路，其中，所述第一二进制码对应于所述第一格雷码的负表示，并且
其中，所述计算电路包括：
1比特全加器，其被构造为将所述第二二进制码加至所述第一二进制码，以产生所述第三二进制码。
11.根据权利要求10所述的数字相关双采样电路，还包括：
第一开关电路，其被构造为按次序将存储在所述第二锁存电路中的第一二进制码提供至所述1比特全加器；以及
第二开关电路，其被构造为按次序将从所述第二转换电路输出的第二二进制码提供至所述1比特全加器。
12.一种数字相关双采样电路，包括：
第一锁存电路，其被构造为基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码，所述第一相移码表示复位分量，所述第二相移码表示图像分量；
第一转换电路，其被构造为将所述第一相移码和所述第二相移码分别转换为第一格雷码和第二格雷码；
第二锁存电路，其被构造为基于第二控制信号锁存所述第一转换电路的输出，以存储所述第一格雷码；
第二转换电路，其被构造为将所述第一格雷码和所述第二格雷码分别转换为第一二进制码和第二二进制码；以及
计算电路，其被构造为基于所述第一二进制码和所述第二二进制码从所述图像分量中减去所述复位分量，以产生第三二进制码，并且按次序输出所述第三二进制码，所述第三二进制码表示有效图像分量，
其中，所述输入相移码包括具有相同周期的多个相移信号，
其中，所述多个相移信号中的每一个各自的相位与所述多个相移信号中的其它相移信号的相位部分地重叠，
其中，基于所述多个相移信号中的至少两个产生所述第一格雷码的最低有效位和所述第二格雷码的最低有效位，并且
其中，基于所述多个相移信号之一产生所述第一格雷码的最高有效位和所述第二格雷码的最高有效位，
其中，所述多个相移信号包括第一相移信号至第(2n-1)相移信号，所述第一相移信号至所述第(2n-1)相移信号中的每一个具有第一周期，其中n是大于或等于2的自然数，并且
其中，所述第一格雷码和所述第二格雷码中的每一个包括基于所述第一相移信号至所述第(2n-1)相移信号生成的第一格雷信号至第n格雷信号。
13.根据权利要求12所述的数字相关双采样电路，其中，所述第二转换电路包括：
第一格雷-二进制转换器，其被构造为将所述第一格雷码转换为所述第一二进制码；以及
第二格雷-二进制转换器，其被构造为将所述第二格雷码转换为所述第二二进制码。
14.根据权利要求13所述的数字相关双采样电路，其中，所述第一格雷-二进制转换器包括：
第一XOR门；以及
第一触发器，其被构造为存储所述第一XOR门的输出，
其中，所述第一XOR门对所述第一格雷码的一个比特与所述第一触发器的输出执行XOR运算，以产生所述第一二进制码的一个比特。
15.根据权利要求13所述的数字相关双采样电路，其中，所述第一格雷-二进制转换器包括：
第一XOR门；
第一二进制位产生器，其被构造为对所述第一格雷码的全部比特执行XOR运算，以产生所述第一二进制码的第一二进制位；
第一多路复用器，其被构造为基于选择信号选择所述第一XOR门的输出和所述第一二进制位产生器的输出之一；以及
第一触发器，其被构造为存储所述第一多路复用器的输出，
其中，所述第一XOR门对所述第一格雷码的一个比特与所述第一触发器的输出执行XOR运算，以产生所述第一二进制码的除所述第一二进制位以外的一个比特。
16.根据权利要求13所述的数字相关双采样电路，还包括：
第一开关电路，其被构造为按次序将存储在所述第二锁存电路中的所述第一格雷码提供至所述第一格雷-二进制转换器；以及
第二开关电路，其被构造为按次序将从所述第一转换电路输出的所述第二格雷码提供至所述第二格雷-二进制转换器。
17.一种图像传感器，包括：
像素阵列，其被构造为基于入射光产生多个模拟像素信号；
比较块，其被构造为将所述多个模拟像素信号与斜坡信号比较，以产生多个第一控制信号和多个第二控制信号；以及
数字相关双采样块，其包括多个数字相关双采样电路，所述数字相关双采样块被构造为基于所述多个第一控制信号、所述多个第二控制信号和输入相移码执行数字相关双采样，以产生多个有效图像二进制码，
其中，所述多个数字相关双采样电路中的每一个包括：
第一锁存电路，其被构造为基于所述多个第一控制信号之一锁存所述输入相移码，以按次序存储第一相移码和第二相移码，所述第一相移码表示复位分量，所述第二相移码表示图像分量；
第一转换电路，其被构造为将所述第一相移码和所述第二相移码分别转换为第一格雷码和第二格雷码；
第二转换电路，其被构造为将所述第一格雷码和所述第二格雷码分别转换为第一二进制码和第二二进制码；
第二锁存电路，其被构造为基于所述多个第二控制信号之一存储所述第一二进制码或者所述第一格雷码；以及
计算电路，其被构造为基于所述第一二进制码和所述第二二进制码从所述图像分量中减去所述复位分量，以产生第三二进制码，并且按次序输出所述第三二进制码，所述第三二进制码表示有效图像分量，
其中，所述输入相移码包括具有相同周期的多个相移信号，
其中，所述多个相移信号中的每一个各自的相位与所述多个相移信号中的其它相移信号的相位部分地重叠，
其中，基于所述多个相移信号中的至少两个产生所述第一格雷码的最低有效位和所述第二格雷码的最低有效位，并且
其中，基于所述多个相移信号之一产生所述第一格雷码的最高有效位和所述第二格雷码的最高有效位，
其中，所述多个相移信号包括第一相移信号至第(2n-1)相移信号，所述第一相移信号至所述第(2n-1)相移信号中的每一个具有第一周期，其中n是大于或等于2的自然数，并且
其中，所述第一格雷码和所述第二格雷码中的每一个包括基于所述第一相移信号至所述第(2n-1)相移信号生成的第一格雷信号至第n格雷信号。
18.根据权利要求17所述的图像传感器，其中，所述第二转换电路连接在所述第一转换电路与所述第二锁存电路之间，并且
其中，所述第二锁存电路被构造为基于所述多个第二控制信号之一锁存所述第二转换电路的输出，以存储所述第一二进制码。
19.根据权利要求17所述的图像传感器，其中，所述第二转换电路连接在所述第二锁存电路与所述计算电路之间，并且
其中，所述第二锁存电路被构造为基于所述多个第二控制信号之一锁存所述第一转换电路的输出，以存储所述第一格雷码。
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