JP2008250069A

JP2008250069A - エレクトロルミネッセンス表示装置

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Publication number: JP2008250069A
Application number: JP2007092616A
Authority: JP
Inventors: Yuichi Matsuo; 雄一松尾; Takashi Ogawa; 隆司小川
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2008-10-16
Also published as: US8009129B2; CN101277560A; US20080238834A1; CN101277560B

Abstract

【課題】ＥＬ表示装置の表示ばらつきを簡易構成でリアルタイムで検出して補正する。
【解決手段】映像信号のブランキング期間において、ＥＬ素子に供給する駆動電流を制御するための素子駆動トランジスタをその飽和領域で動作させ、かつＥＬ素子を発光レベルとしたときのカソード電流を検出する。電流検出部３３０はそれぞれ電流検出アンプ３７０、逐次比較型ＡＤ変換部３８０を有し、逐次比較型ＡＤ変換部３８０のＤＡ変換部３８６を複数のＡＤ変換部３８０で共用することで、簡易構成で十分なＡＤ速度を維持しつつ、電流検出を実行し表示ばらつき補正をすることを可能とする。
【選択図】図７

Description

エレクトロルミネッセンス素子を各画素に有する表示装置、特にその表示ばらつきの補正機能付きの表示装置に関する。

自発光素子であるエレクトロルミネッセンス素子（以下ＥＬ素子という）を各画素の表示素子に採用したＥＬ表示装置は、次世代の平面表示装置として期待され、研究開発が行われている。

このようなＥＬ表示装置は、ガラスやプラスチックなどの基板上にＥＬ素子及びこのＥＬ素子を画素毎に駆動するための薄膜トランジスタ（ＴＦＴ）などを形成したＥＬパネルを作成した後、幾度かの検査を経て製品として出荷されることとなる。

各画素にＴＦＴを備える現在のアクティブマトリクス型ＥＬ表示装置において、このＴＦＴに起因した表示ムラ、特にＴＦＴのしきい値Ｖｔｈのばらつきに起因してＥＬ素子の輝度ばらつきが生じ、歩留まり低下の大きな要因となっている。このような製品の歩留まりの向上は、非常に重要であり、素子設計、材料、製造方法等の改良によって表示欠陥や表示ムラ（表示ばらつき）を低減することが要求されると共に、下記特許文献１などにおいて表示ムラなどが発生した場合にはこれを補正することにより良品パネルとする試みがなされている。

特許文献１では、ＥＬパネルを発光させてその輝度のばらつきを測定し、画素に供給するデータ信号（映像信号）を補正している。また、他の方法として、各画素に、ＥＬ素子に流す電流を制御する素子駆動トランジスタのＶｔｈのばらつきを補正する回路を組み込むことが提案されている。

特開２００５−３１６４０８号

特許文献１のようにＥＬパネルを発光させ、これをカメラで撮像して輝度ばらつきを測定する方法は、出荷後においては実行することができず、パネルの経時変化などに対応した補正を実行することは不可能である。また、ＥＬパネルが高精細化して画素数が増大すると、各画素毎にその輝度ばらつきを測定するには測定及び補正対象が多く、カメラの高解像度化、補正情報の格納部の容量拡大などが必要となる。

また、Ｖｔｈ補償用の回路素子を画素に組み込まない場合であっても、ＴＦＴのＶｔｈのばらつきに起因した表示ムラを補正したいという要求は非常に強い。

本発明は、装置出荷後において、迅速にＥＬ表示装置の表示ばらつきの測定及びその補正を実行することを目的とする。

本発明は、エレクトロルミネッセンス表示装置であって、マトリクス配置された複数の画素を備える表示部と、外部より供給される映像信号に基づいて前記表示部の動作を制御するための駆動部とを備え、前記駆動部は、前記表示部の行方向の駆動及び列方向の駆動を行うドライバと、各画素での表示ばらつきの検査結果を検出するばらつき検出部と、表示ばらつきを補正するための補正部と、を備え、前記表示部の前記複数の画素のそれぞれは、エレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備える。前記表示部には、マトリクスの列方向に、前記各画素の前記エレクトロルミネッセンス素子のカソード電極に対してカソード電源を供給するための複数のカソード電源ラインが設けられ、前記ばらつき検出部は、検査行の画素に供給する検査用信号を発生して該画素に供給する検査用信号発生部と、前記エレクトロルミネッセンス素子のカソード電流を検出する電流検出アンプと、前記電流検出アンプからのアナログ電流検出信号をデジタル信号に変換するアナログデジタル変換部と、を備える。前記電流検出アンプは、マトリクスの複数列に対して１つ対応して設けられ、前記カソード電源ラインに接続されており、ブランキング期間中に、前記ドライバによって所定の検査行の画素が選択され、かつ、該画素に、前記検査用信号として、そのエレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号を供給した時の前記エレクトロルミネッセンス素子のカソード電流を、対応する前記カソード電源ラインを介して検出する。前記アナログデジタル変換部は、前記電流検出アンプに対応し、前記複数列に対して１つ設けられた逐次比較型アナログデジタル変換部であり、前記電流検出アンプからの前記アナログ電流検出信号を基準信号と比較するコンパレータと、前記コンパレータからの比較信号を考慮して上位ビット側からデータ値を逐次変更してデジタルアナログ変換部に供給する逐次近似レジスタと、前記逐次近似レジスタからのデジタル信号をアナログ信号に変換し、前記コンパレータに基準信号として供給するためのデジタルアナログ変換部と、を備え、前記デジタルアナログ変換部は、複数の前記アナログデジタル変換部で共用されている。

本発明の他の態様では、上記エレクトロルミネッセンス表示装置において、前記検査用信号発生部は、前記ブランキング期間中、前記検査用信号として、前記検査用オン信号と、さらに前記エレクトロルミネッセンス素子を非発光レベルとする検査用オフ信号とを前記検査行の画素に対して供給し、前記電流検出アンプは、前記カソード電源ラインから得られる前記検査用オン信号の印加時のオンカソード電流及び前記検査用オフ信号印加時のオフカソード電流を検出し、前記アナログデジタル変換部は、前記電流検出アンプからの出力を対応するデジタルオンカソード電流検出信号、デジタルオフカソード電流検出信号に変換し、減算部が前記デジタルオンカソード電流検出信号とデジタルオフカソード電流検出信号との差を求め、前記補正部は、検出された前記オンカソード電流と前記オフカソード電流との電流差に応じた電流差信号を利用して補正を行う。

本発明の他の態様では、上記エレクトロルミネッセンス表示装置において、前記駆動部は、前記表示部の各画素に対し、デジタル信号として処理され、表示内容に応じたデータ信号をアナログデータ信号に供給する表示データ用デジタルアナログ変換部を備え、該表示データ用デジタルアナログ変換部の抵抗ストリングは、前記逐次比較型アナログデジタル変換部の前記デジタルアナログ変換部の抵抗ストリングを共有する。

本発明の他の態様では、上記エレクトロルミネッセンス表示装置において、前記複数の画素のそれぞれは、さらに、前記素子駆動トランジスタのゲート電位を保持するための保持容量を備え、前記保持容量の第１電極は、前記素子駆動トランジスタのゲートに接続され、該保持容量の第２電極は、行毎に設けられた容量ラインに接続されており、前記駆動部は、容量ライン制御部を備え、該容量ライン制御部は、前記ブランキング期間における前記検査用信号の書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタのゲート電位を非動作とする第１電位とし、該ブランキング期間の終了までの前記データ信号の再書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタを動作可能とする第２電位とする。

本発明の他の態様では、上記エレクトロルミネッセンス表示装置において、前記容量ライン制御部は、さらに、前記ブランキング期間、前記表示部の前記検査行以外の全行の容量ラインの電位を前記第１電位に固定する。

本発明では、映像信号のブランキング期間において、各画素に設けられＥＬ素子を駆動する素子駆動トランジスタを飽和領域で動作させてＥＬ素子を発光させ、その際のＥＬ素子のカソード電流を測定する。ＥＬ素子において、素子に流れる電流と発光輝度には相関関係があり、カソード電流を測定することでＥＬ素子の表示ばらつきを検出することができる。さらに、この検出を通常表示動作の間のブランキング期間に実行するので、表示装置の出荷後における後発的な表示ばらつき（表示ムラ）が発生しても、リアルタイムでこれを補正することができる。

また、測定対象が発光輝度ではなくカソード電流であるため簡易な構成で測定することが可能である。さらに、ＥＬ素子をオンオフさせてその時のオンオフ電流値を測定すれば、オフ電流を基準として正確にオン電流を知ることができ、正確で高速な測定及び補正処理が容易となる。

電流検出アンプからの検出信号については、アナログデジタル変換部によってデジタル信号に変換して補正に用いるので補正処理を高速に実行でき、このアナログデジタル変換部として、逐次比較型アナログデジタル変換部を採用するので、簡易な構成で変換機能を実現できる。電流検出及びアナログデジタル変換に要する時間は、複数列を１つの電流検出アンプに対応付けることで、同時に多数の列に対する電流検出を実行し、かつアナログデジタル変換を実行することで、処理時間の短縮化が図られている。よって、画素数、列数に比して少数のアンプ及び変換部を用いれば良く表示装置の小型化に寄与できる。

また、パネル全体で複数設けられる逐次比較型アナログデジタル変換部についてそのデジタルアナログ変換部を各アナログデジタル変換部で共用することにより、アナログデジタル変換部の小面積化を図っている。

以下、図面を用いてこの発明の最良の実施の形態（以下、実施形態という）について説明する。

［検出原理］
本実施形態において、表示装置は、具体的にはアクティブマトリクス型の有機ＥＬ表示装置であり、複数の画素を備える表示部がＥＬパネル１００に形成されている。図１は、この実施形態に係るアクティブマトリクス型ＥＬ表示装置の等価回路の一例を示す図である。ＥＬパネル１００の表示部には、マトリクス状に複数の画素が配置され、マトリクスの水平（Ｈ）走査方向（行方向）には、順次選択信号が出力される選択ライン（ゲートラインＧＬ）１０と、被駆動素子である有機ＥＬ素子（以下、単に「ＥＬ素子」という）１８に、駆動電源ＰＶＤＤを供給するための電源ライン１６（ＶＬ）が形成されている。垂直（Ｖ）走査方向（列方向）には、データ信号（Ｖｓｉｇ）が出力されるデータライン１２（ＤＬ）が形成されている。また、列方向には各ＥＬ素子のカソード電極と一体のストライプ状のカソード電源ライン１８（ＣＶ）が形成されている。

各画素は、概ねこれらのラインによって区画される領域に設けられており、各画素は、被駆動素子としてＥＬ素子１８を備え、また、ｎチャネルのＴＦＴより構成された選択トランジスタＴｒ１（以下、「選択Ｔｒ１」）、保持容量Ｃｓ、ｐチャネルのＴＦＴより構成された素子駆動トランジスタＴｒ２（以下、「素子駆動Ｔｒ２」）が設けられている。

選択Ｔｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧（Ｖsig）を供給するデータライン１２に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１０に接続され、そのソースは素子駆動Ｔｒ２のゲートに接続されている。

また、素子駆動Ｔｒ２のソースは電源ライン１６に接続され、ドレインはＥＬ素子１８のアノードに接続されている。ＥＬ素子のカソードは、共通のカソード電源ＣＶに接続されている。

ＥＬ素子１８は、ダイオード構造で下部電極と上部電極の間に発光素子層を備える。発光素子層は、例えば少なくとも有機発光材料を含む発光層を備え、発光素子層に用いる材料特性などにより、単層構造や、２層、３層あるいは４層以上の多層構造を採用することができる。本実施形態では、下部電極が画素毎に個別形状にパターニングされ上記アノードとして機能し、素子駆動Ｔｒ２に接続されている。また、上部電極が複数の画素に共通でカソードとして機能する。

画素毎に上記のような回路構成を備えるアクティブマトリクス型ＥＬ表示装置において、素子駆動Ｔｒ２の動作しきい値Ｖｔｈがばらつくと、同一のデータ信号を各画素に供給しても、ＥＬ素子には駆動電源ＰＶＤＤから同一の電流が供給されず、これが輝度ばらつき（表示ばらつき）の原因となる。

図２は、素子駆動Ｔｒ２の特性ばらつき（電流供給特性のばらつき、例えば、動作しきい値Ｖｔｈのばらつき）が生じた場合の画素の等価回路と、素子駆動Ｔｒ２及びＥＬ素子のＶｄｓ−Ｉｄｓ特性とを示している。素子駆動Ｔｒ２の動作しきい値Ｖｔｈがばらついた場合、回路的には、図２（ｂ）に示すように、素子駆動Ｔｒ２のドレイン側に正常よりも大きな抵抗又は小さな抵抗が接続されたことと見なすことができる。よって、ＥＬ素子が流す電流（本実施形態では、カソード電流Ｉｃｖ）特性は、正常画素と変わらないが、実際にＥＬ素子に流れる電流は素子駆動Ｔｒ２の特性ばらつきに応じて変化することとなる。

素子駆動Ｔｒ２への印加電圧がＶｇｓ−Ｖｔｈ＜Ｖｄｓを満たす場合、素子駆動Ｔｒ２は飽和領域で動作する。素子駆動Ｔｒ２の動作しきい値Ｖｔｈが正常画素より高い画素においては、図２（ａ）に示すように、該トランジスタのドレインソース間電流Ｉｄｓが、正常のトランジスタよりも小さくなり、ＥＬ素子への供給電流量、つまり、ＥＬ素子の流す電流は、正常画素よりも小さく（ΔＩ大）、その結果、この画素の発光輝度は、正常画素の発光輝度よりも低くなり、表示ばらつきとなる。

逆に、素子駆動Ｔｒ２の動作しきい値Ｖｔｈが正常画素より低い画素においては、該トランジスタのドレインソース間電流Ｉｄｓが、正常のトランジスタよりも大きくなり、ＥＬ素子の流す電流は、正常画素より多くなり、発光輝度は高くなる。

なお、素子駆動Ｔｒ２への印加電圧が、Ｖｇｓ−Ｖｔｈ＞Ｖｄｓを満たす場合、この素子駆動Ｔｒ２は線形領域で動作し、この線形領域では、しきい値Ｖｔｈが高い素子駆動Ｔｒ２と低い素子駆動Ｔｒ２とで、Ｖｄｓ−Ｉｄｓ特性の差が小さいため、ＥＬ素子への供給電流量の差（ΔＩ）も小さい。このため、ＥＬ素子は、素子駆動Ｔｒ２の特性ばらつきの有無によらず、概ね同様の発光輝度を示し、線形領域においては特性ばらつきに起因した表示ばらつきを検出することは難しいが、上記のように、素子駆動Ｔｒ２を飽和領域で動作させることで、この素子駆動Ｔｒ２の特性ばらつきに起因した表示ばらつきを検出することができる。

また、検出した電流値に基づいて、各画素に供給するデータ信号を補正すれば、確実に表示ばらつきを補正することができる。例えば素子駆動Ｔｒ２のしきい値の絶対値｜Ｖｔｈ｜が正常より低い場合、基準のデータ信号を供給したときのＥＬ素子の発光輝度は通常より高くなる。したがって、この場合、しきい値の絶対値｜Ｖｔｈ｜の基準に対するずれに応じてデータ信号の絶対値｜Ｖｓｉｇ｜を小さくすることにより輝度ばらつきを補正することができる。素子駆動Ｔｒ２のしきい値の絶対値｜Ｖｔｈ｜が正常より高い場合には、しきい値の絶対値｜Ｖｔｈ｜の基準に対するずれに応じてデータ信号の絶対値｜Ｖｓｉｇ｜を大きくすることにより輝度ばらつきを補正することができる。

なお、以上の画素回路では、素子駆動トランジスタとして、ｐチャネルのＴＦＴを採用したが、ｎチャネルのＴＦＴを用いてもよい。さらに、以上の画素回路では、１画素について、トランジスタとして、選択トランジスタと駆動トランジスタの２つのトランジスタを備える構成を採用した例を説明したが、トランジスタが２つのタイプ及び上記回路構成には限られない。

本実施形態では、以上のように各画素の素子駆動Ｔｒの特性ばらつきに起因したＥＬ素子の輝度ばらつきをＥＬ素子のカソード電流から検出し、これを補正する。そして、この電流検出（ばらつき検出）及び補正を、表示装置の通常動作時において、映像信号の１ブランキング期間中に実行する。

より具体的には、カソード電流の検出処理は、映像信号の１ブランキング期間中において、表示部の所定の１行を検査行として選択し、対応する画素に検査用信号を供給し、その画素のＥＬ素子のカソード電極からカソード端子に流れ出るカソード電流Ｉcvを検出する。ブランキング期間は、垂直ブランキング期間又は水平ブランキング期間であり、どちらを採用しても良いが、以下では、電流検出処理速度の余裕を優先するという観点で垂直ブランキング時間に検査する方法を例に説明する。また、本実施形態では、全画素について検査結果を得るまでの時間を短縮化するために、上述のようにカソード電極を列方向において複数に分割し（図１の例では列毎に分割し）、時分割で列毎に検査を行う。

このようにカソード電極を複数に列毎に分割し、垂直ブランキング期間中にカソード電流の検出を実行する場合、１垂直ブランキング期間中に所定の１検査行（ｎ行目）の全画素に、それぞれ検査用信号を供給し、各列におけるカソード電流を検出する。この手順を垂直ブランキング期間毎に検査行を変更して実行し全行に対して行うことで、全画素のカソード電流を得る。この方式において、マトリクスの各列に対して１対１で電流検出部を設けた場合、ＶＧＡパネルでは合計約８秒（＝１／６０秒×４８０行）で全画素についてのカソード電流検出が実行できる。

マトリクスの各列に対し１対１で電流検出部を設けることは、即ち、列数分に等しい電流検出部を設ける必要があり、表示装置の小型化を妨げる可能性がある。そこで、本実施形態では、電流検出部のアナログデジタル（ＡＤ）変換部として、構成の簡素な逐次比較型ＡＤ変換部を採用し、さらに、このＡＤ変換回路に用いるＤＡ変換部を複数のＡＤ変換回路で共用し、電流検出部の設置面積を削減する。

また、逐次比較型ＡＤ変換部は、上述のように簡素な構成であるが、最上位ビット（ＭＳＢ）から順に値を比較する処理を採用しているため、デジタル信号のビット数が多くなるほど処理に時間を要することとなる。したがって、表示部の画素の全列について、単一の電流検出部によって、１回の検査期間（例えば、１垂直走査（Ｖ）期間の垂直ブランキング期間）中に、電流検出を行ってその結果のデジタル信号を得ることは容易ではない。

そこで、本実施形態では、電流検出部のＡＤ変換部として、逐次比較型ＡＤ変換部を採用しつつ、全画素についての電流検出及び補正をより短時間で実行するため、複数列毎に１つの電流検出部を割り当て、時分割処理により処理速度の向上を図る。

例えば、上記ＶＧＡパネルの４分の１の大きさのＱＶＧＡパネル（２４０行×３２０列×ＲＧＢ）例にすると、Ｒ，Ｇ，Ｂ合計で９６０列が存在し、これを１０分割して、電流検出を実行する。つまり、９６列に１つ電流検出部を設ける。この場合、約４０秒（１／６０秒×２４０×１０）で全画素についての電流検出を実行することができる一方で、電流検出部の配置数は１０で良く、表示装置の小型化を妨げることなく後述するような電流検出とばらつき補正を実行することが可能となる。なお、カソード電源ライン１８は、列の分割数に応じ、最低限等しい数列数毎に分割すればよい。但し、後発的な分割数の変更への対応や、表示部内における画素毎の構造の違いを低減する観点から、本実施形態では、このカソード電源ライン１８を、図１に示すように列毎にそれぞれ設け、後述するように、電流検出部には対応させた列数に等しい本数のカソード電源ライン１８が接続されている。

［装置構成例］
次に、本実施形態に係るばらつき補正機能を備えたエレクトロルミネッセンス表示装置の構成例について図３及び図４を参照して説明する。図３は、エレクトロルミネッセンス表示装置の全体的な構成の一例を示している。この表示装置は、上述のような画素を備える表示部が形成されたＥＬパネル１００と、表示部での表示及び動作を制御する駆動部２００を備え、駆動部２００は、概略して、表示制御部２１０と、ばらつき検出部３００を備える。

また、表示制御部２１０は、信号処理部２３０、ばらつき補正部２５０、タイミング信号作成（Ｔ／Ｃ）部２４０、ドライバ２２０等を有する。

信号処理部２３０は、外部からのカラー映像信号をＥＬパネル１００における表示に適した表示データ信号を作成し、タイミング信号作成部２４０は、外部から供給されるドットクロック（DOTCLK）、同期信号（Hsync、Vsync）などに基づいて、Ｈ方向、Ｖ方向のクロックＣＫＨ、ＣＫＶ、水平、垂直スタート信号ＳＴＨ、ＳＴＶ等、表示部で必要な各種タイミング信号を作成する。ばらつき補正部２５０は、ばらつき検出部３００から供給される補正データを利用して映像信号を駆動対象であるＥＬパネルの特性に合わせて補正する。

ドライバ２２０は、タイミング信号作成部２４０から得られる各種タイミング信号に基づいてＥＬパネル１００をＨ方向、Ｖ方向に駆動する信号を作成して画素に供給すると共に、ばらつき補正部２５０から供給される補正後の映像信号を対応する各画素にデータ信号（Ｖsig）を供給する。なお、ドライバ２２０は、図１に例示するように表示部のＨ（行）方向の駆動を制御するＨドライバ２２０Ｈ及びＶ（列）方向の駆動を制御するＶドライバ２２０Ｖを備える。図１に示すように、このＨドライバ２２０Ｈ及びＶドライバ２２０Ｖは、ＥＬパネル１００の表示領域の周辺に、図１の画素回路と同様にパネル基板上に内蔵させることもできるし、ＥＬパネル１００とは別に図３の駆動部２００と一緒又は別の集積回路（ＩＣ）によって構成することも可能である。

ばらつき検出部３００は、ＥＬパネル１００の通常使用環境下におけるブランキング期間に表示ばらつきを検出して補正値を得るための動作をしており、図３の例では、ばらつき検査を制御する検査制御部３１０、検査用信号を発生しＥＬパネルの検査行の画素に供給するための検査用信号発生回路３２０、上記検査用信号を供給した際にカソード電極から得られるカソード電流を検出するカソード電流検出部３３０、カソード電流検出結果を記憶するメモリ３４０、検出されたカソード電流に基づいて補正データを作成する補正データ作成部３５０等を備える。また、検査時において、検査行の画素を選択し、検査するために必要な選択信号の作成や、後述するような所定ラインの電位制御のための制御信号発生回路は、ドライバ２２０内に組み込んで検査制御部３１０の制御に応じて実行させることができる。なお、この構成は、専用の検査用の制御信号発生回路によって実行しても良いし、検査制御部３１０が実行しても良い。

図４は、図３の駆動部２００のより具体的な構成の一部を示す。カソード電流検出部３３０は、表示部のマトリクスの複数列に１つ対応して設けられており、このカソード電流検出部３３０は、電流検出アンプ３７０と、アナログデジタル（ＡＤ）変換部３８０と、減算部３３２とを有する。電流検出アンプ３７０は、図４の例では、アンプの出力と電流入力側との間に抵抗Ｒを備え、ＥＬパネルの複数のカソード電極端子Ｔcvの内、対応する端子Ｔcvから得られるカソード電流Ｉｃｖを、このカソード電流Ｉｃｖが抵抗Ｒに流れて生ずる電圧［ＩＲ］と基準電圧Ｖrefとに基づき、［Ｖref＋ＩＲ］で表される電流検出データ（電圧データ）として得る。ＡＤ変換部３８０は、電流検出アンプ３７０で得られた電流検出データを所定ビット数のデジタル信号に変換する。このＡＤ変換部３８０としては、詳しくは後述するが、逐次比較型ＡＤ変換回路を採用し、複数のＡＤ変換部３８０において、ＤＡ変換部を共用している。

減算部３３２には、ＡＤ変換部３８０から得られるデジタル検出データが供給される。
ここで、検査用信号としては、ＥＬ素子の発光を発光レベルとする検査用オン表示信号を供給することで、原理的に素子駆動Ｔｒ２のしきい値ばらつきに応じた表示ムラを検出することができる。しかし、検査用信号として、上記検査用オン表示信号と、さらにＥＬ素子を非発光レベルとする検査用オフ表示信号とを検査行の画素に対して供給し、検査用オン表示信号の印加時のオンカソード電流及び前記検査用オフ表示信号印加時のオフカソード電流を検出し、その差ΔＩｃｖを求めることで、検査の高速化及び検査の高精度化を図ることが可能となる。これは、オフカソード電流Ｉｃｖ_offを測定し、このＩｃｖ_offを基準としてオン表示信号の時のオンカソード電流Ｉｃｖ_onを相対的に把握できるため、オンカソード電流Ｉｃｖ_onの絶対値を正確に判断する必要や、別途基準となるオフカソード電流Ｉｃｖ_offを測定する必要がないからである。つまり、オンカソード電流とオフカソード電流との差分（カソード電流差）を用いることで、上記電流検出アンプ３３２の特性ばらつきなどの影響をこのカソード電流差からキャンセルすることができ、また、オンカソード電流値の絶対値を判定するための基準値を必要としないためである。具体的には、Ｖｒｅｆ＋Ｉｃｖ_on＊Ｒと、Ｖｒｅｆ＋Ｉｃｖ_off＊Ｒをそれぞれ読み取り、ＡＤ変換部３３４でデジタル変換し、オンカソード電流及びオフカソード電流に対応して順次それぞれ得られるデジタル電流検出信号を減算部３３２にて引き算することで、最終的に（Ｉｃｖ_on−Ｉｃｖ_off）＊Ｒを求め、ΔＩｃｖ＝Ｉｃｖ_on−Ｉｃｖ_offを得ることができる。

メモリ３４０には、上述のように一例として４０秒程度で全画素についてのカソード電流検出データが蓄積され、メモリ３４０はこの全画素についてのカソード電流検出データを少なくとも次に全画素について新しいカソード電流検出データを得るまで格納しておく。

補正データ作成部３５０は、メモリ３４０に蓄積された画素毎のカソード電流検出データに基づいて、映像信号に対し、各画素の素子駆動Ｔｒ２の特性ばらつきに起因した表示ばらつきを補正するための補正データを作成する。

例えば、図５に示すように、ＥＬ素子を発光状態とする同一の検査用信号を印加した場合、測定対象の画素の素子駆動Ｔｒ２のしきい値Ｖｔｈが正常の素子駆動Ｔｒ２のしきい値Ｖｔｈよりも高圧側にシフトしている場合（図中の一点鎖線）、得られるカソード電流は、正常画素がＩｃｖａであるのに対し、シフトした画素ではＩｃｖｂとなる。

そこで、補正データ作成部３５０は、図５に示すように、素子駆動Ｔｒ２の動作しきい値Ｖｔｈが正常なＴＦＴよりもずれている場合、カソード電流検出データからその動作しきい値Ｖｔｈのずれを補償する補正データを求める。概念的には、この補正データにより、図５において点線で示す特性のように動作しきい値Ｖｔｈのずれ分に応じて各画素に供給するデータ信号の電圧をシフトさせることとなる。

ここで、データ信号の電圧をシフトさせるための補正データの作成方法の一例を説明する。まず、各画素の動作しきい値の基準からのずれは、下記式（１）によって求めることができる。

式（１）において、Ｖｔｈ（ｉ）、Ｖ（Ｉｃｖ）、Ｖｓｉｇｏｎおよびγは、以下のように定義される。
Ｖｔｈ（ｉ）：検査対象画素の動作しきい値ずれ
Ｖ（ΔＩｃｖ）：検査対象画素のオンオフカソード電流値（電圧データ）
Ｖ（ΔＩｃｖｒｅｆ）：基準オンオフカソード電流値（電圧データ）
Ｖｓｉｇｏｎ：検査用オン表示信号の階調レベル
γ：表示パネルの発光効率特性（定数値）

検査用オン表示信号の階調レベル［Ｖｓｉｇｏｎ］を、例えば２４０（０〜２５５）に設定した場合、この階調レベル２４０、検査対象画素のオンオフカソード電流値［Ｖ（ΔＩｃｖ）］、基準のオンオフカソード電流値［Ｖ（ΔＩｃｖｒｅｆ）］、定数の発光効率特性γに基づいて、上記式（１）から各画素の基準に対する動作しきい値ずれＶｔｈ（ｉ）を求めることができる。例えば、Ａ〜Ｅの画素について、以下のようにそれぞれ基準からのしきい値ずれ量Ｖｔｈ（ｉ）が得られたとする。
Ｖｔｈ（Ａ）＝０
Ｖｔｈ（Ｂ）＝１３．４
Ｖｔｈ（Ｃ）＝１７．０
Ｖｔｈ（Ｄ）＝３．２
Ｖｔｈ（Ｅ）＝２０．７
上記例では、画素Ｅのしきい値Ｖｔｈずれが最大であり、各画素に同一階調レベルのデータ信号を供給すると、画素Ｅが表示部の中で最も低輝度で発光することとなる。一方で、各画素に供給できるデータ信号の最大値には限度がある。そこで、このＶｔｈ（ｉ）_maxの画素Ｅを基準にデータ信号の最大値Ｖｓｉｇ_maxを決定する。つまり、得られた各画素のＶｔｈ（ｉ）の中から、最大値Ｖｔｈ（ｉ）_maxを求め、このＶｔｈ（ｉ）_maxに対する他の画素のＶｔｈの差ΔＶｔｈ（ｉ）をそれぞれ得る。さらに、その画素に供給すべきデータ信号の最大値Ｖｓｉｇ_max（ｉ）として、Ｖｓｉｇ_maxから得られたΔＶｔｈ（ｉ）を減算することで求め［Ｖｓｉｇ_max−ΔＶｔｈ（ｉ）］、後述する式（２）の補正値を反映した初期補正データＲＳＦＴ（init）としてばらつき補正部２５０に供給する。

なお、以上のようにして補正データ作成部３５０で作成された各画素の初期補正データは、例えば図３に示す補正値記憶部２８０などに記憶される。

ばらつき補正部２５０は、新しい補正データが得られるまでは、この記憶されている補正データを用い、信号処理部２３０から供給される映像信号に対して、各画素毎にばらつき補正を実行する（２次元表示ムラ補正）。

信号処理部２３０は、外部からのカラー映像信号をＥＬパネル１００での表示に適した表示信号にするための信号処理回路であり、一例として図４に示すような構成を有する。シリアル・パラレル変換部２３２は、外部から供給される映像信号をパラレルデータに変換し、得られたパラレル映像信号は、マトリクス変換部２３６に供給される。マトリクス変換部２３６において、外部から供給される映像信号がＹＵＶ形式の場合には、ＥＬパネルの表示する色調に応じたオフセット処理が行われる。なお、Ｙは輝度信号、Ｕは輝度信号と青色成分の差、Ｖは輝度信号と赤色成分の差であり、ＹＵＶ形式は、この３つの情報で色を表している。また、マトリクス変換部２３６は、パラレル映像信号をこのＥＬパネル１００に適した形式への間引きなどの変換処理を行う。また、併せて、色空間補正、ブライト・コントラスト補正なども実行する。さらにガンマ値設定部２３８が、マトリクス変換部２３６からの映像信号に対し、ＥＬパネル１００に応じたγ値の設定（ガンマ補正）を行い、ガンマ補正後の映像信号が上記ばらつき補正部２５０に供給される。

ここで、ばらつき補正部２５０では、一例として下記式（２）

を用いて二次元表示ムラ補正を実行する。式（２）において、ＲＳＦＴ（init）は、補正データ作成部３５０において求められた補正値を反映した初期補正データである（工場出荷前に各画素についての補正データが存在する場合にはその補正データも反映した値である）。Ｒｉｎは、信号処理部２３０から供給される入力映像信号で、ここでは、９ビットデータであり、０〜５１１のいずれかの値を備える。ＡＤＪ＿ＳＦＴは、補正値調整（重み付け）パラメータであり、Ｒ＿ＳＦＴは、二次元表示ムラ補正後の表示データである。

図５から理解できるように、素子駆動Ｔｒ２の動作しきい値Ｖｔｈにずれが生じた場合、このＴＦＴの特性カーブの傾きβは、正常なＴＦＴの特性カーブの傾きとは異なる。したがって、図６に示したようにデータ信号を単純にＶｔｈのずれ分だけシフトするのみでは、正確な階調表現をすることができない。そこで、ばらつき補正部２５０では、上記式（２）等を用いて、傾きβ、つまり、上記式（２）の重み付けパラメータを考慮して実映像信号の値（輝度レベル）に応じて最適な補正を施し、正常のＴＦＴ特性に合ったカソード電流がＥＬ素子に流れるように調整する。このような補正により、単純なΔＶthのシフト補正だけの場合にＴＦＴ特性の傾きの違いに起因して生ずる低階調側の白うき（高階調側へのずれ）等を、確実に防止できる。

以上のようにして二次元表示ムラ補正が施された映像信号は、デジタルアナログ（ＤＡ）変換部２６０に供給され、ここで各画素に供給するためのアナログデータ信号に変換される。このアナログデータ信号は、表示部の対応するデータライン１２に出力すべきデータであり、パネル１００に設けられたビデオ線に出力され、Ｖドライバ２２０Ｖの制御に従って対応するデータライン１２に供給される。

［カソード電流検出部］
次に、本実施形態のカソード電流検出部３３０の構成について図７及び図８を参照して説明する。図７は、カソード電流検出部３３０の電流検出アンプ３７０及びＡＤ変換部３８０の構成を示し、図８は、電流検出アンプ３７０とＡＤ変換部３８０及びソースドライバ（Ｈドライバ）２２０Ｈの概略レイアウトを示している。

既に説明したように、電流検出部３３０は、マトリクスの複数列に対して１つ対応して設けられており、電流検出アンプ３７０の入力部には、それぞれ、対応する複数列のカソード電源ライン１８（例えば、ＱＶＧＡパネルの全列を１０分割した場合に、１８［ｋ］〜１８［ｋ＋９５］）が接続されている。なお、複数の各カソード電源ライン１８と、対応する該電流検出アンプ３７０の入力端との間には、各ライン１８からの入力を選択的に電流検出アンプ３７０に供給するためのスイッチＳＷ３０と、一括して複数のカソード電源ライン１８と電流検出アンプ３７０との接続を制御するスイッチＳＷ２０とが設けられている。また、カソード電源ＣＶと各カソード電源ライン１８との間には、通常動作時（駆動時、検査信号印加時）に、各電源ライン１８にカソード電源を供給するためのＳＷ１０が設けられている。

逐次比較型ＡＤ変換部３８０は、電流検出アンプ３７０に対応して設けられており（複数列に対して１つ設けられている）、コンパレータ３８２と、逐次近似レジスタ（ＳＡＲ）３８４と、デジタルアナログ（ＤＡ）変換部３８６とを備える。

コンパレータ３８２は、電流検出アンプ３７０からのアナログ電流検出信号（電圧信号）を、ＤＡ変換部３８６から供給されるアナログ基準信号と比較し、比較結果を逐次近似レジスタ３８４に供給する。

ＳＡＲ３８４は、出力するデジタルデータのビット数に等しい複数のレジスタを備え、上記コンパレータ３８２からの比較信号を考慮し、上位ビット（ＭＳＢ）側から順にデータ値を逐次変更してＤＡ変換部３８６に供給する。

まず、図示しない制御部から比較開始信号がＳＡＲ３８４に供給されると、ＳＡＲ３８４は、ＭＳＢに割り当てられたレジスタの出力を「１」とし、残りのビットは「０」のデジタルデータを出力する。ＤＡ変換部３８６は、このデジタルデータ「１０００・・・」を対応するアナログ信号に変換し、これが基準信号としてコンパレータ３８２の入力端子に供給され、上記電流検出アンプ３７０から供給されるアナログ電流検出信号と比較される。コンパレータ３８２はアナログ電流検出信号が、基準信号より大きければ、比較結果として例えば「１」をＳＡＲ３８４に出力し、ＳＡＲ３８４は、ＭＳＢのレジスタの出力を「１」に固定し、次のビット位置の値を「０」から「１」に変更し、残りのビットは「０」のままのデジタルデータを出力する。これがＤＡ変換部３８６で対応するアナログ基準信号としてコンパレータ３８２に供給され、再び電流検出アンプ３７０からの電流検出信号と比較される。比較の結果、電流検出信号の方が大きければ、対応する比較出力によりＳＡＲ３８４のＭＳＢ及び２ビット目を「１」に固定し、次に３ビット目を「０」から「１」に変更し、残りを「０」としたデジタルデータを出力する。電流検出信号が２ビット目も「１」としたときの基準信号よりも小さければ、２ビット目は「０」に戻し、３ビット目を変更する。これのような比較処理を上位ビットから順に最下位ビット（ＬＳＢ）までビット数に応じた回数繰り返し、入力されるアナログ電流検出信号に応じたデジタル信号をＳＡＲ３８４で得て、これをデジタル電流検出信号として図４に示す減算部３３２に供給する。

なお、図７には示していないが、電流検出アンプ３７０とコンパレータ３８２との間には、信号保持部が設けられており、この保持部により、ＡＤ変換部３８６の逐次比較期間中に電流検出信号が保持される。

ここで、ＤＡ変換部３８６は、図７、図８に示すように、複数のＡＤ変換部３８０において共用しており、各ＡＤ変換部３８０のＳＡＲ３８４からのデジタル信号を、例えば共通の抵抗ストリング（Ｒストリング）を利用して対応するアナログ信号に変換する。既に説明したように、複数のＡＤ変換部３８０でＤＡ変換部３８６を共用することでその設置面積を低減することができるが、上記のように抵抗ストリングを共用することでアナログ信号への変換誤差がＡＤ変換部３８０毎にばらついてしまうことの防止にも役立つ。

表示部のデータライン１２に対応するデータ信号を供給するためのドライバ（Ｈドライバ：ソースドライバ）２２０Ｈにおいて、表示部にアナログデータ信号を出力するため、図４に示すようなＤＡ変換部２６０を採用している。本実施形態では、このソースドライバ２２０ＨのＤＡ変換部２６０についても、上記ＡＤ変換部３８０のＤＡ変換部３８６と共用している。このようにソースドライバのＤＡ変換部２６０も共用することで表示装置の一層の小型化を図ることができる。ＤＡ変換部の共用は、その構成の全てでなくとも良いが、Ｒストリングを用いる場合には、このＲストリングを共用することが表示装置の小面積化の観点で効果的である。

なお、本実施形態では、上記ソースドライバ２２０Ｈを、複数列毎に１つ対応して設けており、この場合においてソースドライバ２２０のＤＡ変換部２６０をＡＤ変換部３８０のＤＡ変換部３８６と共用することは、小面積化の点で特に効果が高い。１表示装置において複数のソースドライバ２２０Ｈを設けることで、表示部へのデータ信号の供給処理を並列化して処理負荷を分散させることができる。また、１つのソースドライバ２２０Ｈに対応付ける列と、１つの電流検出部３３０に対応付ける列とを一致させ、図８に示すように、同一列に対応するソースドライバ２２０Ｈと電流検出部３３０とを交互に近接配置することで、これらの回路を単一の集積回路内に形成する場合など、レイアウト効率や配線効率を向上させること、表示ばらつき低減を図ることが容易となる。

［駆動方式］
次に、上記原理に基づくカソード電流の検査を実行する本実施形態に係る表示装置の駆動方法について説明する。以下の駆動方法では、検査行の画素に対し、検査用表示信号Ｖｓｉｇとして、検査用オン表示信号（ＥＬ発光）と検査用オフ表示信号（ＥＬ非発光）とを連続して印加する高速検査方式を採用した場合を例に説明する。なお、検査用のオン表示信号とオフ表示信号の順番は特に限定されないが、以下の例では、オフ、オンの順番としている。

次に、図９を参照して駆動方式について具体的に説明する。本方式では、上述の図１に示すパネル構成例のように、カソード電極を列毎に分割しており、カソード電極ライン１８が１８［１］〜１８［ｘ］だけ設けられている。また、カソード電流の検出は、図９に示すように、ｎ回目の１垂直走査期間の１Ｖブランキング期間に、１検査行（ｎ行目）を選択し、このｎ行目の全画素（１列目〜ｘ列目の画素）のうち、１つの電流検出部３３０につき、その検出部３３０に接続されている複数列の中でそれぞれ１列分の画素のカソード電流（ΔＩｃｖ）を検出する。なお、この際、図７，図８に示すスイッチＳＷ３０は対応する検査列についてのみ閉状態とするように制御することが好適である。

また、検査用信号書き込み期間の終了後、対応するＶブランキング期間の終了までの間に、ｎ行目の全画素に対し、それぞれ検査用信号が供給される前に書き込まれていた表示データ信号の書き込みを行う。なお、書き込みは、原理的には、検査した画素のみでよいが、そのためには同一の電流検出部３３０に接続されている列に対して選択的に順次、再書き込みをしなければならず、ソースドライバ２２０Ｈ等にそのための論理回路等を加える必要が生ずる場合もある。このような回路追加を望まない場合には、検査対象のｎ行目の全画素について一律に書き込み信号を実行すればよい。

また、本実施形態では、行毎に設けた容量ライン１４の電位制御、及び、電源ライン１６（ＰＶＤＤ）の行毎の電源電位制御を実行する。具体的には、容量ライン１４については、Ｖブランキング期間中は第１電位（素子駆動Ｔｒ２の非動作電位）とし、検査行の容量ライン１４［ｎ］のみ、その検査時のＶブランキング期間のデータ信号再書き込み時に第２電位とする。電源ラインについては、検査行の電源ラインＰＶＤＤｎについてのみ、上記データ信号再書き込み期間中に所定Ｌｏｗレベルとして検査用信号の供給によるＥＬ素子の発光を停止させる。また、容量ライン１４［ｎ］と電源ラインＰＶＤＤｎの電位変化タイミング、特に容量ライン１４［ｎ］の電位変化は、データ信号再書き込み期間中には行わないようにする。

以上のような駆動方式によれば、１Ｖ期間に１行の内、列の分割数に応じた分のカソード電流検出が実行でき、上述のように一例として約４０秒間で全画素についてのカソード電流検出を実行することができる。なお、本方式では、カソード電極を列毎に分割しているため、１列当たりの検査期間は、データ信号再書き込み期間以外を全て用いることができ、各データライン１２に検査用信号を出力するための駆動回路の負荷や、電力消費を削減することができる。

ここで、列毎に分割したカソード電極ライン１８［１］〜１８［ｘ］は、それぞれ個別に、ＣＯＧ（Chip On Glass）方式でパネル基板上に搭載された集積化駆動回路（駆動部）２００に接続されている。この駆動部２００には、上述のように複数列に対して１つの電流検出部３３０を設けられており、全カソード電極ライン（全列）については、１Ｖ期間に分割数に応じた回数を乗じた期間でカソード電流を検出することができる。

なお、図３に示す駆動部２００内のドライバ２２０については、その機能の一部又は全てを、このＣＯＧとは別に、Ｈドライバ、Ｖドライバとして、表示部の画素回路と同様にパネル基板上に内蔵形成することも可能である。

また、このようなカソード電極ラインを列毎に設ける駆動方式については、ＡＤ変換部３８０の変換速度が対応する範囲において、１水平走査期間内の水平ブランキング期間内にカソード電流検出を実行する方法に採用することも可能である。

［その他］
なお、以上において説明した各方式、構成においては、リアルタイムで各画素のカソード電流検出を行う場合について説明したが、この電流検出と補正処理は、表示装置の起動時においても実行しても良いし、もちろん、工場出荷時に各画素のカソード電流（ΔＩｃｖ）を測定し、予め補正データを記憶しておき、随時更新する又は特性の経時変化を検出しながらリアルタイムで補正をしても良い。

さらに、以上において説明したばらつき補正部２５０における補正に関しては、最終的に表示ばらつきの生ずる画素に供給するデータ信号が、適切なレベルに調整され、ＥＬ素子の発光輝度が補正されれば、その演算処理や補正処理方法は、特に限定されない。

また、以上に説明したばらつき検出部３００は、パネル制御部２１０と共に集積化することにより非常に小型の駆動部によって表示ばらつきの検出及び補正及び表示部の制御（表示）を実行可能な表示装置を提供することができる。さらに、ばらつき検出部３００内の構成、例えばＡＤ変換部、メモリ等について、これらをパネル制御部２１０の回路に兼用させることも可能であり、兼用により駆動部２００をＩＣ化した場合、このＩＣチップサイズを低減することに寄与できる。

本発明の実施形態に係るＥＬ表示装置の概略回路構成の一例を説明する等価回路図である。本発明の実施形態に係る素子駆動トランジスタの特性ばらつき測定原理を説明する図である。本発明の実施形態に係る表示ばらつき補正機能を備えたＥＬ表示装置の構成例を示す図である。図３の駆動部のより具体的な構成の一部を示す図である。素子駆動Ｔｒ２の動作しきい値のずれとそのずれの補正方法について説明する図である。動作しきい値のずれに応じた補正データの求め方を説明する図である。本発明の実施形態に係る電流検出部３３０の概略構成を示す図である。本発明の実施形態に係る電流検出部及びソースドライバのレイアウトの一例を示す図である。本発明の実施形態に係る駆動方式を説明するタイミングチャートである。

符号の説明

１００ＥＬパネル、２００駆動部（パネル駆動装置）、２２０ドライバ、２２２検査用制御信号発生回路、２３０信号処理部、２４０タイミング制御（Ｔ／Ｃ）部、２５０ばらつき補正部、２８０補正パラメータ設定部（補正値記憶部）、３００ばらつき検出部、３１０検査制御部、３２０検査用信号発生回路、３３０カソード電流検出部、３３２減算部、３４０メモリ、３５０補正データ作成部、３７０電流検出アンプ、３８０ＡＤ変換部、３８２コンパレータ、３８４逐次近似レジスタ（ＳＡＲ）、３８６ＤＡ変換部。

Claims

エレクトロルミネッセンス表示装置であって、
マトリクス配置された複数の画素を備える表示部と、外部より供給される映像信号に基づいて前記表示部の動作を制御するための駆動部とを備え、
前記駆動部は、前記表示部の行方向の駆動及び列方向の駆動を行うドライバと、各画素での表示ばらつきの検査結果を検出するばらつき検出部と、表示ばらつきを補正するための補正部と、を備え、
前記表示部の前記複数の画素のそれぞれは、エレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備え、
前記表示部には、マトリクスの列方向に、前記各画素の前記エレクトロルミネッセンス素子のカソード電極に対してカソード電源を供給するための複数のカソード電源ラインが設けられ、
前記ばらつき検出部は、検査行の画素に供給する検査用信号を発生して該画素に供給する検査用信号発生部と、前記エレクトロルミネッセンス素子のカソード電流を検出する電流検出アンプと、前記電流検出アンプからのアナログ電流検出信号をデジタル信号に変換するアナログデジタル変換部と、を備え、
前記電流検出アンプは、マトリクスの複数列に対して１つ対応して設けられ、前記カソード電源ラインに接続されており、ブランキング期間中に、前記ドライバによって所定の検査行の画素が選択され、かつ、該画素に、前記検査用信号として、そのエレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号を供給した時の前記エレクトロルミネッセンス素子のカソード電流を、対応する前記カソード電源ラインを介して検出し、
前記アナログデジタル変換部は、前記電流検出アンプに対応し、前記複数列に対して１つ設けられた逐次比較型アナログデジタル変換部であり、前記電流検出アンプからの前記アナログ電流検出信号を基準信号と比較するコンパレータと、前記コンパレータからの比較信号を考慮して上位ビット側からデータ値を逐次変更してデジタルアナログ変換部に供給する逐次近似レジスタと、前記逐次近似レジスタからのデジタル信号をアナログ信号に変換し、前記コンパレータに基準信号として供給するためのデジタルアナログ変換部と、を備え、
前記デジタルアナログ変換部は、複数の前記アナログデジタル変換部で共用されていることを特徴とするエレクトロルミネッセンス表示装置。
請求項１に記載のエレクトロルミネッセンス表示装置において、
前記検査用信号発生部は、前記ブランキング期間中、前記検査用信号として、前記検査用オン信号と、さらに前記エレクトロルミネッセンス素子を非発光レベルとする検査用オフ信号とを前記検査行の画素に対して供給し、
前記電流検出アンプは、前記カソード電源ラインから得られる前記検査用オン信号の印加時のオンカソード電流及び前記検査用オフ信号印加時のオフカソード電流を検出し、
前記アナログデジタル変換部は、前記電流検出アンプからの出力を対応するデジタルオンカソード電流検出信号、デジタルオフカソード電流検出信号に変換し、
減算部が前記デジタルオンカソード電流検出信号とデジタルオフカソード電流検出信号との差を求め、
前記補正部は、検出された前記オンカソード電流と前記オフカソード電流との電流差に応じた電流差信号を利用して補正を行うことを特徴とするエレクトロルミネッセンス表示装置。
請求項１又は請求項２のいずれかに記載のエレクトロルミネッセンス表示装置において、
前記駆動部は、前記表示部の各画素に対し、デジタル信号として処理され、表示内容に応じたデータ信号をアナログデータ信号に供給する表示データ用デジタルアナログ変換部を備え、該表示データ用デジタルアナログ変換部の抵抗ストリングは、前記逐次比較型アナログデジタル変換部の前記デジタルアナログ変換部の抵抗ストリングを共有することを特徴とするエレクトロルミネッセンス表示装置。
請求項１〜請求項３のいずれか一項に記載のエレクトロルミネッセンス表示装置において、
前記複数の画素のそれぞれは、さらに、前記素子駆動トランジスタのゲート電位を保持するための保持容量を備え、前記保持容量の第１電極は、前記素子駆動トランジスタのゲートに接続され、該保持容量の第２電極は、行毎に設けられた容量ラインに接続されており、
前記駆動部は、容量ライン制御部を備え、
該容量ライン制御部は、前記ブランキング期間における前記検査用信号の書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタのゲート電位を非動作とする第１電位とし、該ブランキング期間の終了までの前記データ信号の再書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタを動作可能とする第２電位とすることを特徴とするエレクトロルミネッセンス表示装置。
請求項４に記載のエレクトロルミネッセンス表示装置において、
前記容量ライン制御部は、さらに、前記ブランキング期間、前記表示部の前記検査行以外の全行の容量ラインの電位を前記第１電位に固定することを特徴とするエレクトロルミネッセンス表示装置。