JPWO2015008634A1 - 信号処理装置および方法、撮像素子、並びに、撮像装置 - Google Patents

Abstract

本技術は、A/D変換の誤差の発生を抑制することができるようにする信号処理装置および方法、撮像素子、並びに、撮像装置に関する。本技術の信号処理装置は、単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える。本技術は、例えば、撮像素子や撮像装置に適用することができる。

Description

本技術は、信号処理装置および方法、撮像素子、並びに、撮像装置に関し、特に、A/D変換の誤差の発生を抑制することができるようにした信号処理装置および方法、撮像素子、並びに、撮像装置に関する。

従来、一般的なイメージセンサでは、受光部（フォトダイオード）に蓄積した電荷が、信号電圧として読み出され、A/D（Analog / Digital）変換されていた（例えば、特許文献１参照）。

特許文献１記載のA/D変換方法においては、高階調精度化と変換時間増大の抑制を両立させるために、２つのA/D変換回路を同一の画素出力信号に対して接続し、２つの参照電圧生成部から、異なる傾きの参照電圧Vref1、Vref2を各々のA/D変換回路へ入力することで、２種類の階調精度でA/D変換を実行している。ただし、この場合、回路面積や消費電力は２倍となるため、特許文献１に記載の方法においては、さらに、A/D変換回路は１つとし、判定部を新たに設け、その判定部によって画素出力信号の大小を判定し、その判定結果に従って、２種類の傾きの異なる参照電圧Vref1および参照電圧Vref2のいずれかを選択することにより、画素出力信号の大きさに応じた異なる変換精度の適用を実現している。

特開２０１１−４１０９１号公報

しかしながら、特許文献１に記載の方法を始めとする従来のA/D変換の場合、A/D変換における誤差の発生を十分に抑制することが困難であり、例えば、高階調精度化と変換時間増大の抑制の両立の実現や、画質劣化の抑制が困難になる恐れがあった。

本技術は、このような状況に鑑みて提案されたものであり、A/D変換の誤差の発生を抑制することを目的とする。

本技術の一側面は、単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える信号処理装置である。

前記負荷容量は、前記比較部の等価容量若しくは近似容量であるようにすることができる。

前記負荷容量として、前記比較部と同一構成を有し、入力の一方が固定電位に接続され、出力が開放状態の、偽比較部を備え、前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記偽比較部の他方の入力に接続することができる。

前記負荷容量として、前記比較部の入力トランジスタと同等の動作領域で動作する入力トランジスタ、前記入力トランジスタに一定電流を供給する電流源トランジスタ、参照電圧のオフセットをキャンセルするキャパシタ、前記キャパシタを初期化するスイッチトランジスタを含む回路を備え、前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記回路の前記キャパシタに接続することができる。

前記負荷容量として、前記比較部の入力トランジスタと同等の動作領域で動作する入力トランジスタ、参照電圧のオフセットをキャンセルするキャパシタ、前記キャパシタを初期化する第１のスイッチトランジスタ、前記入力トランジスタを初期化する第２のスイッチトランジスタ、および前記入力トランジスタを固定電位に接続する第３のスイッチトランジスタを含む回路を備え、前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記回路の前記キャパシタに接続することができる。

前記負荷容量に接続され、前記負荷容量を調整する第１の容量調整部と、前記第１の容量調整部の容量を制御する制御部とをさらに備えることができる。

前記第１の容量調整部は、前記負荷容量と固定電位との間で直列に接続される複数のトランジスタよりなり、前記制御部は、前記複数のトランジスタの各ゲートに制御信号を入力することにより、所望の容量値を得ることができる。

前記第１の容量調整部は、互いに並列に接続される複数のトランジスタよりなり、各トランジスタのゲートは前記負荷容量に接続され、前記制御部は、各トランジスタのソースおよびドレインに制御信号を入力することにより、所望の容量値を得ることができる。

前記第１の容量調整部は、容量が可変のキャパシタよりなり、前記制御部は、前記キャパシタの制御端子に制御信号を入力することにより、所望の容量値を得ることができる。

前記比較部の入力に接続され、前記比較部の容量を調整する第２の容量調整部をさらに備え、前記制御部は、さらに、前記第２の容量調整部の容量を制御することができる。

前記第２の容量調整部は、前記比較部の入力と固定電位との間で直列に接続される複数のトランジスタよりなり、前記制御部は、前記複数のトランジスタの各ゲートに制御信号を入力することにより、所望の容量値を得ることができる。

前記第２の容量調整部は、互いに並列に接続される複数のトランジスタよりなり、各トランジスタのゲートは前記比較部の入力に接続され、前記制御部は、各トランジスタのソースおよびドレインに制御信号を入力することにより、所望の容量値を得ることができる。

前記第２の容量調整部は、容量が可変のキャパシタよりなり、前記制御部は、前記キャパシタの制御端子に制御信号を入力することにより、所望の容量値を得ることができる。

前記制御部は、フレームの最初または最後に、容量を制御することができる。

前記制御部は、過去に処理されたフレームの容量調整情報に基づいて容量を制御することができる。

前記制御部は、数フレーム毎に容量を制御することができる。

前記制御部は、各参照電圧を前記比較部に入力する際の黒レベルの互いの差分の大きさに従って、容量を制御することができる。

本技術の一側面は、また、比較部を用いて単位画素から出力されるアナログ信号を所定の電圧と比較し、必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続し、前記比較部による、前記アナログ信号と、前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する信号処理方法である。

本技術の他の側面は、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える撮像素子である。

本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える撮像装置である。

本技術の一側面においては、比較部を用いて単位画素から出力されるアナログ信号が所定の電圧と比較され、必要に応じて比較部に供給する参照電圧が切り替えられ、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つが比較部に接続され、その他が所定の負荷容量に接続され、比較部に供給されたアナログ信号と参照電圧との比較結果の変化タイミングが計測される。

本技術の他の側面においては、画素アレイの、入射光を光電変換する光電変換素子を含む単位画素から出力されるアナログ信号を所定の電圧と比較する比較部に供給する参照電圧が、必要に応じて切り替えられ、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つが比較部に接続され、その他が所定の負荷容量に接続され、比較部に供給されたアナログ信号と参照電圧との比較結果の変化タイミングが計測される。

本技術のさらに側面においては、被写体が撮像され、その撮像により得られた画像データが画像処理され、また、撮像の際には、画素アレイの、入射光を光電変換する光電変換素子を含む単位画素から出力されるアナログ信号を所定の電圧と比較する比較部に供給する参照電圧が、必要に応じて切り替えられ、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つが比較部に接続され、その他が所定の負荷容量に接続され、比較部に供給されたアナログ信号と参照電圧との比較結果の変化タイミングが計測される。

本技術によれば、情報を処理することが出来る。特に、A/D変換の誤差の発生を抑制することができる。

カラムA/D変換部の主な構成例を示す図である。 A/D変換の様子の例を示すタイミングチャートである。 A/D変換の階調精度の例を示す図である。 A/D変換の様子の他の例を示すタイミングチャートである。 CMOSイメージセンサの主な構成例を示す図である。 選択部の主な構成例を示す図である。 単位画素の主な構成例を示す図である。 比較部の主な構成例を示す図である。 A/D変換の様子の例を示すタイミングチャートである。 A/D変換の様子の例を示すタイミングチャートである。 A/D変換の様子の例を示すタイミングチャートである。 A/D変換の様子の例を示すタイミングチャートである。 A/D変換の様子の例を示すタイミングチャートである。 A/D変換の様子の例を示すタイミングチャートである。 選択部の主な構成例を示す図である。 A/D変換の様子の例を示すタイミングチャートである。 A/D変換の様子の例を示すタイミングチャートである。 CMOSイメージセンサの一部の主な構成例を示す図である。 A/D変換の様子の例を示すタイミングチャートである。 CMOSイメージセンサの一部の主な構成例を示す図である。 分布定数の例を示す図である。 分布定数の例を示す図である。 A/D変換の様子の例を示すタイミングチャートである。 分布定数の例を示す図である。 A/D変換の様子の例を示すタイミングチャートである。 切替部の主な構成例を示す図である。 分布定数の例を示す図である。 A/D変換の様子の例を示すタイミングチャートである。 負荷容量Cjの主な構成例を示す図である。 負荷容量Cjの主な構成例を示す図である。 負荷容量Cjの主な構成例を示す図である。 負荷容量Cjの主な構成例を示す図である。 負荷容量Cjの主な構成例を示す図である。 負荷容量Cjの主な構成例を示す図である。 負荷容量Cjの制御の様子の例を示す図である。 切替部の他の構成例を示す図である。 容量調整部の主な構成例を示す図である。 容量調整部の他の構成例を示す図である。 容量調整処理の流れの例を説明するフローチャートである。 CMOSイメージセンサの主な構成例を示す図である。 撮像装置の主な構成例を示す図である。 コンピュータの主な構成例を示すブロック図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（CMOSイメージセンサ）
２．第２の実施の形態（CMOSイメージセンサ）
３．第３の実施の形態（撮像装置）
４．第４の実施の形態（コンピュータ）

＜１．第１の実施の形態＞
＜A/D変換について＞
一般的なイメージセンサでは、単位画素の受光部（例えばフォトダイオード）に蓄積した電荷が信号電圧（画素信号）として読み出され、アナログ・デジタル変換(A/D（Analog / Digital）変換)される。

このA/D変換の方法として、例えば、参照電圧を変化させながら信号電圧との比較を行い、一致したタイミングを取得することでデジタル変換する方法が提案されている（例えば特開２００５−２７８１３５号公報（以下、特許文献２と称する）参照）。

図１に示されるカラムA/D変換部１０は、この方法によりA/D変換を行う処理部であり、単位画素から読み出された画素信号をA/D変換する。図１に示されるカラムA/D変換部１０は、参照電圧発生部１１、比較部１２、およびタイミング計測部１３を有する。参照電圧発生部１１は、所定の電圧範囲内において値を変化させる参照電圧Vrefを発生させ、比較部１２に供給する。比較部１２は、画素から読み出されたアナログの画素信号である入力信号Vxの電圧を、参照電圧発生部１１が発生させる参照電圧Vrefと比較し、その比較結果Vcoをタイミング計測部１３に供給する。タイミング計測部１３は、その比較が開始されてから比較結果Vcoの値が変化するまでの期間を計測（カウント）し、その期間の長さ（カウント値）を、入力信号Vxのデジタル値（A/D変換後の値）とし、そのデジタル値をデジタル出力Doとして出力する。

図２は、このようはカラムA/D変換部１０によるA/D変換の様子の例を示すタイミングチャートである。

図２に示されるように、参照電圧Vrefは電圧をランプ状に走査する。画素出力のばらつき成分ΔV(ノイズ成分)を第１アナログ信号、そのばらつき成分に信号成分Vsigを加えたVsig+ΔVを第２アナログ信号として、入力信号Vxが入力される。

タイミング計測部１３は、例えばアップ・ダウン切替可能なカウンタを用い、比較結果Vcoが変化するまでの時間をカウンタクロックによって計測する。ここでは、第１アナログ信号をダウン・カウントし、第２アナログ信号をアップカウントすることで、第１アナログ信号から第２アナログ信号が引き算され、結果として信号成分Vsigのみがデジタル化された出力Doを最終的に得ることができる。

しかしながら、この方法の場合、階調精度に比例して変換時間が増大する恐れがあった。一般的にA/D変換は、変換精度（１階調あたりの電圧）を高めると、変換可能な入力電圧範囲（ダイナミックレンジ）が小さくなる。或いは、同じ入力電圧範囲（ダイナミックレンジ）とした場合、階調数が増大するため変換時間の増加（低速化）や消費電力の増加が伴う恐れがある。

例えば、変換精度を高めるには、クロック周波数で決まる参照電圧と信号電圧が一致するタイミングの検出精度が同じである場合、参照電圧の傾きを小さくすることになる。同じ階調数である場合、必要なクロック数は変わらないため、電力や速度は変化しないが、参照電圧の振幅が小さくなるため、A/D変換される入力電圧範囲は狭まる。このとき、階調数を増やす場合、より多くのクロック数が必要となり速度低下と電力増加が伴うが、参照電圧の振幅は広がり、A/D変換される入力電圧範囲は狭まる。

もちろん、クロック周波数を上げれば、参照電圧の傾きを小さくしなくても変換精度を高められ、A/D変換速度も変わらないが、消費電力が増加するのは自明である。

すなわち、変換精度を高めると、入力電圧範囲が狭まる、或いは速度・電力が劣ることになる。同じ入力電圧範囲に対して４倍の変換精度を得るには、４倍のクロック数が必要となる。

また、A/D変換の変換精度（１階調あたりの電圧）は、信号電圧に含まれるノイズレベルや、画像の現像時に施す増幅（ゲイン）の程度によって決められる。例えば、図３に示されるように、イメージセンサでは信号の読み出しで発生するノイズNdarkの他に、入射光強度に比例して発生する信号電荷Nに対して、√Nのフォトン・ショットノイズが発生し、入射光強度に応じてノイズ量が増加していく。暗いほど信号が小さいながらノイズの絶対値も小さく、明るいほど信号が大きくなるもののノイズの絶対値が大きくなる。このため、A/D変換精度で決まる量子化ノイズの影響は、信号の大きさ(明るいか暗いか)によって異なり、明るい領域ほど光ショットノイズが支配的となり要求されるAD変換精度は低くて構わない。

一般的に、A/D変換の量子化ノイズを顕在化させないために、A/D変換の変換精度は、これら読み出しノイズやフォトン・ショットノイズの総ノイズレベルよりも小さく設定することが好ましい。しかしながら、高い変換精度は、変換速度や消費電力を犠牲にすることになる。

そこで例えば、図３に示すように、ノイズレベルの小さい低入射光の領域に対しては、より高い変換精度（より小さい１階調当たりの電圧）D1を用い、量子化ノイズよりもフォトン・ショットノイズが支配的な高入射光の領域に対しては、低い変換精度D2を用いることで、量子化ノイズによる実質的な画質劣化なく、A/D変換の変換速度や消費電力を向上させる方法が考えられた（例えば、特開２０１１−２１１５３５号公報（以下、特許文献３と称する）参照）。

この方法の場合、同一の信号電圧に異なる傾きの参照電圧で２回以上のA/D変換を時分割で行い、変換精度の異なるデジタル値をそれぞれ取得し、信号電圧の範囲によって切り替える。したがって、階調精度の変更は、同一カウンタクロック周波数において、参照電圧Vrefの傾きを変えることで実現することができる。もちろん、参照電圧Vrefの傾きを変えずにカウンタクロック周波数を変えることも可能ではあるが、周波数下げることはA/D変換を低速化することになるため、参照電圧Vrefの傾きを変える方が好ましい。

図４のタイミングチャートに示されるように、この方法の場合、参照電圧Vrefの傾きが小さい、すなわち高い階調精度のA/D変換が、第１アナログ信号および第２アナログ信号に対して実行され、次いで、参照電圧Vrefの傾きを大きくして、より低い階調精度D2のA/D変換が、第２アナログ信号および第３アナログ信号に対して実行される。第３アナログ信号に対するA/D変換は、ばらつき成分を引き算するための処理である。つまり、第１アナログ信号および第３アナログ信号は、ともにばらつき成分（ノイズ成分）である。

階調精度を２倍上げることは、傾きを半減させることに相当し、同じ入力信号範囲をA/D変換する場合、２倍の変換時間が必要になる。図４の例の場合、階調精度D1の入力信号範囲を狭めることで、信号成分Vsigが小さい領域のみ高い階調精度D1を適用し、信号成分Vsigが大きい領域では、比較的低い階調精度D2を適用している。したがって、２回のAD変換により、階調精度D2のみの場合と比べて約２倍の変換時間を要しているが、変換精度D1をD2の４倍の精度に設定した場合、階調精度D1のみの場合と比べれば約1/2倍の変換時間となる。

しかしながらこの方法の場合、信号成分である第２アナログ信号に対して計２回の変換が必要になる。ばらつき成分（第１アナログ信号および第３アナログ信号）に対しても計２回の変換を必要とするが、ばらつき成分は一般的に信号成分よりも振幅が小さいため参照電圧の振幅も小さく、信号成分よりも変換期間が相対的に短い。そのため、特に信号成分（第２アナログ信号）に対して計２回の変換が必要になる点が、A/D変換速度の低減に対してより大きく寄与してしまう。

そこで、信号電圧の大小を判断し、その判断結果に従い異なる増幅率を選んで信号電圧を増幅することで、信号成分に対して１回のA/D変換期間で、A/D変換の変換精度を信号電圧の範囲によって切り替える方法が提案された（例えば、特開２００４−１５７０１号公報（以下、特許文献４と称する）参照）。

この方法の場合、画素出力に対して所定電圧に対する大小判定が行われ、その結果に応じて、アナログ信号が増幅される。その際、A/D変換自体の階調精度は変更されないが、A/D変換前にアナログ信号が増幅されることで、信号成分に対する入力電圧換算では1LSB当たりの電圧を小さくすることができる。すなわち、信号振幅の小さい、入射光強度が低い領域に対して、高い階調精度でA/D変換を適用することが可能となる。

しかしながらこの方法の場合、画素出力をアナログで増幅するため、増幅回路の増幅率のバラツキが固定パターンノイズとして重畳してしまう恐れがあった。また、アナログ増幅は、ばらつき成分ΔVを差し引いた信号成分Vsigに対して増幅しないと、ばらつき成分ΔVを増幅してしまうことでダイナミックレンジが狭まる(出力が飽和してしまう)恐れがあった。そのため、引き算処理をアナログ領域で行う必要があり、回路面積や消費電力の増加や、アナログ演算精度の限界によるノイズ増加等の恐れもあった。

そこで、A/D変換の変換精度を参照電圧の傾きを切り替えることで実現する方法が考えられた（例えば、特許文献１参照）。この方法の場合、２つのA/D変換回路を同一の画素出力信号に対して接続し、２つの参照電圧生成部から、異なる傾きの参照電圧Vref1、Vref2を各々のAD変換回路へ入力することで、２種類の階調精度でAD変換が実行される。

ただし、この場合、回路面積や消費電力は２倍となる。そこで、AD変換回路は１つとし、判定部によって画素出力信号の大小を判定し、その結果に従って、２種類の傾きの異なる参照電圧Vref1および参照電圧Vref2のいずれかを選択する方法が考えられた。バラツキ成分ΔVは、比較部でアナログ的に引き算処理され、A/D変換は差分信号（Vsig）に対して１回実行される。

しかしながら、この場合も、ばらつき成分の引き算処理は、比較回路を用いてアナログ領域で実行されているため、十分小さいノイズレベルを達成するには、比較回路の容量Cinを大きくする必要があり、デジタル領域で引き算処理する場合よりも、回路面積や消費電力が増大する恐れがあった。

また、画素出力信号の大小を判定する判定部が追加されるが、この判定部における比較精度（オフセット誤差）と、A/D変換の比較部における比較精度（オフセット誤差）が異なるため、その誤差分は参照電圧をより広い電圧範囲で供給する必要があった。これは、判定部において低入射光領域（出力振幅が小さい領域）と判定したにも関わらず、そのオフセット誤差によってA/D変換の比較部では参照電圧Vref1の電圧範囲外となる可能性があり、その場合、出力画像が破綻してしまう恐れがあるためである。

＜A/D変換の改善について＞
そこで、単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、前記比較部による前記アナログ信号と少なくとも１つ以上の所定判定値との比較結果に応じて、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを選択する選択部と、前記選択部による選択結果に応じて、前記比較部に供給する参照電圧を切り替える切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備えるようにする。

このように、A/D変換で参照電圧との比較に用いられる比較部を、所定判定値との比較にも用い、その比較結果を用いて階調精度を選択することにより、信号処理装置は、判定の比較精度（オフセット誤差）に起因する参照電圧の電圧範囲マージンを削減し、高速化或いは低消費電力化の効果を得ることができる。つまり、A/D変換の誤差の発生を抑制することができる。

前記所定判定値が、前記複数の参照電圧のうちの、階調精度がより高い参照電圧を供給する参照電圧発生部により与えられるようにしてもよい。

このように、所定判定値を、より精度の高い階調精度の参照電圧を供給する参照電圧発生部を用いて設定することで、信号処理装置は、比較精度（オフセット誤差）に起因する参照電圧の電圧範囲マージンをさらに削減することができる。

例えば、参照電圧Vref2よりも参照電圧Vref1の方が変換精度が高い（すなわち、傾きの小さいスロープ電圧）とすると、所定判定値は、参照電圧Vref1がA/D変換可能な電圧範囲内に設定される必要がある。そのため、参照電圧Vref1と異なる電圧発生部で設定すると、その電圧設定誤差（オフセット）分だけ参照電圧Vref1の電圧範囲を広げなければならない。高い変換精度の参照電圧Vref1と同じ電圧発生部が所定判定値を設定することで、回路増加なく所定判定値を供給することができるだけでなく、その電圧設定誤差もキャンセルすることができる。

前記選択部が、前記比較部による比較の結果、前記アナログ信号が前記所定判定値より小さいと判定された場合、前記複数の参照電圧のうちの、階調精度がより高い参照電圧を選択し、前記アナログ信号が前記所定判定値より大きいと判定された場合、前記複数の参照電圧のうちの、階調精度がより低い参照電圧を選択し、前記切替部が、前記選択部により選択された参照電圧を前記比較部に供給させるようにしてもよい。

つまり、量子化ノイズが支配的なノイズとなりうる領域に対して高い階調精度を適用し、フォトン・ショットノイズ等が支配的な領域に対して低い階調精度を適用する。これにより、信号処理装置は、高階調なA/D変換を行った場合に相当する画質を得ることができるA/D変換を、変換速度の低減や、消費電力の増大を抑制しながら（すなわち、高速かつ低消費電力に）、実現することができる。

前記比較部が、前記画素のノイズ信号である第１のアナログ信号、および、前記画素のデータを含む信号である第２のアナログ信号を、それぞれ、前記参照電圧と比較し、前記計測部が、前記比較部による前記第１のアナログ信号と前記参照電圧との比較結果の変化タイミングの計測結果と、前記比較部による前記第２のアナログ信号と前記参照電圧との比較結果の変化タイミングの計測結果との差分を求めるようにしてもよい。

このようにすることにより、信号処理装置は、ばらつき成分を除去するための引き算処理を、デジタル領域において行うことができ、この引き算処理による回路規模や消費電力の増大を抑制することができる。

前記第１のアナログ信号に対して、前記選択部が、各参照電圧を順次選択し、前記切替部が、前記選択部により選択された参照電圧を前記比較部に供給させ、前記比較部が、前記切替部の制御に従って、前記第１のアナログ信号と各参照電圧とを順次比較し、前記第２のアナログ信号に対して、前記選択部が、前記比較部による前記第２のアナログ信号と少なくとも１つ以上の所定判定値との比較結果に応じて、前記複数の参照電圧のうちのいずれか１つを選択し、前記切替部が、前記選択部により選択された参照電圧を前記比較部に供給させ、前記比較部が、前記切替部の制御に従って、前記第２のアナログ信号と、前記選択部により選択された参照電圧とを比較し、前記計測部が、前記第２のアナログ信号と前記選択部により選択された参照電圧との比較結果の変化タイミングの計測結果、並びに、前記第１のアナログ信号と前記選択部により選択された参照電圧との比較結果の変化タイミングの計測結果の差分を求めるようにしてもよい。

このように、第１アナログ信号（ばらつき成分）を、各階調精度の参照電圧と比較しておくことにより、信号処理装置は、第２アナログ信号（信号成分＋ばらつき成分）をどの階調精度でもA/D変換することができる。

前記複数の参照電圧を供給する参照電圧供給部をさらに備えるようにしてもよい。

参照電圧を自身で供給することにより、信号処理装置は、参照電圧の走査制御を容易に行うことができる。

前記参照電圧供給部が、前記第１のアナログ信号および前記第２のアナログ信号に対して、所定の範囲の電圧を小さい方から大きい方に向かう第１の比較方向、若しくは、前記範囲の電圧を大きい方から小さい方に向かう第２の比較方向で比較させるように、前記参照電圧を供給するようにしてもよい。

このようにすることにより、比較部は、第１のアナログ信号および第２のアナログ信号と、所定の範囲の電圧の参照電圧とを比較することができる。

前記参照電圧供給部が、前記第１のアナログ信号に対して、前記複数の参照電圧を、階調精度順に、かつ、１つ前の参照電圧とは逆の比較方向で比較させるように供給するようにしてもよい。

第１アナログ信号に対して順次適用される異なる階調精度の参照電圧の比較方向を順次交互にすることで、比較結果Vcoが次の階調精度の比較を開始する前に遷移する必要がなくなる。したがって、信号処理装置は、各A/D変換の間に要するセトリング期間を短縮し、さらなる高速化を実現することができる。

前記参照電圧供給部が、前記第２のアナログ信号に対して、前記選択部により選択された参照電圧を、前記参照電圧を前記第１のアナログ信号と比較させた際と同じ比較方向で比較させるように供給するようにしてもよい。

これにより、信号処理装置は、参照電圧の走査方向によって異なる非線形性（ヒステリシス）による、ばらつき成分（すなわち第1アナログ信号）の除去精度を損なわずに低ノイズなA/D変換を実現することができる。

前記参照電圧供給部が、前記複数の参照電圧のうち、階調精度が最も高い参照電圧を、前記範囲の電圧を前記第２の比較方向に比較させるように供給し、階調精度が最も低い参照電圧を、前記範囲の電圧を前記第１の比較方向に比較させるように供給するようにしてもよい。

これにより、信号処理装置は、所定電圧の判定結果で比較部が遷移した論理値から、第２アナログ信号に対して各々の階調精度でA/D変換を適用することができる。したがって、比較部がA/D変換前に遷移して論理が安定する期間を待つ必要がなく、信号処理装置は、さらなる高速化を実現することができる。

前記比較部と、前記選択部、前記切替部、および前記計測部の組み合わせを複数備え、各組み合わせにおいて前記選択部が、前記比較結果を保持する第１の保持部および第２の保持部を備え、各組み合わせの前記第１の保持部が、全ての組み合わせにおいて前記比較部による比較結果が前記第１の保持部に保持されるまで前記比較結果を保持し、各組み合わせの前記第２の保持部が、全ての組み合わせにおいて前記第１の保持部が前記比較結果を保持した後、前記比較結果を保持し、保持している前記比較結果に基づいて、前記複数の参照電圧のうちのいずれか１つを選択するようにしてもよい。

所定判定値との比較結果に従い参照電圧が切り替えられると、参照電圧にノイズが発生する恐れがある。そして、各AD変換部へ供給されるクロック信号の遅延差に起因して、このノイズが他の比較結果に誤りを発生させる恐れがある。そのため、上述したように、全ての組み合わせにおいて前記比較部による比較結果が前記第１の保持部に保持されるまで前記比較結果を保持することにより、このようなノイズによる影響を抑制することができる。

なお、本技術は、前記信号処理装置の信号処理方法として実現することもできる。

また、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、前記比較部による前記アナログ信号と少なくとも１つ以上の所定判定値との比較結果に応じて、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを選択する選択部と、前記選択部による選択結果に応じて、前記比較部に供給する参照電圧を切り替える切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える撮像素子とするようにしてもよい。

さらに、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、前記比較部による前記アナログ信号と少なくとも１つ以上の所定判定値との比較結果に応じて、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを選択する選択部と、前記選択部による選択結果に応じて、前記比較部に供給する参照電圧を切り替える切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える撮像装置としてもよい。

つまり、本技術は、信号処理装置として実現することもできるし、同様の信号処理を行う任意の装置としても実現することができる。また、制御処理の一部または全部をソフトウエアにより実現するようにしてもよい。

以下に、より具体的に説明する。

＜CMOSイメージセンサ＞
図５は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサの主な構成例を示す図である。図５に示されるCMOSイメージセンサ１００は、CMOSを用いた撮像素子。若しくは、画素領域で得られた画像信号を処理する信号処理装置の一例である。図５に示されるように、CMOSイメージセンサ１００は、画素アレイ１１１と、信号処理装置の一例としてのA/D変換部１１２とを有する。CMOSイメージセンサ１００は、画素アレイ１１１において入射された光を光電変換し、得られたアナログ信号をA/D変換部１１２によりA/D変換し、得られた、入射光に対応する画像に対応するデジタルデータを出力する。

画素アレイ１１１は、図中四角で示される、光電変換素子を含む単位画素１４１が、アレイ状（行列状）に配置される。なお、図５においては、一部の単位画素のみ示してある。画素アレイ１１１の画素数は任意である。もちろん、行数および列数も任意である。

A/D変換部１１２は、画素アレイ１１１の各列に対して設けられ、その対応する列の各単位画素から読み出されるアナログの画素信号VxをA/D変換する、信号処理装置の一例としてのカラムA/D変換部１５１を有する。

図５においては、画素アレイ１１１の左から１列目に対応するカラムA/D変換部１５１−１、左から２列目に対応するカラムA/D変換部１５１−２、および、左から３列目に対応するカラムA/D変換部１５１−３のみが示されている。実際には、A/D変換部１１２は、画素アレイ１１１の単位画素１４１の全ての列について、それぞれに対応するカラムA/D変換部１５１を有する。各カラムA/D変換部を互いに区別して説明する必要が無い場合、単にカラムA/D変換部１５１と称する。

なお、カラムA/D変換部１５１の数は、画素アレイ１１１の列数と一致しなくても良い。例えば、１のカラムA/D変換部１５１が、画素アレイ１１１の複数列の画素信号VxをA/D変換するようにしてもよい。例えば、カラムA/D変換部１５１が、対応する各列の画素信号VxのA/D変換処理を、時分割で行うようにしてもよい。

CMOSイメージセンサ１００は、また、A/D変換制御部１１０、制御タイミング発生部１２１、画素走査部１２２、水平走査部１２３、参照電圧発生部１３１、および参照電圧発生部１３２を有する。

制御タイミング発生部１２１は、A/D変換制御部１１０、A/D変換部１１２、画素走査部１２２、水平走査部１２３、参照電圧発生部１３１、および参照電圧発生部１３２にクロック信号を供給する等して、各処理部の動作のタイミングを制御する。

画素走査部１２２は、画素アレイ１１１の各単位画素１４１に対して、その動作を制御する制御信号を供給する。水平走査部１２３は、各カラムA/D変換部１５１から供給されるデジタルデータを単位画素の行毎に順次出力する。

A/D変換制御部１１０は、各カラムA/D変換部１５１の動作を制御する。参照電圧発生部１３１は、参照電圧Vref1を各カラムA/D変換部１５１に供給する。参照電圧発生部１３２は、参照電圧Vref１と異なる参照電圧Vref2を各カラムA/D変換部１５１に供給する。

A/D変換部１１２の各カラムA/D変換部１５１は、制御タイミング発生部１２１により制御されたタイミングで動作する。

カラムA/D変換部１５１は、切替部１６１、比較部１６２、選択部１６３、およびタイミング計測部１６４を有する。なお、図５においては、カラムA/D変換部１５１−３の構成を示しているが、カラムA/D変換部１５１−１やカラムA/D変換部１５１−２を含む、全てのカラムA/D変換部１５１は、それぞれ、このカラムA/D変換部１５１−３と同様の構成を有する。

切替部１６１は、参照電圧発生部１３１と比較部１６２との間に設けられ、選択部１６３から供給される制御信号SWR1により、両者の接続・切断（オン・オフ）が制御されるスイッチを有する。また、切替部１６１は、参照電圧発生部１３２と比較部１６２との間に設けられ、選択部１６３から供給される制御信号SWR2により、両者の接続・切断（オン・オフ）が制御されるスイッチを有する。つまり、切替部１６１は、参照電圧発生部１３１から供給される参照電圧Vref1と、参照電圧発生部１３２から供給される参照電圧Vref2とのうち、選択部１６３により選択された方を比較部１６２に供給する。

比較部１６２は、単位画素１４１から読み出されたアナログの画素信号Vxの電圧と、切替部１６１から供給される参照電圧（Vref1若しくはVref2）とを比較する。比較部１６２は、その比較結果Vco（どちらが大きいか）を、選択部１６３およびタイミング計測部１６４に供給する。

比較部１６２は、画素信号VxをA/D変換するために、所定の電圧幅を走査する参照電圧と、画素信号Vxの電圧とを比較する。また、比較部１６２は、画素信号Vx（第２アナログ信号）をA/D変換する際の階調精度を決定するために、所定の大きさの参照電圧（所定判定値）と、画素信号Vx（第２アナログ信号）とを比較する。

このように、画素信号VxをA/D変換する際の比較と、階調精度を決定する際の比較とが、共通の比較部１６２により行われる。したがって、カラムA/D変換部１５１は、参照電圧の電圧範囲に必要なマージンを低減させることができ、A/D変換の高速化若しくは低消費電力化を実現することができる。

選択部１６３は、A/D変換制御部１１０の制御に従って、比較部１６２に供給する参照電圧の選択を行う。選択部１６３には、A/D変換制御部１１０から制御信号ADPおよび制御信号SWSQが供給される。選択部１６３は、それらの値に基づくタイミングで、参照電圧Vref1および参照電圧Vref2のいずれか一方を、比較部１６２から供給される比較結果Vcoに基づいて選択する。選択部１６３は、切替部１６１がその選択した参照電圧を比較部１６２に供給するように、制御信号SWR1および制御信号SWR2の値を決定し、それらを切替部１６１に供給する。

タイミング計測部１６４は、カウンタを有し、そのカウンタによって、比較部１６２において比較が開始されてから比較結果Vcoの値が変わるタイミングまでの時間をカウントする。タイミング計測部１６４は、そのカウント値（すなわち、比較部１６２において比較が開始されてから比較結果Vcoの値が変わるタイミングまでの時間の長さ）を、画素信号Vxのデジタルデータとして水平走査部１２３に供給する。

なお、タイミング計測部１６４は、アップカウントとダウンカウントの両方を行うことができるカウンタを有する。したがって、タイミング計測部１６４は、第１アナログ信号（ばらつき成分）と参照電圧との比較のカウント値と、第２アナログ信号（信号レベル＋ばらつき成分）と参照電圧との比較のカウント値との減算を、カウント動作により実現することができる。つまり、タイミング計測部１６４は、この減算を容易に行うことができる。また、タイミング計測部１６４は、この減算をデジタル領域において行うことができるので、回路規模や消費電力の増大を抑制することができる。

次に、図５の選択部１６３について説明する。図６は、選択部１６３の主な構成例を示す図である。図６のＡに示されるように、選択部１６３は、ラッチ１７１、AND１７２、AND１７３、OR１７４、AND１７５、AND１７６、OR１７７、並びに、NOT１７８−１乃至NOT１７８−５を有する。

選択部１６３は、制御信号ADP、SWSQ、およびΦfb、並びに、比較結果Vcoを受け付け、制御信号SWR1およびSWR2を出力する。制御信号Φfbは、比較結果Vcoの否定（SWFB）をラッチするタイミングを制御する。制御信号ADPおよびSWSQ、並びに、制御信号SWR1およびSWR2の真理値表は、図６のＢに示されるような表のようになる。

例えば、制御信号ADPがLレベルの場合、制御信号SWSQがLレベルであれば、制御信号SWR1としてLレベルが出力され、制御信号SWR2としてHレベルが出力される。つまり、参照電圧Vref2が選択されて比較部１６２に供給される。また、制御信号SWSQがHレベルであれば、制御信号SWR1としてHレベルが出力され、制御信号SWR2としてLレベルが出力される。つまり、参照電圧Vref1が選択されて比較部１６２に供給される。

また、例えば、制御信号Φfbのパルスにより比較結果Vcoの否定がラッチ１７１に保持された後、制御信号ADPがHレベルの場合、制御信号SWSQの値に関わらず、制御信号SWR1として信号SWFB（比較結果Vcoの否定）が出力され、制御信号SWR2として信号SWFBの否定（比較結果Vco）が出力される。つまり、比較結果VcoがLレベルの場合、参照電圧Vref1が選択されて比較部１６２に供給され、比較結果VcoがHレベルの場合、参照電圧Vref2が選択されて比較部１６２に供給される。

次に、図５の単位画素１４１について説明する。図７は、単位画素の主な構成例を示す図である。図７に示されるように、単位画素１４１は、フォトダイオード１８１、転送トランジスタ１８２、リセットトランジスタ１８３、増幅トランジスタ１８４、および選択トランジスタ１８５を有する。また、単位画素１４１は、垂直信号線１８６に接続される。垂直信号線１８６には、単位画素の他、負荷を表す低電流源１８７が接続される。

光電変換素子の一例であるフォトダイオード１８１で発生した光電荷は、転送トランジスタ１８２のゲートの制御信号TRGによってノードFDの寄生容量に転送され、電荷電圧変換される。この電圧は増幅トランジスタ１８４のゲートに接続され、選択トランジスタ１８５のゲートの制御信号SELによって画素が選択されたとき、画素信号Vxとして垂直信号線１８６に出力される。また、ノードFDはリセットトランジスタ１８３のゲートの制御信号RSTによって所定電圧Vrstに設定され、増幅トランジスタ１８４等のばらつき成分を示す画素信号Vxとして出力することができる。

以下において、制御信号RSTによって所定電圧Vrstに設定されたときの画素信号Vxを第１アナログ信号、さらに光電荷が転送され信号レベルが加わった画素信号Vxを第２アナログ信号と称する。

次に、比較部１６２について説明する。図８は、比較部１６２の主な構成例を示す図である。

画素信号Vxと参照電圧Vrefの大小関係が逆転すると、比較結果Vcoが一方から他方に遷移する。ここで制御信号PAZによって差動増幅回路のオフセット誤差を記憶することで、比較部１６２は、画素信号Vxと参照電圧Vrefとの比較をより正確に行うことができる。

＜タイミングチャート＞
次に、CMOSイメージセンサ１００の動作、および、制御の流れについて説明する。図９は、入射光輝度が低い場合、すなわち第２アナログ信号の振幅が小さい場合の、A/D変換の様子の例を示すタイミングチャートである。なお、ここでは、ある単位画素１４１から読み出された画素信号Vxに対するA/D変換処理についての各動作タイミングについて説明する。

時刻T0において、ある単位画素１４１からの画素信号Vx読み出しが開始されると、時刻T1において、第１アナログ信号（ばらつき成分ΔV）の読み出しが開始される。

時刻T2において、参照電圧発生部１３１は、参照電圧Vref1の電圧走査を開始する。参照電圧発生部１３１は、参照電圧Vref1について、設定された階調精度D1（例えば60uV/LSB）の刻みで電圧を、大きい方から小さい方に向かう方向（比較方向）に走査する（つまり、暗い方から明るい方に走査する）。この走査は、時刻T4まで継続されるとする。

時刻T0乃至時刻T4の間、制御信号SWSQはHレベル、制御信号ADPはLレベル、制御信号Φfbは、Lレベルに設定される。つまり、選択部１６３は、参照電圧Vref1を選択し、切替部１６１は、参照電圧発生部１３１が生成した参照電圧Vref1を比較部１６２に供給させる。

この参照電圧Vref1が走査する時刻T2乃至時刻T4の間、比較部１６２は、画素信号Vx（第１アナログ信号）と参照電圧Vref1との比較を行う。タイミング計測部１６４は、時刻T2からカウンタクロックのカウントを開始する。このカウントは、画素信号Vx（第１アナログ信号）と参照電圧Vref1との比較結果Vcoが変化するまでか、若しくは、時刻T4になるまで継続される。

時刻T4より前の時刻T3において、この比較結果Vcoが変化したとする。この場合、タイミング計測部１６４は、時刻T3においてカウントを終了する。タイミング計測部１６４は、このカウント値をデジタル出力Do1として出力する。つまり、デジタル出力Do1は、ΔVのデジタル値となる。

参照電圧Vref1と第１アナログ信号との比較が終了すると、次に、参照電圧Vref2と第１アナログ信号との比較が行われる。時刻T4において、制御信号SWSQがLレベルに切り替えられ、切替部１６１により、参照電圧発生部１３２により発生された参照電圧Vref2が比較部１６２に供給されるようになる。

比較結果Vcoの値が遷移するまで待機した後、時刻T5において、参照電圧発生部１３２は、参照電圧Vref2の電圧走査を開始する。参照電圧発生部１３２は、参照電圧Vref2について、階調精度D1と異なる階調精度D2（例えば240uV/LSB）の刻みで電圧を、大きい方から小さい方に向かう方向（比較方向）に走査する（つまり、暗い方から明るい方に走査する）。この走査は、時刻T7まで継続されるとする。

その間、比較部１６２は、画素信号Vx（第１アナログ信号）と参照電圧Vref2との比較を行う。タイミング計測部１６４は、時刻T5からカウンタクロックのカウントを開始する。このカウントは、画素信号Vx（第１アナログ信号）と参照電圧Vref2との比較結果Vcoが変化するまでか、若しくは、時刻T7になるまで継続される。

時刻T7より前の時刻T6において、この比較結果Vcoが変化したとする。この場合、タイミング計測部１６４は、時刻T6においてカウントを終了する。タイミング計測部１６４は、このカウント値をデジタル出力Do2として出力する。つまり、デジタル出力Do2は、ΔVのデジタル値となる。

参照電圧Vref1および参照電圧Vref2と第１アナログ信号との比較が終了すると、次に、参照電圧と第２アナログ信号との比較が行われる。時刻T4において、制御信号SWSQがLレベルに切り替えられ、切替部１６１により、参照電圧発生部１３２により発生された参照電圧Vref2が比較部１６２に供給されるようになる。

以上のように、カラムA/D変換部１５１は、第１アナログ信号に対して、参照電圧Vref1及び参照電圧Vref2によるA/D変換を順次実行する。参照電圧の電圧走査により、画素信号Vxと参照電圧Vrefxが一致したタイミングで比較結果Vcoは変化し、そのタイミングを計測することで電圧値をデジタル値として取得することが可能となる。タイミングの計測には、例えばカウンタ回路を用いることができる。カウンタクロック数をカウントし、比較結果Vcoが変化したタイミングで停止することで、その時間、すなわち比較結果Vcoが変化するまでに参照電圧が走査した電圧幅をデジタル値として記録する。

参照電圧Vref1による変換結果と、参照電圧Vref2による変換結果をそれぞれデジタル出力Do1、Do2に保持する。ここで得られたデジタル値は、第1アナログ信号の値であるため、画素をリセットした値、すなわち、ばらつき成分ΔVの値となる。もちろん、Do1,Do2は同じ第１アナログ信号をA/D変換しているが、階調精度が異なるため、デジタル値の大きさは異なる。

次いで、カラムA/D変換部１５１は、時刻T7乃至時刻T8において、参照電圧Vref1を、第２アナログ信号に対する参照電圧Vref1の最大振幅以下の所定判定値に設定し、第２アナログ信号と比較する。

この比較は、A/D変換で用いた比較部１６２を用いて行われる。得られた比較結果Vcoは、時刻T8において、制御信号Φfbのパルスによって、選択部１６３のラッチ１７１にラッチされ、信号SWFBとして取り込まれる。

この比較結果に基づいて、第２アナログ信号と比較する参照電圧が選択される。図９の例の場合、第２アナログ信号の振幅が小さいため、第２アナログ信号は、参照電圧Vref1と比較される。図９の例の場合、時刻T8における取り込みにより、Lレベルであった信号SWFBがHレベルに遷移する。

比較結果Vcoが取り込まれると、制御信号ADPがHレベルに遷移され、信号SWFBに基づいて、比較部１６２に供給する参照電圧の選択が行われるようになる。図９の例の場合、信号SWFBがHレベルになるので、制御信号SWR1がHレベルになり、制御信号SWR2がLレベルになる。上述したように、参照電圧Vref1が選択される。

比較結果Vcoの値が遷移するまで待機した後、時刻T9において、参照電圧発生部１３１は、参照電圧Vref1の電圧走査を開始する。参照電圧発生部１３１は、参照電圧Vref1について、階調精度D1の刻みで電圧を、大きい方から小さい方に向かう方向（比較方向）に走査する（つまり、暗い方から明るい方に走査する）。この走査は、時刻T11まで継続されるとする。

その間、比較部１６２は、画素信号Vx（第２アナログ信号）と参照電圧Vref1との比較を行う。タイミング計測部１６４は、時刻T9からカウンタクロックのカウントを開始する。このカウントは、画素信号Vx（第２アナログ信号）と参照電圧Vref1との比較結果Vcoが変化するまでか、若しくは、時刻T11になるまで継続される。

時刻T11より前の時刻T10において、この比較結果Vcoが変化したとする。この場合、タイミング計測部１６４は、時刻T10においてカウントを終了する。タイミング計測部１６４は、このカウント値をデジタル出力Do1として出力する。

第２アナログ信号はばらつき成分ΔVと信号成分Vsigを含むため、カラムA/D変換部１５１は、第２アナログ信号をA/D変換し、そのデジタル値から、先に求めた第１アナログ信号のデジタル値を減算することで、信号成分Vsigに相当するデジタル値を取得することができる。

なお、この間（時刻T9乃至時刻T11）、参照電圧発生部１３２も、参照電圧Vref2を、階調精度D2の刻みで、大きい方から小さい方に向かう方向（比較方向）に走査する（つまり、暗い方から明るい方に走査する）。ただし、図９の場合、第２アナログ信号の振幅が小さいので、参照電圧Vref2は、切替部１６１の制御により、比較部１６２へは供給されない（第２アナログ信号と比較されない）。

次に図１０のタイミングチャートを参照して、入射光輝度が高い場合、すなわち第２アナログ信号の振幅が大きい場合の、A/D変換の様子の例を説明する。

図１０の場合も、第１アナログ信号と参照電圧との比較は、図９の場合と同様に行われる。つまり、第1アナログ信号に対して、各参照電圧（Vref1およびVref2）が順次比較される。

また、第２アナログ信号に対する最大振幅以下の所定判定値に設定された参照電圧Vref1と、第２アナログ信号との比較も、図９の場合と同様に行われる。つまり、時刻T0乃至時刻T8の処理は、図９の場合と同様に行われる。

ただし、図１０の例の場合、第２アナログ信号の振幅が大きいため、第２アナログ信号は、参照電圧Vref2と比較される。図１０の例の場合、信号SWFBは、時刻T8後もLレベルのままである。

比較結果Vcoが取り込まれると、制御信号ADPがHレベルに遷移され、信号SWFBに基づいて、制御信号SWR1がLレベルになり、制御信号SWR2がHレベルになる。つまり、上述したように参照電圧Vref2が選択される。

時刻T9において、参照電圧発生部１３２は、参照電圧Vref2の電圧走査を開始する。参照電圧発生部１３２は、参照電圧Vref2について、階調精度D2の刻みで電圧を、大きい方から小さい方に向かう方向（比較方向）に走査する（つまり、暗い方から明るい方に走査する）。この走査は、時刻T11まで継続されるとする。

その間、比較部１６２は、画素信号Vx（第２アナログ信号）と参照電圧Vref2との比較を行う。タイミング計測部１６４は、時刻T9からカウンタクロックのカウントを開始する。このカウントは、画素信号Vx（第２アナログ信号）と参照電圧Vref2との比較結果Vcoが変化するまでか、若しくは、時刻T11になるまで継続される。

時刻T11より前の時刻T12において、この比較結果Vcoが変化したとする。この場合、タイミング計測部１６４は、時刻T12においてカウントを終了する。タイミング計測部１６４は、このカウント値をデジタル出力Do2として出力する。

このような処理により、カラムA/D変換部１５１は、第２アナログ信号のデジタル値から、先に求めた第１アナログ信号のデジタル値を減算することで、信号成分Vsigに相当するデジタル値を取得することができる。

なお、この間（時刻T9乃至時刻T11）、参照電圧発生部１３１も、参照電圧Vref1を、階調精度D1の刻みで、大きい方から小さい方に向かう方向（比較方向）に走査する（つまり、暗い方から明るい方に走査する）。ただし、図１０の場合、第２アナログ信号の振幅が大きいので、参照電圧Vref1は、切替部１６１の制御により、比較部１６２へは供給されない（第２アナログ信号と比較されない）。

また、タイミング計測部１６４に、アップ/ダウン切り替え可能なカウンタを用いて、第１アナログ信号と第２アナログ信号のA/D変換それぞれで異なるカウント方向を用いれば、ばらつき成分ΔVの減算をA/D変換と同時に行うことができる。また、複数の階調精度による第１アナログ信号のA/D変換結果を、それぞれ個別のタイミング計測部に保持した場合、判定結果であるSWFBの値を用いることで、いずれのタイミング計測部で第２アナログ信号を減算すればよいかは容易に判断することができる。

以上のように、カラムA/D変換部１５１は、A/D変換の誤差の発生を抑制することができる。また、カラムA/D変換部１５１を含むA/D変換部１１２およびCMOSイメージセンサ１００は、同様に、A/D変換の誤差の発生を抑制することができる。なお、参照電圧Vref1および参照電圧Vref2の走査方向（比較方向）は任意である。ただし、各参照電圧の走査方向（比較方向）は、Vsigの算出を容易にするために、第１アナログ信号をA/D変換する場合と、第２アナログ信号をA/D変換する場合とで、互いに同一にしておくのが望ましい。

＜タイミングチャートの他の例＞
上述した図９および図１０の例においては、第１アナログ信号に対して異なる階調精度で複数回のA/D変換が実行されるが、各々のA/D変換中に遷移した比較結果Vcoを、次のA/D変換が開始する際に再度遷移させておく必要がある。このため、複数のA/D変換の間でセトリング時間が発生する。つまり、不要な待機時間が発生し、A/D変換の処理時間が不要に長くなってしまう（A/D変換速度が低減する）。

そこで、図１１および図１２に示されるように、異なる階調精度の参照電圧Vref1およびVref2の電圧走査方向を順次交互とするようにしてもよい。このようにすることで、第1アナログ信号に対する参照電圧Vref1の比較が終了した後から、第1アナログ信号に対する参照電圧Vref2の比較を開始するまでの間に、比較結果Vcoが遷移する必要がなくなる。つまり、このようにすることにより、カラムA/D変換部１５１は、セトリング時間の発生を抑制することができ、A/D変換処理の高速化を実現することができる。

図１１は、入射光輝度が低い場合、すなわち第２アナログ信号の振幅が小さい場合のタイミングチャートを示している。また、図１２は、入射光輝度が高い場合、すなわち第２アナログ信号の振幅が大きい場合のタイミングチャートを示している。

この場合、比較結果Vcoの値を遷移させる必要がないので、図１１および図１２に示されるように、第１アナログ信号に対する参照電圧Vref2の比較は、時刻T4から開始することができる。つまり、図９および図１０の場合と比較して、少なくとも、時刻T4乃至時刻T5のセトリング時間を省略することができる。

図１１および図１２に示されるように、この場合、参照電圧発生部１３２は、参照電圧Vref2を、小さい方から大きい方に向かう方向（参照電圧Vref1の場合と逆の比較方向）に走査する（つまり、明るい方から暗い方に走査する）。この走査は、時刻T26まで継続されるとする。

また、時刻T26より前の時刻T25において、この比較結果Vcoが変化したとする。この場合、タイミング計測部１６４は、時刻T25においてカウントを終了する。タイミング計測部１６４は、このカウント値をデジタル出力Do2として出力する。

なお、図１１および図１２の場合も、階調精度が高い参照電圧Vref1の所定判定値と、第２アナログ信号との比較は、図９や図１０の場合と同様に行われる（時刻T26乃至時刻T27）。

また、第２アナログ信号と走査される参照電圧との比較も、図９および図１０の場合と同様に行われる（時刻T28乃至時刻T30）。もちろん、参照電圧Vref１および参照電圧Vref2の比較方向は、第１アナログ信号と比較する場合と、第２アナログ信号と比較する場合とで同一である。例えば、図１１の例の場合、第２アナログ信号と比較する際、参照電圧Vref1は、大きい方から小さい方に向かう方向に走査し（つまり、暗い方から明るい方に走査し）、参照電圧Vref2は、小さい方から大きい方に向かう方向に走査する（つまり、明るい方から暗い方に走査する）。

図１１の例において、時刻T30より前の時刻T29において、この比較結果Vcoが変化したとする。この場合、タイミング計測部１６４は、時刻T29においてカウントを終了する。タイミング計測部１６４は、このカウント値をデジタル出力Do1として出力する。図９の場合と同様に、カラムA/D変換部１５１は、信号成分Vsigのデジタル値を容易に得ることができる。

図１２の例において、時刻T30より前の時刻T39において、この比較結果Vcoが変化したとする。この場合、タイミング計測部１６４は、時刻T39においてカウントを終了し、得られたカウント値をデジタル出力Do2として出力する。

図１２に示されるように、参照電圧の走査方向が逆向きである場合、参照電圧の走査開始から比較結果Vcoの変化までのタイミングを計測すると、第１アナログ信号に対しては、Vfs1−ΔVのデジタル値が得られる。第２アナログ信号に対してはVfs2−(Vsig＋ΔV)のデジタル値が得られる。アップダウン・カウンタで引き算をした場合、最終出力は(Vfs2−Vfs1)−Vsigとなる。ここで、Vfs1は第１アナログ信号に対して走査した参照電圧の電圧振幅、Vfs2は第２アナログシングに対して走査した参照電圧の電圧振幅であるため既知である。したがって、カラムA/D変換部１５１は、これらのデジタル値からVsigを容易に算出することができる。

＜タイミングチャートの他の例＞
図１１および図１２の例の場合、判定期間後に、第２アナログ信号に対してA/D変換をする前に、比較結果Vcoが必ず1度遷移している。これは、所定判定値よりも振幅の小さい（すなわち、暗い）第２アナログ信号に対して用いる参照電圧Vref1が、暗い側から走査するため、所定判定値から走査開始値に参照電圧が変化する際に画素信号Vxを越えるためである。

同様に、所定判定値よりも振幅の大きい（すなわち、明るい）第２アナログ信号に対しては、参照電圧Vref2が、明るい側から走査するため、やはり所定判定値から走査開始値に参照電圧が変化する際に画素信号Vxを越えるため、比較結果Vcoの遷移が発生する。

したがって、カラムA/D変換部１５１は、比較結果Vcoの遷移が安定するまでA/D変換を開始することができない。

そこで、各参照電圧の比較方向（走査方向）を、図１１および図１２の場合と逆にする。つまり、参照電圧発生部１３１が、階調精度が高い参照電圧Vref1を、小さい方から大きい方に向かう方向（つまり明るい方から暗い方へ向かう方向）に走査するようにする。また、参照電圧発生部１３２が、階調精度が低い参照電圧Vref2を、大きい方から小さい方に向かう方向（つまり、暗い方から明るい方へ向かう方向）に走査するようにする。このようにすることにより、判定期間後から、次のA/D変換に至る期間での比較結果Vcoの遷移をなくすことが可能となる。これにより、カラムA/D変換部１５１は、A/D変換のさらなる高速化を実現することができる。

図１３および図１４にその場合のタイミングチャートの例を示す。図１３は、入射光輝度が低い場合、すなわち第２アナログ信号の振幅が小さい場合のタイミングチャートを示している。また、図１４は、入射光輝度が高い場合、すなわち第２アナログ信号の振幅が大きい場合のタイミングチャートを示している。

図１３および図１４に示されるように、この場合、図１１および図１２に示される例の場合と、参照電圧Vref1および参照電圧Vref2の走査方向（比較方向）が逆になっている。そのため、第２アナログ信号のA/D変換の際、判定期間終了後（時刻T27）、制御信号Φfbのパルスが生成され、制御信号ADPがHレベルに遷移した時点で、参照電圧Vref1および参照電圧Vref2を走査することができる。つまり、この時点から第２アナログ信号と参照電圧Vref1若しくは参照電圧Vref2との比較が可能になる。従って、カラムA/D変換部１５１は、図１１や図１２に示される時刻T27乃至時刻T28のセトリング時間を省略することができ、A/D変換の高速化を実現することができる。

なお、図１１および図１２の例では、タイミング計測部１６４は、参照電圧Vref2を第１アナログ信号や第２アナログ信号と比較する際に、参照電圧Vref2を参照電圧Vref1と逆方向に走査するにも関わらず、参照電圧Vref1の場合と同様に、走査開始から比較結果Vcoが変化するまでの期間の長さを計測していた。そのため、Vsigに相当するデジタル値が直接得られていなかった。

しかしながら、図１３や図１４に示される例のように、比較結果Vcoが変化したタイミングから参照電圧の走査が終了するタイミングまでの期間を計測することにより、タイミング計測部１６４は、Vsigに相当するデジタル値を直接得ることができる。

例えば、図１３の例の場合、タイミング計測部１６４は、参照電圧Vref1と第1アナログ信号との比較においては、比較結果Vcoが変化したタイミング時刻T43から参照電圧の走査が終了するタイミング時刻T4までの期間を計測する。また、タイミング計測部１６４は、参照電圧Vref1と第２アナログ信号との比較においては、比較結果Vcoが変化したタイミング時刻T48から参照電圧の走査が終了するタイミング時刻T49までの期間を計測する。このように計測を行うことにより、タイミング計測部１６４は、Vsigに相当するデジタル値を直接得ることができる。したがって、タイミング計測部１６４は、アップダウン・カウンタで引き算をした場合、Vsigがデジタル出力として得られる。もちろん図１１や図１２の例において、タイミング計測部１６４が、参照電圧Vref2について、これと同様にカウントするようにしてもよい。

＜選択部の他の例＞
ところで、所定判定値との比較によって得られた比較結果Vcoは、図６に示される選択部１６３によって、SWFBとして保持され、参照電圧を切り替える切替部１６１の制御に利用される。所定判定値は参照電圧発生部１３１から供給されるため、比較結果VcoがSWFBに反映されて参照電圧が切り替わると、参照電圧にノイズが発生することになる。図５に示されるCMOSイメージセンサ１００のように、複数のカラムA/D変換部１５１が共通の参照電圧を利用する場合、さらに各カラムA/D変換部１５１に対する制御信号Φfbのタイミング供給が互いにずれる恐れがある。このような場合、先に比較結果を反映させたカラムA/D変換部１５１が参照電圧にノイズを加え、他のカラムA/D変換部１５１の比較結果に誤差を重畳させてしまい、参照電圧の選択を誤らせてしまう恐れがある。

そこで、図１５のＡに示されるように、選択部１６３における比較結果Vcoの保持を、Φfb1とΦfb2の２相動作とし、Φfb1で全てのカラムA/D変換部１５１においてSWFBへ反映させる比較結果を確定した上で、Φfb2で参照電圧を切り替えるようにしてもよい。

図１５は、選択部の主な構成例を示す図である。図１５のＡの場合、選択部１６３は、図６に示される構成のラッチ１７１の代わりにラッチ１７１−１およびラッチ１７１−２を有する。ラッチ１７１−１およびラッチ１７１−２は、ともに図６のラッチ１７１と同様の処理部である。ラッチ１７１−１およびラッチ１７１−２を互いに区別して説明する必要が無い場合、単にラッチ１７１と称する。ラッチ１７１−１は、制御信号Φfb1により制御されるタイミングで、比較結果Vcoの否定を保持し、保持している値を信号SWFB0として出力する。ラッチ１７１−２は、制御信号Φfb2により制御されるタイミングで、ラッチ１７１−１から出力される信号SWFB0を保持し、保持している値を信号SWFBとして出力する。

つまり、図１５のＢのタイミングチャートに示されるように、ラッチ１７１−１が、比較結果Vcoの否定を保持し、全てのカラムA/D変換部１５１が比較結果Vcoの否定を保持してから、ラッチ１７１−２がその保持された比較結果Vcoの否定を保持する。つまり、信号SWFBの値が確定する。このようにすることにより、CMOSイメージセンサ１００は、あるカラムA/D変換部１５１による参照電圧の選択が、他のカラムA/D変換部１５１による参照電圧の選択に対して影響を及ぼすことを抑制することができる。

このような選択部１６３、図７の単位画素１４１、および図８の比較部１６２を適用した場合の図５のCMOSイメージセンサ１００によるA/D変換の様子の例を示すタイミングチャートを図１６および図１７に示す。図１６は、入射光輝度が低い場合、すなわち第２アナログ信号の振幅が小さい場合のタイミングチャートを示している。また、図１７は、入射光輝度が高い場合、すなわち第２アナログ信号の振幅が大きい場合のタイミングチャートを示している。

参照電圧Vref1および参照電圧Vref2の比較方向（走査方向）は、図１１および図１２の場合と同様である。ただし、図１７の例の場合、＜タイミングチャートの他の例＞において上述したように、タイミング計測部１６４は、参照電圧Vref2について、比較結果Vcoが変化したタイミングから参照電圧の走査が終了するタイミングまでの期間を計測する。これにより、タイミング計測部１６４は、Vsigに相当するデジタル値を直接得ることができる。

＜CMOSイメージセンサの他の例＞
なお、適用する階調精度は、３以上であっても良い。図１８は、３つの階調精度を用いる場合のCMOSイメージセンサ１００の一部の主な構成例を示す図である。

図１８に示されるように、この場合、CMOSイメージセンサ１００は、参照電圧発生部１３１および参照電圧発生部１３２に加え、参照電圧発生部２３３を有する。参照電圧発生部２３３は、参照電圧発生部１３１および参照電圧発生部１３２と同様の処理部であるが、参照電圧Vref1および参照電圧Vref2と異なる階調精度D3で走査する参照電圧Vref3を発生する。

また、この場合、CMOSイメージセンサ１００は、カラムA/D変換部１５１の代わりにカラムA/D変換部２５１を有する。カラムA/D変換部２５１は、基本的にカラムA/D変換部１５１と同様の構成を有し、同様の処理を行うが、３つの参照電圧（参照電圧Vref1乃至参照電圧Vref3）を用いて画素信号VxをA/D変換する。つまり、カラムA/D変換部２５１は、切替部１６１の変わりに切替部２６１を有し、選択部１６３の変わりに選択部２６３を有する。

切替部２６１は、図１８に示されるように、選択部２６３の制御に基づいて、参照電圧発生部１３１、参照電圧発生部１３２、および参照電圧発生部２３３のうち、いずれか１つを、比較部１６２に接続し、その他を比較部１６２から切断するスイッチを有する。つまり、切替部２６１は、選択部２６３から供給される制御信号SWR1乃至制御信号SWR3に従って、参照電圧Vref1乃至参照電圧Vref3のうち、いずれか１つを比較部１６２に供給させる。

選択部２６３は、A/D変換制御部１１０の制御に従って、比較部１６２に供給する参照電圧の選択を行う。選択部２６３には、A/D変換制御部１１０から制御信号ADPおよび制御信号SWSQが供給される。選択部２６３は、それらの値に基づくタイミングで、参照電圧Vref1乃至参照電圧Vref3のうちいずれか１つを、比較部１６２から供給される比較結果Vcoに基づいて選択する。選択部２６３は、切替部２６１がその選択した参照電圧を比較部１６２に供給するように、制御信号SWR1乃至制御信号SWR3の値を決定し、それらを切替部１６１に供給する。

図１９は、この場合のA/D変換の様子の例を示すタイミングチャートである。

図１９では簡単のため参照電圧Vref1乃至参照電圧Vref3の１つにまとめて記載している。最も高い階調精度の参照電圧Vref1は明るい側から暗い側に走査され、最も低い階調精度の参照電圧Vref3は暗い側から明るい側に走査される。ここでは、中間のVref2は、第１アナログ信号のA/D変換期間で走査方向が順次交互となるよう、明るい側から暗い側で設定される。

判定期間ではより高い階調精度の参照電圧を所定判定値に用いるため、参照電圧Vref1と参照電圧Vref2の境界は、参照電圧Vref1を用いて判定し、参照電圧Vref2と参照電圧Vref3の境界は、参照電圧Vref2を用いて判定する。２回の判定結果Vcoが、「０、０」である場合、第２アナログ信号は信号範囲Aであるため参照電圧Vref1を用いる。同様に「１，０」ならば信号範囲Bであり参照電圧Vref2を、「１，１」ならば信号範囲Cであり参照電圧Vref3を用いる。ここで、各参照電圧は、第１アナログ信号に適用した走査方向と同じ走査方向を第２アナログ信号にも適用し、判定された信号範囲に応じて参照電圧Vref1乃至参照電圧Vref3のいずれかが第２アナログ信号に適用される。図１９に示すように判定期間後からA/D変換前の期間に比較結果Vcoが遷移する必要はなく高速動作が可能である。

なお、この高速動作において中間の参照電圧Vref2の走査方向は任意である。例えば、参照電圧Vref2を図１９の逆方向（暗い側から明るい側）に走査する必要がある場合、第１アナログ信号のA/D変換期間では、Vref2→Vref1→Vref3の順とすれば順次交互となり、さらに判定期間の所定判定値の適用順番をVref2→Vref1とすれば、参照電圧Vref2が（図１９の）逆方向でも、比較結果Vcoの遷移回数は増加しないようにすることができる。

以上のように、画素の出力レベルに応じた階調精度でA/D変換を適用することにより、ノイズレベルの小さい低出力領域に高い階調精度を適用しながら、高速・低消費電力なAD変換動作を実現することができる。特に、出力レベルの判定に関わる追加回路の面積増加を抑え、判定誤差による参照電圧の電圧範囲拡大に起因するAD変換期間の増大を抑え、さらに、異なる階調精度の参照電圧を複数適用することによる各AD変換の間に要するセトリング期間を短縮し高速化を可能とする。

＜２．第２の実施の形態＞
＜分布定数について＞
第１の実施の形態において説明したように、CMOSイメージセンサ１００において、参照電圧Vref1および参照電圧Vref2は、複数のカラムA/D変換部１５１に接続される。例えば、図２０に示されるように４つのカラムA/D変換部１５１（カラムA/D変換部１５１−１乃至カラムA/D変換部１５１−４）が並列に配置されるとする。

この場合、参照電圧発生部１３１若しくは参照電圧発生部１３２から各カラムA/D変換部１５１に接続される配線において寄生抵抗Rrefが付加する。また、各カラムA/D変換部１５１において、比較部１６２−１乃至比較部１６２−４のそれぞれの入力容量Ciをはじめとする寄生容量が分布定数として付加する。

第１アナログ信号を参照電圧Vref1と比較する場合、図２１のような分布定数となる。また第１アナログ信号を参照電圧Vref2と比較する場合、図２２のような分布定数となる。すなわち、これらの場合、全てのカラムA/D変換部１５１が参照電圧Vref1若しくは参照電圧Vref2の一方に接続される。

これに対して、例えば、全ての第２アナログ信号が参照電圧Vref1でA/D変換される出力範囲であった場合、図２１の接続状態となり、第１アナログ信号を参照電圧Vref1でA/D変換した場合と同じ分布定数となる。

このため、図２３に示されるように、列１乃至列4のそれぞれにおいて、寄生抵抗及び寄生容量によって、例えばVref1_1乃至Vref1_4のように、各列の参照電圧Vref1に遅延のばらつきが発生したとしても、第１アナログ信号のA/D変換と第２アナログ信号A/D変換における各ノードの遅延（各列における、両矢印３０１で示される期間の遅延と両矢印３０２で示される期間の遅延）は互いに同一であるため、A/D変換結果はいずれも正しくVsigに相当するデジタル値を出力する。図２３では、簡単のため第１アナログ信号に対するVref2のA/D変換期間や、明るさ判定期間を省略して示している。

これは、全ての第２アナログ信号が参照電圧Vref2でA/D変換される出力範囲であった場合も同様である。すなわち、第２アナログ信号のA/D変換期間において図２２の分布定数回路となるため、各Vref2_xノードの遅延は第１アナログ信号のAD変換期間と一致し、正しく信号成分Vsigがデジタル変換される。

しかしながら、第２アナログ信号の場合、各列の第２アナログ信号V1乃至V4の電圧範囲が、参照電圧Vref1のA/D変換範囲と、Vref2のA/D変換範囲、すなわち所定判定値に対して大小の電圧が混在する可能性がある。そのときは、各列のカラムA/D変換部１５１における判定結果に従って、参照電圧Vref1若しくは参照電圧Vref2が選択される。

例えば、列１の第２アナログ信号V1と、列４の第２アナログ信号V4とが所定判定値よりも小さい信号振幅であり、列２の第２アナログ信号V2と、列３の第２アナログ信号V3とが所定判定値よりも大きい信号振幅であるとする。この場合、列１と列４に対して参照電圧Vref1が採用され、列２と列３に対して参照電圧Vref2が採用される。

このとき、図２４に示されるような分布定数となる。つまり、この場合、図２１に示される例とも、図２２に示される例とも異なる分布定数である。

図２４に示される例の場合、参照電圧Vref1に注目すると、図２５に示されるように、各列の参照電圧Vref1_xの遅延は、両矢印３０１で示される期間と、両矢印３０２で示される期間とで互いに異なるものとなる。特に参照電圧発生部１３１や参照電圧発生部１３２から遠い位置にある列４の参照電圧Vref1_4は負荷が減少した分、遅延が小さくなる。このため、列１の参照電圧Vref1_1により取得されたVsigに対し、列４の参照電圧Vref1_4では遅延が小さくなった分であるΔVdだけ出力値が誤差を有する。

なお、実際には、列１の参照電圧Vref1_1も、図２３と比較して遅延が小さくなりVsigに対して誤差を有するが、列４の参照電圧Vref1_4よりも小さいため、図２５では簡単のため、列１の参照電圧Vref1_1の誤差は省略している。また図２５では、両矢印３０２で示される期間における、列２の参照電圧Vref1_2と列３の参照電圧Vref1_3の波形の記載を省略しているが、列４の参照電圧Vref1_4と同様に遅延が小さくなりタイミングにズレがある。参照電圧Vref2に注目した場合も全く同様である。

この誤差は、複数の第２アナログ信号が、異なる階調精度が割り当てられる電圧範囲に、どのような位置分布でどのような割合で含まれるかで変化するため、後段の画像処理で補正することは容易でなく、誤差がノイズとして画質を劣化させる恐れがあった。

＜分布定数の改善について＞
そこで、単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備えるようにする。

このようにすることにより、信号処理装置は、各列の定数分布を、第１アナログ信号のA/D変換の場合と、第２アナログ信号のA/D変換の場合とで同様にすることができる。つまり、各列において、第１アナログ信号のA/D変換の場合と、第２アナログ信号のA/D変換の場合との間の遅延のズレを抑制することができ、より正確に信号成分Vsigをデジタル値として取得することができるようになる。つまり、A/D変換の誤差の発生を抑制することができる。

なお、前記負荷容量が、前記比較部の等価容量若しくは近似容量であるようにしてもよい。

負荷容量をできるだけ比較部の等価容量に近づけることにより、信号処理装置は、各列の遅延をより正確に揃えることができ、より正確に信号成分Vsigをデジタル値として取得することができる。

また、前記比較部、前記切替部、および前記計測部の組み合わせを複数備え、各組み合わせにおいて、前記複数の参照電圧が、それぞれ、信号レベルを増幅する増幅部を介して前記切替部に供給され、さらに、前記増幅部の出力が、前記組み合わせ間で前記階調精度毎に、互いに接続されるようにしてもよい。

バッファを設け、そのバッファを介して参照電圧を比較部に供給するようにすることにより、信号処理装置は、比較部で発生するノイズを伝搬させないようにすることができる。また、この場合、列共通線を設けることにより、信号処理装置は、列間のオフセットバラつきを平滑化することができる。この場合も同様に、切替部に負荷容量を設けることにより、信号処理装置は、より正確に信号成分Vsigをデジタル値として取得することができるようになる。

さらに、前記比較部による前記アナログ信号と少なくとも１つ以上の所定判定値との比較結果に応じて、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを選択する選択部をさらに備え、前記切替部が、前記選択部による選択結果に応じて、前記複数の参照電圧のそれぞれについて、前記比較部若しくは前記負荷容量への接続を制御するようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、判定の比較精度（オフセット誤差）に起因する参照電圧の電圧範囲マージンを削減し、高速化或いは低消費電力化の効果を得ることができる。

また、前記所定判定値が、前記複数の参照電圧のうちの、階調精度がより高い参照電圧を供給する参照電圧発生部により与えられるようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、比較精度（オフセット誤差）に起因する参照電圧の電圧範囲マージンをさらに削減することができる。

さらに、前記選択部が、前記比較部による比較の結果、前記アナログ信号が前記所定判定値より小さいと判定された場合、前記複数の参照電圧のうちの、階調精度がより高い参照電圧を選択し、前記アナログ信号が前記所定判定値より大きいと判定された場合、前記複数の参照電圧のうちの、階調精度がより低い参照電圧を選択し、前記切替部が、前記選択部により選択された参照電圧を前記比較部に接続し、その他を前記負荷容量に接続するようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、回路増加なく所定判定値を供給することができるだけでなく、その電圧設定誤差もキャンセルすることができる。

また、前記比較部が、前記画素のノイズ信号である第１のアナログ信号、および、前記画素のデータを含む信号である第２のアナログ信号を、それぞれ、前記参照電圧と比較し、前記計測部が、前記比較部による前記第１のアナログ信号と前記参照電圧との比較結果の変化タイミングの計測結果と、前記比較部による前記第２のアナログ信号と前記参照電圧との比較結果の変化タイミングの計測結果との差分を求めるようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、ばらつき成分を除去するための引き算処理を、デジタル領域において行うことができ、この引き算処理による回路規模や消費電力の増大を抑制することができる。

さらに、前記第１のアナログ信号に対して、前記選択部が、各参照電圧を順次選択し、前記切替部が、前記選択部により選択された参照電圧を前記比較部に接続し、その他を前記負荷容量に接続し、前記比較部が、前記切替部の制御に従って、前記第１のアナログ信号と各参照電圧とを順次比較し、前記第２のアナログ信号に対して、前記選択部が、前記比較部による前記第２のアナログ信号と少なくとも１つ以上の所定判定値との比較結果に応じて、前記複数の参照電圧のうちのいずれか１つを選択し、前記切替部が、前記選択部により選択された参照電圧を前記比較部に接続し、その他を前記負荷容量に接続し、前記比較部が、前記切替部の制御に従って、前記第２のアナログ信号と、前記選択部により選択された参照電圧とを比較し、前記計測部が、前記第２のアナログ信号と前記選択部により選択された参照電圧との比較結果の変化タイミングの計測結果、並びに、前記第１のアナログ信号と前記選択部により選択された参照電圧との比較結果の変化タイミングの計測結果の差分を求めるようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、第２アナログ信号（信号成分＋ばらつき成分）をどの階調精度でもA/D変換することができる。

また、前記複数の参照電圧を前記切替部に供給する参照電圧供給部をさらに備えるようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、参照電圧の走査制御を容易に行うことができる。

さらに、前記参照電圧供給部が、前記第１のアナログ信号および前記第２のアナログ信号に対して、所定の範囲の電圧を小さい方から大きい方に向かう第１の比較方向、若しくは、前記範囲の電圧を大きい方から小さい方に向かう第２の比較方向で比較させるように、前記参照電圧を前記切替部に供給し、前記切替部が、前記参照電圧供給部により供給される前記複数の参照電圧のうち、前記選択部により選択された参照電圧を前記比較部に接続し、その他を前記負荷容量に接続するようにしてもよい。

このようにすることにより、比較部は、第１の実施の形態において説明したように、第１のアナログ信号および第２のアナログ信号と、所定の範囲の電圧の参照電圧とを比較することができる。

また、前記参照電圧供給部が、前記第１のアナログ信号に対して、前記複数の参照電圧を、階調精度順に、かつ、１つ前の参照電圧とは逆の比較方向で比較させるように前記切替部に供給するようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、各A/D変換の間に要するセトリング期間を短縮し、さらなる高速化を実現することができる。

さらに、前記参照電圧供給部が、前記第２のアナログ信号に対して、前記選択部により選択された参照電圧を、前記参照電圧を前記第１のアナログ信号と比較させた際と同じ比較方向で比較させるように前記切替部に供給するようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、参照電圧の走査方向によって異なる非線形性（ヒステリシス）による、ばらつき成分（すなわち第1アナログ信号）の除去精度を損なわずに低ノイズなA/D変換を実現することができる。

また、前記参照電圧供給部が、前記複数の参照電圧のうち、階調精度が最も高い参照電圧を、前記範囲の電圧を前記第２の比較方向に比較させるように供給し、階調精度が最も低い参照電圧を、前記範囲の電圧を前記第１の比較方向に比較させるように供給するようにしてもよい。

このようにすることにより、信号処理装置は、第１の実施の形態において説明したように、所定電圧の判定結果で比較部が遷移した論理値から、第２アナログ信号に対して各々の階調精度でA/D変換を適用することができる。したがって、比較部がA/D変換前に遷移して論理が安定する期間を待つ必要がなく、信号処理装置は、さらなる高速化を実現することができる。

なお、本技術は、前記信号処理装置の信号処理方法として実現することもできる。

また、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える撮像素子とするようにしてもよい。

さらに、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部とを備える撮像装置としてもよい。

つまり、本技術は、信号処理装置として実現することもできるし、同様の信号処理を行う任意の装置としても実現することができる。また、制御処理の一部または全部をソフトウエアにより実現するようにしてもよい。

以下に、より具体的に説明する。

＜切替部の他の例＞
各列の定数分布を、第１アナログ信号のA/D変換の場合と、第２アナログ信号のA/D変換の場合とで同様にするために、例えば、図５のCMOSイメージセンサ１００において、切替部１６１の代わりに、図２６に示される切替部３６１を適用する。

図２６に示されるように、切替部３６１は、スイッチ３７１およびスイッチ３７２の他に負荷容量（Cj）３７３を有する。

スイッチ３７１は、制御信号SWR1および制御信号SWR2の値に基づいて、参照電圧Vref1_xを供給する参照電圧発生部１３１を比較部１６２若しくは負荷容量３７３に接続する。例えば、スイッチ３７１は、制御信号SWR1および制御信号SWR2の値に基づいて、参照電圧発生部１３１を、比較部１６２に接続するとともに負荷容量３７３から切断する。また、例えば、スイッチ３７１は、制御信号SWR1および制御信号SWR2の値に基づいて、参照電圧発生部１３１を、比較部１６２から切断するとともに負荷容量３７３に接続する。

スイッチ３７２は、制御信号SWR1および制御信号SWR2の値に基づいて、参照電圧Vref2_xを供給する参照電圧発生部１３２を比較部１６２若しくは負荷容量３７３に接続する。例えば、スイッチ３７２は、制御信号SWR1および制御信号SWR2の値に基づいて、参照電圧発生部１３２を、比較部１６２に接続するとともに負荷容量３７３から切断する。また、例えば、スイッチ３７２は、制御信号SWR1および制御信号SWR2の値に基づいて、参照電圧発生部１３２を、比較部１６２から切断するとともに負荷容量３７３に接続する。

換言するに、スイッチ３７１およびスイッチ３７２は、比較部１６２および負荷容量３７３に接続する参照電圧発生部を選択する。つまり、スイッチ３７１およびスイッチ３７２は、制御信号SWR1および制御信号SWR2の値に基づいて、参照電圧発生部１３１および参照電圧発生部１３２の一方を比較部１６２に接続し、他方を負荷容量３７３に接続する。

負荷容量（Cj）３７３は、比較部１６２の入力容量Ciと等価値若しくは近似値とするように設計される。負荷容量３７３は、例えば、キャパシタ等により形成される。

このような切替部３６１を各カラムA/D変換部１５１に適用することにより、図２４の場合と同様に、異なる階調精度の参照電圧の選択が混在する場合においても、図２７に示されるような分布定数になる。つまり、図２１や図２２の例の分布定数と同様に、全ての列において、第１アナログ信号のA/D変換の場合と、第２アナログ信号のA/D変換との間の参照電圧Vrefの遅延のズレを抑制することができる。

したがって、図２８に示されるように、各列の参照電圧Vref1_xの遅延は、両矢印３０１に示される期間と、両矢印３０２に示される期間と同様となり、いずれも正確に信号成分Vsigをデジタル値として取得することができる。もちろん参照電圧Vref2_xについても同様に遅延のズレを抑制することができる。つまり、A/D変換の誤差の発生を抑制することができる。

切替部３６１の負荷容量（Cj）３７３は、比較部１６２の入力容量Ciの等価値若しくは近似値に設計される。比較部１６２は、例えば、図８に示されるように構成される。この場合、比較部１６２の入力容量は、キャパシタCaz、トランジスタM1、およびトランジスタM2の容量により構成される。

したがって、負荷容量３７３は、例えば、図２９に示されるように、キャパシタCaz、トランジスタM1、およびトランジスタM2を用いた等価回路により構成されるようにしてもよい。

また、負荷容量３７３は、例えば、図３０に示されるように、トランジスタM1が、その近似容量のキャパシタCm1に置き換えられ、トランジスタM2が、その近似容量のキャパシタCm1に置き換えられた回路により構成されるようにしてもよい。もちろん、トランジスタM1およびトランジスタM2のいずれか一方のみがキャパシタに置き換えられるようにしてもよい。

さらに、負荷容量３７３は、例えば、図３１に示されるように、キャパシタCaz、トランジスタM1、およびトランジスタM2のそれぞれの容量の合成容量と等価若しくは近似の容量の、１のキャパシタにより構成されるようにしてもよい。

＜容量値のより正確な再現＞
図２９の例の負荷容量（Cj）３７３は、図８の比較部１６２の入力容量Ciを再現する等価回路であり、キャパシタCazが参照電圧のオフセットをキャンセルし、トランジスタM1がキャパシタCazを初期化し、トランジスタM2が比較部１６２の入力トランジスタM2に対応する。

しかしながら、比較部１６２の場合、入力トランジスタM2がゲート電圧にソース電圧が追従して動くのに対し、図２９の等価回路の場合、トランジスタM2は、ソースが接地されているため、ゲート電圧の変動に対してソース電圧が固定となり、動作領域が異なっている。このため、図２９の等価回路のトランジスタM2として、比較部１６２の入力トランジスタM2と同一のトランジスタを使用した場合、容量値を精度よく再現することができない可能性があった。

仮に、シミュレーション等で容量値を合わせこみ、図２９のトランジスタM2のサイズを最適化したとしても、トランジスタの入力容量は、プロセスばらつき、温度依存、電圧変動など各種条件に依存して変動するため、異なる動作領域の２つのトランジスタのゲート容量を精度よく一致させるのは困難であった。

また、図３０の例の負荷容量３７３は、図２９のトランジスタM1およびトランジスタM2を、それぞれ、比較部１６２のトランジスタM1および入力トランジスタM2と容量が近似するキャパシタで置き換えたものである。

さらに、図３１の例の負荷容量３７３は、比較部１６２の入力容量を単一のキャパシタで置き換えたものである。このようなキャパシタを用いる場合、例えばMetal-Insulator-Metal容量など、比較部１６２の入力容量を構成する素子とは異なる構造の容量の使用が想定されるため、プロセスばらつき、温度依存などの影響により、比較部１６２の入力容量と等価回路の入力容量（ダミー負荷容量（偽負荷容量）とも称する）の容量値を精度よく一致させるのはより困難であった。

このように以上に示した負荷容量３７３では、比較部１６２の入力容量を精度よく再現する（比較部１６２の入力容量とダミー負荷容量の容量値を精度よく一致させる）のは困難であった。

＜より正確な等価回路＞
そこで、比較部１６２の入力容量とダミー負荷容量の容量値とをより精度良く一致させるために、比較部１６２の入力部に接続される入力トランジスタと同一のトランジスタ（以下ダミー入力トランジスタとも称する）をダミー負荷容量として接続するようにする。この場合、ダミー入力トランジスタは、比較部１６２に接続される入力トランジスタの入力容量をより精度良く再現するために、比較部１６２に接続される入力トランジスタと同じ動作領域で動作する必要がある。

そこで、例えば、図３２に示されるように、負荷容量（Cj）３７３として、比較部１６２と同一の回路（偽比較部とも称する）を用いるようにする。この偽比較部（負荷容量３７３）は、比較部１６２の入力トランジスタの入力容量を再現するだけの、実際には比較を行わないダミーの比較部である。

つまり、比較部１６２の入力トランジスタと、負荷容量３７３の入力トランジスタ（ダミー入力トランジスタ）とで動作領域を合わせるために、ダミー入力トランジスタとその周辺の回路を、比較部１６２の入力トランジスタの場合と同一の回路構成としている。

なお、負荷容量３７３である偽比較部（図３２）の一方の入力端子は、スイッチ３７１若しくはスイッチ３７２（つまり、参照電圧Vref1_x若しくは参照電圧Vref2_x）に接続され、他方の入力端子は、固定電位に接続される。また、偽比較部（図３２）の出力はオープン（開放状態）とされている。

このように、比較部１６２と負荷容量３７３とを同一構成とすることで、ダミー負荷容量に接続された入力トランジスタは、常に比較部１６２の入力トランジスタと同一の動作領域で動作することができる。すなわち、ダミー負荷容量（負荷容量３７３）は、比較部１６２の入力容量をより精度よく再現することができる。つまり、図３２に示されるような負荷容量３７３を適用することにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

また、負荷容量３７３が、比較部１６２の入力トランジスタに供給される電流と同一、又は動作領域が変化しない範囲で同程度の電流値を供給するバイアストランジスタを備えるようにしてもよい。

図３３に示される例の場合、負荷容量（Cj）３７３は、入力トランジスタM2、その入力トランジスタM2に一定電流を供給する電流源トランジスタM3、参照電圧のオフセットをキャンセルするキャパシタCaz、並びに、そのキャパシタCazを初期化するスイッチトランジスタM1を有する。

この例の場合、入力トランジスタM2には、比較部１６２（図８）で差動対に供給されている電流と同一、又は動作領域が変化しない範囲で同程度の電流値が、電流源トランジスタM3によって供給される。これにより、入力トランジスタM2は、比較部１６２の入力トランジスタM2と同等の動作領域で動作することができる。すなわち、ダミー負荷容量（負荷容量３７３）は、比較部１６２の入力容量をより精度よく再現することができる。つまり、図３３に示されるような負荷容量３７３を適用することにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

さらに、ダミー入力トランジスタのソースをフローティングとするようにしてもよい。図３４に示される例の場合、負荷容量（Cj）３７３は、入力トランジスタM2、参照電圧のオフセットをキャンセルするキャパシタCaz、そのキャパシタCazを初期化するスイッチトランジスタM1、入力トランジスタM2を初期化するスイッチトランジスタM4、並びに、入力トランジスタM2を固定電位に接続するスイッチトランジスタM3を有する。図３４に示されるように、トランジスタM2のソースをフローティングとすることで、トランジスタM2のソース電圧はゲート電圧に追従して変化する。比較部１６２の入力トランジスタM2（図８）は、電流源トランジスタM3により供給された電流によって飽和領域で動作しているため、ソース電圧はゲート電圧に追従して変化する。このように、図３４のトランジスタM2は、比較部１６２の入力トランジスタM2（図８）と同等の動作をすることによって、その入力トランジスタM2の入力容量をより精度よく再現することができる。つまり、図３４に示されるような負荷容量３７３を適用することにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

図３４の例の負荷容量３７３の制御例を図３５に示す。例えば、図３５に示される例のように、各水平期間の最初、すなわちA/D変換期間（時刻T1から時刻T2までの期間と、時刻T3から時刻T4までの期間）の前（すなわち、時刻T1の前と時刻T4の前）に、スイッチトランジスタM1、スイッチトランジスタM4を導通（オン）し、スイッチトランジスタM3を切断（オフ）することで、キャパシタCazおよび入力トランジスタM2のフローティングであるソース端子を固定電位に初期化することができる。そして、A/D変換期間中は、図３５に示される例のように、スイッチトランジスタM1およびスイッチトランジスタM4を切断（オフ）し、スイッチトランジスタM3を導通（オン）することにより、入力トランジスタM2のソース電圧がゲート電圧に追従して動作するようにすることができる。したがって、入力トランジスタM2の入力容量をより精度よく再現することができる。つまり、図３５に示されるような負荷容量３７３を適用することにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

以上の図３２乃至図３４に示される例のように、負荷容量３７３において、比較部１６２の入力トランジスタと同一のダミー入力トランジスタを設け、そのダミー入力トランジスタを、比較部１６２の入力トランジスタと同じ動作領域で動作させるようにすることにより、負荷容量３７３が、比較部１６２の入力容量をより精度よく再現することができる。これにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

＜容量値の調整＞
比較部１６２の入力トランジスタM2の入力容量をより精度よく再現する他の方法として、比較部１６２の入力トランジスタM2の入力容量と、負荷容量３７３の容量値の不一致を補正することができるようにしてもよい。

その場合、例えば、図５のCMOSイメージセンサ１００において、切替部１６１（図５）や切替部３６１（図２６）の代わりに、図３６に示される切替部３８０を適用する。

図３６に示されるように、切替部３８０は、スイッチ３７１、スイッチ３７２、および負荷容量３７３（いずれも図２６）の他に、容量調整部３８３および容量調整部３８４を有する。

容量調整部３８３は、負荷容量３７３に接続され、負荷容量３７３の容量を調整する（増やしたり減らしたりする）。容量調整部３８４は、比較部１６２の入力端子の一方（参照電圧が入力される方）に接続され、比較部１６２の入力容量を調整する（増やしたり減らしたりする）。容量調整部３８３および容量調整部３８４は、例えば、CMOSイメージセンサ１００（図５）のA/D変換制御部１１０により制御される。つまり、A/D変換制御部１１０は、容量調整部３８３および容量調整部３８４の容量を設定する。例えば、A/D変換制御部１１０は、例えば、比較部１６２の入力トランジスタM2の入力容量と、負荷容量３７３の容量値との差分の大きさに応じて、容量調整部３８３および容量調整部３８４の容量を設定する。

＜容量調整部＞
容量調整部３８３は、例えば、図３７に示されるような構成としてもよい。図３７の例の場合、容量調整部３８３は、負荷容量（Cj）３７３と所定の固定電位との間で直列に接続されるＮ個（Ｎは２以上の整数）のトランジスタM1乃至トランジスタMNを有する。

各トランジスタ（トランジスタM1乃至トランジスタMN）のゲートには、容量調整コードAdj<1>乃至Adj<N>が供給される。この容量調整コードAdj<1>乃至Adj<N>は、A/D変換制御部１１０（図５）から供給される、容量を制御する制御情報である。すなわち、A/D変換制御部１１０（図５）は、この容量調整コードAdj<1>乃至Adj<N>の各値を制御することで各トランジスタのオン/オフを制御する。これにより、負荷容量３７３の容量値を調整することができる。

例えば、A/D変換制御部１１０（図５）がAdj<1>乃至Adj<3>をVddとした場合、トランジスタM1乃至トランジスタM3が導通し、各トランジスタのチャネル、拡散層に付加する容量分が調整値となる。

以上のように、容量調整部３８３は、A/D変換制御部１１０から供給されるデジタルコードによって自身の容量値を設定することができ、その容量値により、負荷容量３７３の容量値を調整することができる。したがって、製造ばらつきに対する耐性を向上させることができ、負荷容量３７３が、比較部１６２の入力容量をより精度よく再現することができる。これにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

なお、各トランジスタ（トランジスタM1乃至トランジスタMN）の容量は任意である。例えば、全てのトランジスタの容量が同一であってもよいし、一部のトランジスタの容量が他のトランジスタの容量と異なるようにしてもよいし、全てのトランジスタが互いに異なるようにしてもよい。

また、容量調整部３８３は、例えば、図３８に示されるような構成としてもよい。図３８の例の場合、容量調整部３８３は、負荷容量（Cj）３７３に並列に接続されるＮ個（Ｎは２以上の整数）のトランジスタM1乃至トランジスタMNを有する。

各トランジスタ（トランジスタM1乃至トランジスタMN）のゲート入力が負荷容量３７３に接続され、各トランジスタのソース、ドレインには、容量調整コードAdj<1>乃至Adj<N>が供給される。この容量調整コードAdj<1>乃至Adj<N>は、図３７の場合と同様であり、A/D変換制御部１１０（図５）から供給される、容量を制御する制御情報である。

すなわち、A/D変換制御部１１０（図５）は、この容量調整コードAdj<1>乃至Adj<N>の各値を制御することで負荷容量３７３の容量値を調整することができる。したがって、製造ばらつきに対する耐性を向上させることができ、負荷容量３７３が、比較部１６２の入力容量をより精度よく再現することができる。これにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

なお、図３８の場合も、各トランジスタ（トランジスタM1乃至トランジスタMN）の容量は任意である。例えば、全てのトランジスタの容量が同一であってもよいし、一部のトランジスタの容量が他のトランジスタの容量と異なるようにしてもよいし、全てのトランジスタが互いに異なるようにしてもよい。

例えば、トランジスタM1乃至トランジスタMNの各トランジスタのサイズを1倍、2倍、4倍、…2^(N-1)倍とすることで、Ｎ個の調整コードで、2^Nの容量調整の解像度を得ることができる。例えば、図３８の構成の場合、Ｎ個の調整コードでＮの容量調整の解像度である。

以上においては、NMOSトランジスタの例を示しているが、参照電圧の電圧レンジによってはPMOSトランジスタを使用するようにしても良い。

なお、以上のような図３７および図３８の構成例は、容量調整部３８４にも適用することができる。つまり、容量調整部３８４の構成を、例えば、図３７に示されるような構成や、図３８に示されるような構成としてもよい。

ただし、容量調整部３８４の場合、図３７や図３８の各トランジスタは、図３６に示されるように、負荷容量３７３に接続される代わりに、比較部１６２の入力端子に接続される。つまり、容量調整部３８４は、自身の容量を調整することにより、比較部１６２の入力容量を調整し、負荷容量３７３と比較部１６２の入力容量との差を低減させる。

つまり、容量調整部３８３が負荷容量３７３を比較部１６２の入力容量に近づけるように調整するのに対して、容量調整部３８４は、比較部１６２の入力容量を、負荷容量３７３に近づけるように調整する。したがって、相対的に同様のこととなる。

つまり、この容量調整部３８４の場合も、容量調整部３８３の場合と同様に、製造ばらつきに対する耐性を向上させることができ、負荷容量３７３が、比較部１６２の入力容量をより精度よく再現することができる。これにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

容量調整部３８３および容量調整部３８４の構成は、容量値を変更することが可能なものであれば、任意である。例えば、図３７や図３８のトランジスタ群の代わりに、容量が可変なキャパシタを用いるようにしてもよい。

＜容量の制御＞
次に、容量調整部３８３（容量調整部３８４）の容量の制御について説明する。上述したように、容量調整部３８３（容量調整部３８４）の容量は、容量調整コードにより制御される。なお、容量調整コードは、製造ばらつき等を補正するために、予め定められた所定の固定値で与えるようにしても良いし、上述したように、A/D変換制御部１１０が適宜設定するようにしてもよい。

A/D変換制御部１１０が容量調整コードを設定する場合、A/D変換制御部１１０は、例えば容量調整処理を実行することにより、容量調整コードを設定する。図３９のフローチャートを参照して、その容量調整処理の流れの例を参照して説明する。

容量調整処理が開始されると、A/D変換制御部１１０は、ステップＳ１０１において、A/D変換部１１２の全列のカラムA/D変換部１５１（図５）を制御し、全列の比較部１６２の入力の一方（参照電圧を入力する方）を、参照電圧発生部１３１（参照電圧Vref1側）に接続し、参照電圧Vref1が供給される状態で黒レベルを取得させる。

ステップＳ１０２において、A/D変換制御部１１０は、A/D変換部１１２の全列のカラムA/D変換部１５１（図５）を制御し、偶数列の比較部１６２の入力の一方（参照電圧を入力する方）を、参照電圧発生部１３１（参照電圧Vref1側）に接続し、参照電圧Vref1が供給される状態とし、奇数列の比較部１６２の入力の一方（参照電圧を入力する方）を、参照電圧発生部１３２（参照電圧Vref2側）に接続し、参照電圧Vref2が供給される状態とし、その状態で黒レベルを取得させる。

ステップＳ１０３において、A/D変換制御部１１０は、ステップＳ１０１において得られる黒レベルと、ステップＳ１０２において得られる黒レベルとの差分値を算出する。

ステップＳ１０４において、A/D変換制御部１１０は、ステップＳ１０３において算出した差分値が所定の閾値以上であるか否かを判定する。この閾値は、負荷容量３７３と比較部１６２の入力容量との誤差の許容範囲を示すものであり、その値は任意である。予め定められた値であってもよいし、何らかの情報に基づいて算出される値であってもよい。

ステップＳ１０４において、差分値が閾値以上である（つまり、誤差（差分）を許容することができない）と判定された場合、処理はステップＳ１０５に進む。

ステップＳ１０５において、A/D変換制御部１１０は、差分値に基づいて容量コード値を算出する。つまり、負荷容量３７３と比較部１６２の入力容量との差分の大きさに応じて、すなわち、その差分を低減若しくは０にするように、容量コード値を算出する。

ステップＳ１０６において、A/D変換制御部１１０は、ステップＳ１０５において算出した、負荷容量３７３と比較部１６２の入力容量との差分を低減若しくは０にするように容量調整部３８３（若しくは容量調整部３８４）の容量を制御する容量コード値を、容量調整部３８３（若しくは容量調整部３８４）に供給する。

ステップＳ１０６の処理が終了すると、処理は、ステップＳ１０１に戻る。また、ステップＳ１０４において、差分値が閾値より小さい（つまり、誤差（差分）が許容範囲内である）と判定された場合、容量コード値は設定（または更新）されずに容量調整処理が終了する。

このように処理を行うことにより、A/D変換制御部１１０は、比較部１６２の入力容量と負荷容量３７３との差分を小さくするように調整することができる。したがって、負荷容量３７３が、比較部１６２の入力容量をより精度よく再現することができる。これにより、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

以上においては、ステップＳ１０１において、全列の比較部１６２を参照電圧発生部１３１（参照電圧Vref1側）に接続するように説明したが、この場合の接続パターンはこれに限らない。例えば、全列の比較部１６２を参照電圧発生部１３２（参照電圧Vref2側）に接続するようにしてもよい。

また、ステップＳ１０２において、偶数列の比較部１６２を参照電圧発生部１３１（Vref1側）に接続し、奇数列の比較部１６２を参照電圧発生部１３２（Vref2側）に接続するように説明したが、ステップＳ１０２における各列の比較部１６２の接続パターンは、ステップＳ１０１における接続パターン（上述の例の場合、全列の比較部１６２を参照電圧発生部１３１（Vref1側）に接続するパターン）と異なるものであれば、どのようなものであってもよい。例えば、Ｎ個の比較部１６２のうち、いずれか１個を参照電圧発生部１３１（Vref1側）に接続し、残りの（Ｎ−１）個を参照電圧発生部１３２（Vref2側）に接続するようにしても良い。

また、ステップＳ１０１やステップＳ１０２における黒レベルの取得は、全列において行われるようにしてもよいし、一部の列（代表列）において行われるようにしてもよい。また、ステップＳ１０１やステップＳ１０２における黒レベルの取得は、全行において行われるようにしてもよいし、一部の行（代表行）（例えばOPB（Optical Black）領域の行等）において行われるようにしてもよい。

さらに、ステップＳ１０１やステップＳ１０２において取得される黒レベルの算出方法は任意である。例えば、黒レベルとして得られる各単位画素の画素値の総和や平均値等、任意の演算により算出されるようにしてもよい。

なお、以上に説明した容量調整部３８３（若しくは容量調整部３８４）の容量値の制御（容量調整処理（図３９）の実行）は、任意のタイミングで行うことができる。例えば、CMOSイメージセンサ１００の起動（電源投入）直後等、CMOSイメージセンサ１００が撮像を開始する前のタイミングにおいて１度だけ行うようにしてもよい。また、例えば、撮像中も、繰り返し行われるようにしてもよい。例えば、容量調整部３８３（若しくは容量調整部３８４）の容量値の制御が毎フレーム行われるようにしてもよいし、数フレーム毎に行われるようにしてもよい。このように容量調整処理を繰り返すことにより、温度や電圧の変動による容量変化を抑制することができ、CMOSイメージセンサ１００は、A/D変換の誤差の発生を、より抑制することができる。

また、その際、処理対象であるカレントフレームについての容量調整処理において、過去に処理される前フレームにおける容量調整結果（容量調整情報）に基づいて容量調整を行うようにしてもよい。例えば、容量調整に用いる黒レベルは、前フレームの情報であってもよい。このようにすることにより、黒レベルの算出を後回しにすることができ、容量調整処理をより高速に行うことができる。

さらに、容量調整処理の実行タイミングは任意である。例えば、容量調整処理が、フレームに対する処理の最初（つまり、例えば、A/D変換の開始前）において行われるようにしてもよいし、最後（つまり、例えば、A/D変換の終了後）において行われるようにしてもよい。このように、例えばブランキング期間やOPB領域等、撮像中（例えばA/D変換期間中）を避けて容量調整処理を行うことにより、撮像処理の邪魔をせずに実行することができる。これにより処理の負荷を低減させることができる。

なお、容量調整部３８３および容量調整部３８４の構成は、互いに同一であってもよいし、互いに異なっていてもよい。また、切替部３８０が、容量調整部３８３および容量調整部３８４の両方を有するようにしてもよいし、いずれか一方のみを有するようにしてもよい。切替部３８０が容量調整部３８３および容量調整部３８４の両方を有する場合、A/D変換制御部１１０は、それらの両方に対する容量コード値をそれぞれ適宜設定し、反映させることができる。したがって、製造ばらつきに対する耐性をさらに向上させることができる。

また、図３６においては、容量調整部３８３および容量調整部３８４を示したが、容量調整部の数は任意である。例えば、負荷容量３７３に対して、容量調整部３８３や容量調整部３８４のような容量調整部が複数接続されるようにしてもよいし、比較部１６２の入力に対して、容量調整部３８３や容量調整部３８４のような容量調整部が複数接続されるようにしてもよい。その場合、各容量調整部が全て同一の構成を有するようにしてもよいし、一部が他と異なる構成を有するようにしてもよいし、全てが互いに異なる構成を有するようにしてもよい。また、負荷容量３７３に接続される容量調整部の数と、比較部１６２の入力に接続される容量調整部の数は、同数であってもよいし、互いに異なっていてもよい。さらに、図３６に示される容量調整部３８３および容量調整部３８４が一体的に構成される（すなわち、１つの容量調整部が、負荷容量３７３と比較部１６２の入力の両方に接続される）ようにしてもよい。

また、図３６の切替部３８０の負荷容量３７３を、図３２乃至図３４のいずれかに示される構成とするようにしてもよい。このように本技術を適用した負荷容量３７３と、本技術を適用した容量調整部とを組み合わせて用いることにより、容量値を精度よく一致させつつ、動作条件変動による不一致分を調整することができるため、CMOSイメージセンサ１００は、A/D変換の誤差の発生をさらに抑制することができる。

＜CMOSイメージセンサの他の例＞
図４０は、CMOSイメージセンサの主な構成例を示す図である。図４０に示されるCMOSイメージセンサ４００は、基本的にCMOSイメージセンサ１００と同様のイメージセンサであり、CMOSイメージセンサ１００と同様の構成を有し、同様の処理を行う。ただし、CMOSイメージセンサ４００は、各カラムA/D変換部１５１は、バッファ４１１を有し、さらに、各カラムA/D変換部１５１同士が列共通線４１２により互いに接続されている。また、CMOSイメージセンサ４００は、切替部１６１の代わりに、切替部３６１を有する。

バッファ４１１は、参照電圧発生部１３１および参照電圧発生部１３２のそれぞれの信号出力線と切替部３６１の入力との間に設けられる増幅部である。つまり、参照電圧Vrefは、このバッファ４１１を介して切替部３６１に供給される。このようにすることにより、比較部１６２において発生するノイズが参照電圧を介して他のカラムA/D変換部１５１に影響を与えないようにすることができる。

列共通線４１２は、互いに同一の参照電圧に対応する各バッファ４１１の出力を互いに接続する。これにより、バッファ４１１の各カラムA/D変換部１５１間でのオフセットばらつきを平滑化することができる。

しかしながら、列共通線４１２により各カラムA/D変換部１５１が互いに接続されることにより、CMOSイメージセンサ４００においても、上述したCMOSイメージセンサ１００の場合と同様に、分布定数の変化により参照電圧の遅延にばらつきが発生する恐れがある。

そのため、各カラムA/D変換部１５１において、切替部３６１を適用することにより、参照電圧の遅延のズレを抑制することができる。つまり、A/D変換の誤差の発生を抑制することができる。

なお、これ以外にも、例えば、第１アナログ信号と第２アナログ信号の引き算は、比較部１６２の入力より前の段階でアナログ演算回路で演算し、演算結果、すなわちばらつき成分を引いた信号成分に対して所定判定値を用いた比較を行い、階調精度（参照電圧）を選択した上で、１回のA/D変換動作でデジタル値を得るようにしても構わない。この場合でも、同じ信号電圧でありながら、他の画素信号がいずれの階調精度を選択するかで参照電圧の遅延が変化し、デジタル値に誤差を発生させる問題は変わりなく、切替部３６１を適用することによって、参照電圧の遅延のズレを抑制することができる。つまり、A/D変換の誤差の発生を抑制することができる。

また、タイミング計測部１６４による計測方法は任意である。例えばタイミング計測部が、カウンタを用いて比較部１６２の出力Vcoでカウンタを停止させて計測するようにしてもよいし、アップダウン・カウンタを用いて第１アナログ信号と第２アナログ信号の差分をA/D変換期間中に演算するようにしてもよいし、カウント値を比較結果Vcoのタイミングでラッチ回路に保持するようにしてもよい。さらに、この方法以外を適用しても良いし、複数の方法を組み合わせてもよい。例えば、上位ビットと下位ビットといったように所定の方法で処理対象を分け、それぞれに対して、互いに異なる方法を適用するようにしてもよい。

以上のように、切替部に負荷容量を設けることにより、比較部１６２の入力容量をより精度良く再現することができ、CMOSイメージセンサ４００は、A/D変換の誤差の発生を、より抑制することができる。

また、CMOSイメージセンサ４００の場合も、切替部３６１の代わりに、切替部３８０を適用することができる。このようにすることにより、上述したように負荷容量や比較部１６２の入力容量を調整することができ、製造ばらつき等に対する耐性を向上させることができ、負荷容量３７３が、比較部１６２の入力容量をより精度よく再現することができる。これにより、CMOSイメージセンサ４００は、A/D変換の誤差の発生を、より抑制することができる。

＜３．第３の実施の形態＞
＜撮像装置＞
図４１は、上述した信号処理装置を用いた撮像装置の主な構成例を示すブロック図である。図４１に示される撮像装置８００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

図４１に示されるように撮像装置８００は、光学部８１１、CMOSセンサ８１２、A/D変換器８１３、操作部８１４、制御部８１５、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９を有する。

光学部８１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部８１１は、被写体からの光（入射光）を透過し、CMOSセンサ８１２に供給する。

CMOSセンサ８１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換器８１３に供給する。

A/D変換器８１３は、CMOSセンサ８１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部８１６に供給する。

操作部８１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部８１５に供給する。

制御部８１５は、操作部８１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部８１１、CMOSセンサ８１２、A/D変換器８１３、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９の駆動を制御し、各部に撮像に関する処理を行わせる。

画像処理部８１６は、A/D変換器８１３から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部８１６は、画像処理を施した画像データを表示部８１７およびコーデック処理部８１８に供給する。

表示部８１７は、例えば、液晶ディスプレイ等として構成され、画像処理部８１６から供給された画像データに基づいて、被写体の画像を表示する。

コーデック処理部８１８は、画像処理部８１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部８１９に供給する。

記録部８１９は、コーデック処理部８１８からの符号化データを記録する。記録部８１９に記録された符号化データは、必要に応じて画像処理部８１６に読み出されて復号される。復号処理により得られた画像データは、表示部８１７に供給され、対応する画像が表示される。

以上のような撮像装置８００のCMOSセンサ８１２およびA/D変換器８１３を含む処理部として、上述した本技術を適用する。すなわち、CMOSセンサ８１２およびA/D変換器８１３を含む処理部として、第１の実施の形態および第２の実施の形態において上述したCMOSイメージセンサ（例えば、CMOSイメージセンサ１００やCMOSイメージセンサ４００等）が用いられる。これにより、CMOSセンサ８１２およびA/D変換器８１３を含む処理部は、A/D変換の誤差の発生を抑制することができる。したがって撮像装置８００は、被写体を撮像することにより、より高画質な画像を得ることができる。

なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。

＜４．第４の実施の形態＞
＜コンピュータ＞
上述した一連の処理（例えば、各実施の形態において上述したA/D変換の制御処理（例えば、各種制御信号を供給する処理等））は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。

例えば、図５のCMOSイメージセンサ１００において、A/D変換制御部１１０が、各種制御信号を供給する処理を、ソフトウエアにより実行するようにすることもできる。もちろん、ソフトウエアの適用は、例えば図３２の例等においても可能であり、図５の例に限らない。また、例えば、参照電圧発生部１３１や参照電圧発生部１３２等による参照電圧を供給する処理等、A/D変換制御部１１０以外の任意の処理に対してソフトウエアを適用することもできる。

一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここでコンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータ等が含まれる。

図４２は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。

図４２に示されるコンピュータ９００において、CPU（Central Processing Unit）９０１、ROM（Read Only Memory）９０２、RAM（Random Access Memory）９０３は、バス９０４を介して相互に接続されている。

バス９０４にはまた、入出力インタフェース９１０も接続されている。入出力インタフェース９１０には、入力部９１１、出力部９１２、記憶部９１３、通信部９１４、およびドライブ９１５が接続されている。

入力部９１１は、例えば、キーボード、マウス、マイクロホン、タッチパネル、入力端子などよりなる。出力部９１２は、例えば、ディスプレイ、スピーカ、出力端子などよりなる。記憶部９１３は、例えば、ハードディスク、RAMディスク、不揮発性のメモリなどよりなる。通信部９１４は、例えば、ネットワークインタフェースよりなる。ドライブ９１５は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア９２１を駆動する。

以上のように構成されるコンピュータでは、CPU９０１が、例えば、記憶部９１３に記憶されているプログラムを、入出力インタフェース９１０およびバス９０４を介して、RAM９０３にロードして実行することにより、上述した一連の処理が行われる。RAM９０３にはまた、CPU９０１が各種の処理を実行する上において必要なデータなども適宜記憶される。

コンピュータ（CPU９０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア９２１に記録して適用することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。

コンピュータでは、プログラムは、リムーバブルメディア９２１をドライブ９１５に装着することにより、入出力インタフェース９１０を介して、記憶部９１３にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部９１４で受信し、記憶部９１３にインストールすることができる。その他、プログラムは、ROM９０２や記憶部９１３に、あらかじめインストールしておくことができる。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。

また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。

さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。

なお、本技術は以下のような構成も取ることができる。
（１） 単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、
必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、
前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部と
を備える信号処理装置。
（２） 前記負荷容量は、前記比較部の等価容量若しくは近似容量である
（１）、（３）乃至（１７）のいずれかに記載の信号処理装置。
（３） 前記負荷容量として、前記比較部と同一構成を有し、入力の一方が固定電位に接続され、出力が開放状態の、偽比較部を備え、
前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記偽比較部の他方の入力に接続する
（１）、（２）、（４）乃至（１７）のいずれかに記載の信号処理装置。
（４） 前記負荷容量として、前記比較部の入力トランジスタと同等の動作領域で動作する入力トランジスタ、前記入力トランジスタに一定電流を供給する電流源トランジスタ、参照電圧のオフセットをキャンセルするキャパシタ、前記キャパシタを初期化するスイッチトランジスタを含む回路を備え、
前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記回路の前記キャパシタに接続する
（１）乃至（３）、（５）乃至（１７）のいずれかに記載の信号処理装置。
（５） 前記負荷容量として、前記比較部の入力トランジスタと同等の動作領域で動作する入力トランジスタ、参照電圧のオフセットをキャンセルするキャパシタ、前記キャパシタを初期化する第１のスイッチトランジスタ、前記入力トランジスタを初期化する第２のスイッチトランジスタ、および前記入力トランジスタを固定電位に接続する第３のスイッチトランジスタを含む回路を備え、
前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記回路の前記キャパシタに接続する
（１）乃至（４）、（６）乃至（１７）のいずれかに記載の信号処理装置。
（６） 前記負荷容量に接続され、前記負荷容量を調整する第１の容量調整部と、
前記第１の容量調整部の容量を制御する制御部と
をさらに備える
（１）乃至（５）、（７）乃至（１７）のいずれかに記載の信号処理装置。
（７） 前記第１の容量調整部は、前記負荷容量と固定電位との間で直列に接続される複数のトランジスタよりなり、
前記制御部は、前記複数のトランジスタの各ゲートに制御信号を入力することにより、所望の容量値を得る
（１）乃至（６）、（８）乃至（１７）のいずれかに記載の信号処理装置。
（８） 前記第１の容量調整部は、互いに並列に接続される複数のトランジスタよりなり、
各トランジスタのゲートは前記負荷容量に接続され、
前記制御部は、各トランジスタのソースおよびドレインに制御信号を入力することにより、所望の容量値を得る
（１）乃至（７）、（９）乃至（１７）のいずれかに記載の信号処理装置。
（９） 前記第１の容量調整部は、容量が可変のキャパシタよりなり、
前記制御部は、前記キャパシタの制御端子に制御信号を入力することにより、所望の容量値を得る
（１）乃至（８）、（１０）乃至（１７）のいずれかに記載の信号処理装置。
（１０） 前記比較部の入力に接続され、前記比較部の容量を調整する第２の容量調整部をさらに備え、
前記制御部は、さらに、前記第２の容量調整部の容量を制御する
（１）乃至（９）、（１１）乃至（１７）のいずれかに記載の信号処理装置。
（１１） 前記第２の容量調整部は、前記比較部の入力と固定電位との間で直列に接続される複数のトランジスタよりなり、
前記制御部は、前記複数のトランジスタの各ゲートに制御信号を入力することにより、所望の容量値を得る
（１）乃至（１０）、（１２）乃至（１７）のいずれかに記載の信号処理装置。
（１２） 前記第２の容量調整部は、互いに並列に接続される複数のトランジスタよりなり、
各トランジスタのゲートは前記比較部の入力に接続され、
前記制御部は、各トランジスタのソースおよびドレインに制御信号を入力することにより、所望の容量値を得る
（１）乃至（１１）、（１３）乃至（１７）のいずれかに記載の信号処理装置。
（１３） 前記第２の容量調整部は、容量が可変のキャパシタよりなり、
前記制御部は、前記キャパシタの制御端子に制御信号を入力することにより、所望の容量値を得る
（１）乃至（１２）、（１４）乃至（１７）のいずれかに記載の信号処理装置。
（１４） 前記制御部は、フレームの最初または最後に、容量を制御する
（１）乃至（１３）、（１５）乃至（１７）のいずれかに記載の信号処理装置。
（１５） 前記制御部は、過去に処理されたフレームの容量調整情報に基づいて容量を制御する
（１）乃至（１４）、（１５）、（１７）のいずれかに記載の信号処理装置。
（１６） 前記制御部は、数フレーム毎に容量を制御する
（１）乃至（１５）、（１７）のいずれかに記載の信号処理装置。
（１７） 前記制御部は、各参照電圧を前記比較部に入力する際の黒レベルの互いの差分の大きさに従って、容量を制御する
（１）乃至（１６）のいずれかに記載の信号処理装置。
（１８） 比較部を用いて単位画素から出力されるアナログ信号を所定の電圧と比較し、
必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続し、
前記比較部による、前記アナログ信号と、前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する
信号処理方法。
（１９） 入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、
必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、
前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部と
を備える撮像素子。
（２０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、
必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、
前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部と
を備える撮像装置。

１００ CMOSイメージセンサ， １１１ 画素アレイ， １１２ A/D変換部， １１０ A/D変換制御部， １２１ 制御タイミング発生部， １２２ 画素走査部， １２３ 水平走査部， １３１および１３２ 参照電圧発生部， １４１ 単位画素， １５１ カラムA/D変換部， １６１ 切替部， １６２ 比較部， １６３ 選択部， １６４ タイミング計測部， １７１ ラッチ， １８１ フォトダイオード， ２３３ 参照電圧発生部， ２５１ カラムA/D変換部， ２６１ 切替部， ２６３ 選択部， ３６１ 切替部， ３７３ 負荷容量， ３８０ 切替部， ３８３ 容量調整部， ３８４ 容量調整部， ４００ CMOSイメージセンサ， ４１１ バッファ， ４１２ 列共通線， ８００ 撮像装置， ８１２ CMOSセンサ

Claims (20)

1. 単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、
   必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、
   前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部と
   を備える信号処理装置。
2. 前記負荷容量は、前記比較部の等価容量若しくは近似容量である
   請求項１に記載の信号処理装置。
3. 前記負荷容量として、前記比較部と同一構成を有し、入力の一方が固定電位に接続され、出力が開放状態の、偽比較部を備え、
   前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記偽比較部の他方の入力に接続する
   請求項１に記載の信号処理装置。
4. 前記負荷容量として、前記比較部の入力トランジスタと同等の動作領域で動作する入力トランジスタ、前記入力トランジスタに一定電流を供給する電流源トランジスタ、参照電圧のオフセットをキャンセルするキャパシタ、前記キャパシタを初期化するスイッチトランジスタを含む回路を備え、
   前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記回路の前記キャパシタに接続する
   請求項１に記載の信号処理装置。
5. 前記負荷容量として、前記比較部の入力トランジスタと同等の動作領域で動作する入力トランジスタ、参照電圧のオフセットをキャンセルするキャパシタ、前記キャパシタを初期化する第１のスイッチトランジスタ、前記入力トランジスタを初期化する第２のスイッチトランジスタ、および前記入力トランジスタを固定電位に接続する第３のスイッチトランジスタを含む回路を備え、
   前記切替部は、前記比較部に接続しない前記その他の参照電圧を、前記回路の前記キャパシタに接続する
   請求項１に記載の信号処理装置。
6. 前記負荷容量に接続され、前記負荷容量を調整する第１の容量調整部と、
   前記第１の容量調整部の容量を制御する制御部と
   をさらに備える
   請求項１に記載の信号処理装置。
7. 前記第１の容量調整部は、前記負荷容量と固定電位との間で直列に接続される複数のトランジスタよりなり、
   前記制御部は、前記複数のトランジスタの各ゲートに制御信号を入力することにより、所望の容量値を得る
   請求項６に記載の信号処理装置。
8. 前記第１の容量調整部は、互いに並列に接続される複数のトランジスタよりなり、
   各トランジスタのゲートは前記負荷容量に接続され、
   前記制御部は、各トランジスタのソースおよびドレインに制御信号を入力することにより、所望の容量値を得る
   請求項６に記載の信号処理装置。
9. 前記第１の容量調整部は、容量が可変のキャパシタよりなり、
   前記制御部は、前記キャパシタの制御端子に制御信号を入力することにより、所望の容量値を得る
   請求項６に記載の信号処理装置。
10. 前記比較部の入力に接続され、前記比較部の容量を調整する第２の容量調整部をさらに備え、
    前記制御部は、さらに、前記第２の容量調整部の容量を制御する
    請求項６に記載の信号処理装置。
11. 前記第２の容量調整部は、前記比較部の入力と固定電位との間で直列に接続される複数のトランジスタよりなり、
    前記制御部は、前記複数のトランジスタの各ゲートに制御信号を入力することにより、所望の容量値を得る
    請求項１０に記載の信号処理装置。
12. 前記第２の容量調整部は、互いに並列に接続される複数のトランジスタよりなり、
    各トランジスタのゲートは前記比較部の入力に接続され、
    前記制御部は、各トランジスタのソースおよびドレインに制御信号を入力することにより、所望の容量値を得る
    請求項１０に記載の信号処理装置。
13. 前記第２の容量調整部は、容量が可変のキャパシタよりなり、
    前記制御部は、前記キャパシタの制御端子に制御信号を入力することにより、所望の容量値を得る
    請求項１０に記載の信号処理装置。
14. 前記制御部は、フレームの最初または最後に、容量を制御する
    請求項６に記載の信号処理装置。
15. 前記制御部は、過去に処理されたフレームの容量調整情報に基づいて容量を制御する
    請求項６に記載の信号処理装置。
16. 前記制御部は、数フレーム毎に容量を制御する
    請求項６に記載の信号処理装置。
17. 前記制御部は、各参照電圧を前記比較部に入力する際の黒レベルの互いの差分の大きさに従って、容量を制御する
    請求項６に記載の信号処理装置。
18. 比較部を用いて単位画素から出力されるアナログ信号を所定の電圧と比較し、
    必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続し、
    前記比較部による、前記アナログ信号と、前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する
    信号処理方法。
19. 入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
    前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、
    必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、
    前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部と
    を備える撮像素子。
20. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    入射光を光電変換する光電変換素子を含む単位画素が並べられた画素アレイと、
    前記画素アレイの単位画素から出力されるアナログ信号を所定の電圧と比較する比較部と、
    必要に応じて前記比較部に供給する参照電圧を切り替え、互いに異なる階調精度の複数の参照電圧のうちのいずれか１つを前記比較部に接続し、その他を所定の負荷容量に接続する切替部と、
    前記比較部による、前記アナログ信号と、前記切替部の切り替え制御により前記比較部に供給された参照電圧との比較結果の変化タイミングを計測する計測部と
    を備える撮像装置。

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