CN111541453B - 时域a/d转换器组 - Google Patents

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Abstract

本公开提供一种包括多个A/D转换模块的时域A/D转换器组，每个A/D转换模块包括：延迟锁定环电路，其将向集成电路提供时钟的主时钟作为输入，对主时钟分频，输出不同时序的多相时钟；逻辑电路，其根据多相时钟合成与格雷码对应的多个时钟；彼此空间相邻的多个A/D转换器；延迟锁定环电路和逻辑电路分散布置在集成电路中，将多个时钟提供给同一A/D转换模块的多个A/D转换器；每个A/D转换器包括将输入信号和参考电压进行比较来生成比较输出信号的比较器和内部A/D转换器，内部A/D转换器包括根据比较输出信号提供的时序保持多相时钟的逻辑状态的锁存器和对多个时钟中最大宽度的时钟计数并根据比较器输出停止计数的计数器。

Description

时域A/D转换器组
本申请是2020年04月08日提交的、申请号为201880065606.X、发明名称为“时域A/D转换器组以及使用该时域A/D转换器的传感器装置”的中国发明专利申请的分案申请。
技术领域
本公开涉及时域A/D转换器以及使用该时域A/D转换器的传感器装置。更详细地说，涉及一种时域A/D转换器，具有：输入信号电平判定部件；多个参考信号发生电路，该多个参考信号发生电路中的至少一个参考信号发生电路产生能够转换满量程(Full Scale)输入信号的参考信号，其余参考电压发生电路之一产生周期性地多次扫描被限定的电压范围的参考信号并进行平均化处理；或者延迟锁定环电路，该延迟锁定环电路用于输出不同时序的多相时钟，该多相时钟通过根据主时钟输出对主时钟周期进行划分而得到，而且多相时钟被用于执行A/D转换。此外，涉及一种具有如上配置的时域A/D转换器，且实现了高精度、高速且低功耗的传感器装置。
背景技术
(传统传感器装置)
图21示出传统传感器装置300。传感器装置300具有传感器区域110，在该传感器区域110中以行和列的矩阵布置了单元传感器111，其中单元传感器111用于检测自然界中的信号(感测的信号)并将其转换为电信号。单元传感器111连接到行选择线112和列选择线113。垂直(行)操作电路130通过对行选择线112之一供给预定电压，来选择传感器区域110的行。列选择线113连接到A/D转换器120。A/D转换器120包括将多个A/D转换器配置为列状的A/D转换器列122。此外，也可以随意地将减法放大电路121插入到列选择线113和A/D转换器列122之间。A/D水平(列)操作电路150依次选择A/D转换器列122的各列输出，并将其传送至数据输出端子151进行输出。定时控制电路140，与从时钟提供电路(未图示)提供给时钟输入端子141的时钟信号同步地生成分别控制垂直(行)操作电路130和水平(列)操作电路150的脉冲信号。
一个行选择线112由垂直(行)操作电路130生成的行控制信号激活，该行控制信号与定时控制电路140生成的、与时钟输入同步的脉冲信号同步，，目标行的单元传感器111的电信号被提取至列选择线113。各列信号线在A/D转换器120中进行A/D转换。A/D转换器120采取由减法放大电路121和将单元A/D转换器列状排列的A/D转换器列122构成的结构。A/D转换器120的输出信号通过水平(列)操作电路150生成的控制信号而从数据输出端子151中取出。
(通用的传感器读出电路)
传感器需要读出电路160。图22示出通用的传感器读出电路160。来自传感器的信号由电压源或者电流源表示。例如，利用由压力等引起的电阻变化的电阻型压力传感器，能够在电流流过电阻器时借助电阻中产生的电压变化来检测压力变化。此外，利用由压力等引起的电容变化的电容型压力传感器，能够借助由电容引起的电荷量变化来检测压力变化，而且可以通过使用固定电容，借助电压变化来检测电荷变化。
图22的通用传感器读出电路160具有电源电压VDD和连接到晶体管M1的一端的传感器161(由电压源表示)。信号S/H(采样/保持)被提供给晶体管M1的栅极。保持电容162连接到晶体管M1的另一端。晶体管M4连接在电源电压VDD和保持电容162之间。信号RST被提供给晶体管M4的栅极。保持电容162进而连接到晶体管M2的栅极。晶体管M2的一端连接到电源电压VDD，另一端连接到晶体管M3的一端。信号SEL被提供给晶体管M3的栅极，另一端连接到列电流源163。在M3的另一端示出读出电压VR。
在图22中，通过用信号S/H(采样/保持)控制晶体管M1的栅极，对传感器161的电压VS进行采样并保持在保持电容162中。所保持的电压由形成源极跟随的晶体管M2缓冲，并且可以通过由行控制信号SEL控制形成开关的晶体管M3的栅极来将其取出到列信号线。提供列电流源163，以提供形成源极跟随的晶体管M2的操作所需的偏置电流。图21的电路中的列电流源163以外的电路被包括在单元传感器111中，并被配置为矩阵，而列电流源163被连接到每列的列选择线113。
在这样的读出电路160中，由于晶体管M2的栅源电压VGS随着构成源极跟随的晶体管M2的阈值电压VT的变化而变化，所以不能准确地读取信号源电压VS。因此，通常先由未图示的基准电压发生电路发送基准电压VREF，然后发送包括信号的电压VS，通过取这两个电压的差，能够准确地读取信号源电压VS。利用这样的相关双采样技术，能够消除栅源电压VGS的变化，同时也能够抑制晶体管的1/f噪声的影响。当然，不用说，也可以先发送包括信号的电压VS，再发送基准电压VREF。
(斜坡式A/D转换器)
读出电路160的输出在A/D转换器120中从模拟信号转换为数字信号。图23示出了斜坡式A/D转换器170，其是时域型A/D转换器的一种，经常用于作为传感器装置的代表的CMOS图像传感器。图24示出输入信号与参考电压的关系。
斜坡式A/D转换器170包括多个单元A/D转换器171和共同设置的斜坡发生器172。多个单元A/D转换器171包括比较器173和计数器174。斜坡信号线177和时钟信号线176共同地设置给多个单元A/D转换器171。斜坡发生器172的输出被提供给斜坡信号线177。
斜坡发生器172在从VRT提供给斜坡控制信号输入端子179的斜坡控制信号的触发下，产生电压与时间成比例下降的斜坡190。构成单元A/D转换器171的计数器174开始对提供给时钟信号线176的时钟脉冲进行计数。比较器173将提供给输入端子178的输入信号与由斜坡发生器产生的斜坡190即参考信号进行比较，并且在参考信号比输入信号低时(Tin)产生一个标志而使计数器停止。这时的计数器的值表示输入信号电压Vin，所以在转换输出端子180中作为转换输出而取出该值，并且通过提供给复位端子181的复位信号来复位计数器174。
该斜坡式A/D转换器的结构简单，微分非线性误差小，单调性得到补偿，鲁棒性高。因此，被广泛应用于CMOS图像传感器。
但是，待解决的问题也很多。例如，需要进行转换速度和分辨率的折中取舍。假设可用于转换的时间为TFS，则分辨率为N位的A/D转换器的时钟频率fclk为：
fclk＝2N/TFS (1)
假设帧数为NF，垂直像素数为NV，则进行复位读出和信号读出，而将各个周期的1/2用于A/D转换，则
TFS＝1/(4NFNV) (2)
所以：
fclk＝2N+2NFNV (3)
假设帧数为100帧，垂直像素数为2000，可用时钟频率为最高约2GHz，则分辨率约为11位。动态范围换算为约68dB。
决定A/D转换器的精度的因素不限于时钟频率。比较器也是决定A/D转换器的精度的要素。比较器的噪声电压约为100μV～200μV，动态范围约为75dB。因此，斜坡式A/D转换器的动态范围最大为70dB。
通常，单元传感器处理的电子数为数万个。因此，假设电子数为3万个，保持电容为5fF，则最大输出电压约为1V。要检测的信号的最小值是1个电子。其为30μV。因此，所需的动态范围为约90dB。斜坡式A/D转换器难以实现像素固有的高动态范围。所以，还存在这样的传感器装置，其通过在如上所述的A/D转换之前设置具有大约0dB到20dB可变增益的减法放大器，来执行相关的双采样，从而得到更高的动态范围。但是，为了抑制噪声，经常采用10pF～20pF的大电容，结果不仅导致面积增大，还导致功耗增大。
因此，现有传感器装置所使用的A/D转换器不能高速且低功耗地实现传感器所需的高动态范围。
现有技术文献
非专利文献
非专利文献1：Y.Oike等,"8.3M-Pixel 480-fps Global-Shutter CMOS ImageSensor with Gain-Adaptive Column ADCs and Chip-on-Chip Stacked Integration,"IEEE Journal of Solid-State Circuits,Vol.52,No.4,pp.985-993,2017年4月。
非专利文献2：N.Kawai and S.Kawahito,"Effectiveness of a correlatedmultiple sampling differential average for reducing 1/f noise,"IEICEElectronics Express,Vol.2,No.13,379-383,2005年。
专利文献
专利文献1：日本专利特开2011-254246号公报
专利文献2：日本专利特开2008-92091号公报
发明内容
本公开提供一种时域A/D转换器，其能够在不增加功耗的情况下降低读出噪声并提高分辨率，或者提供一种时域A/D转换器，其能够在相同分辨率下降低功耗并实现高速转换，以及本公开还提供一种使用该转换器的传感器装置。
根据本公开的第一实施方式，提供一种时域A/D转换器组，其包括多个A/D转换模块，
所述多个A/D转换模块中的每个A/D转换模块包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出高速且不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；和
多个A/D转换器，所述多个A/D转换器在空间上彼此相邻，
所述多个A/D转换器中的每个A/D转换器包括：
比较器，该比较器将输入信号和随时间单调变化的参考电压进行比较来生成比较输出信号；和
内部A/D转换器，
所述内部A/D转换器包括：
多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多相时钟的逻辑状态；和
计数器，该计数器对所述多个时钟中的最大宽度的时钟进行计数，并根据所述比较器的输出来停止计数，
所述延迟锁定环电路和所述逻辑电路分散布置在所述整个集成电路中，将所述多个时钟提供给属于同一所述A/D转换模块的所述多个A/D转换器。
根据本公开的第二实施方式，提供一种时域A/D转换器组，包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；
多个比较器，所述多个比较器将输入信号和参考电压进行比较；
多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和
选通电路，该选通电路根据选通控制信号对所述多个时钟进行选通，
所述多个内部A/D转换器使用所述多相时钟进行A/D转换，
当所述输入信号的电平小时对与LSB相对应的时钟进行选通，并且随着所述输入信号电平的增加而使目标比特依次向MSB侧升高。
根据本公开的第三实施方式，提供一种时域A/D转换器组，包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；
多个比较器，所述多个比较器对输入信号和参考电压进行比较；
多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和
选通电路，该选通电路根据选通控制信号对所述多个时钟进行选通，
所述多个内部A/D转换器使用所述多相时钟进行A/D转换，
当从A/D转换开始算起的时钟数达到预定次数时产生所述选通控制信号。
根据本公开的第四实施方式，提供一种时域A/D转换器组，包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；
多个比较器，所述多个比较器将输入信号和参考电压进行比较；
多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和
选通电路，该选通电路根据选通控制信号来对所述多个时钟进行选通，
所述多个内部A/D转换器使用所述多相时钟进行A/D转换，
当产生所述参考电压的D/A转换器的输入信号达到预定值时产生所述选通控制信号。
根据本公开的第五实施方式，提供一种将来自传感器的电信号作为输入信号的根据本公开第一实施方式所述的时域A/D转换器组，所述传感器包括：
信号源，该信号源检测自然界中的信号；
基准信号源，该基准信号源供给基准信号；和
晶体管，该晶体管将所述基准信号传送给保持电容，
所述时域A/D转换器组，该时域A/D转换器组将所述自然界中的信号相关的电压的A/D转换结果与所述基准信号源相关的电压的A/D转换结果之差作为A/D转换输出。
根据本公开一实施方式的构成时域A/D转换器组的各个A/D转换器与参考信号发生电路连接，该参考信号发生电路产生在满量程范围内进行扫描的第一参考信号及周期性地在被限定的电压范围内多次扫描的第二参考信号，该A/D转换器包括：参考电压选择电路，该参考电压选择电路对作为参考信号发生电路的输出的第一参考信号或第二参考信号进行切换；比较器，用于将参考电压选择电路选择出的第一参考信号或第二参考信号与输入信号进行比较；内部A/D转换器，其利用来自比较器的比较输出信号进行A/D转换；以及累积加减法器，其在第二参考信号被选择时输出对通过A/D转换得到的A/D转换值进行平均而得到的信号。
在根据本公开一实施方式的时域A/D转换器组中，优选为：输入信号包括位于第一时段中的复位信号和位于第二时段中的主信号，累积加减法器将根据主信号得到的信号与根据复位信号得到的信号之差作为最终的A/D转换值进行输出。
在根据本公开一实施方式的时域A/D转换器组中，优选为：A/D转换器在主转换之前，将基准信号电平用作比较器的参考电压，并且参考电压选择电路根据得到的比较输出信号的大小来选择第一参考信号或第二参考信号。
在根据本公开一实施方式的时域A/D转换器组中，优选为：A/D转换器通过从信号电平较小一方开始扫描来进行A/D转换，以判定A/D转换值是否达到基准值，参考电压选择电路在A/D转换值未达到基准值的情况下选择第二参考信号，在A/D转换值达到基准值的情况下选择第一参考信号。
在根据本公开一实施方式的时域A/D转换器组中，优选为：A/D转换器在主转换之前使用第一参考信号执行扫描，通过在比主转换所需的扫描时间短的时间内进行满量程A/D转换，可以判定A/D转换值是否达到基准值，在A/D转换值未达到基准值的情况下，参考电压选择电路选择第二参考信号，在A/D转换值达到基准值的情况下，参考电压选择电路选择第一参考信号。
在根据本公开一实施方式的时域A/D转换器组中，优选为：A/D转换器包括以下部件，该部件在参考电压选择电路选择第二参考信号的情况下使第二参考信号的压摆率可变。
在根据本公开一实施方式的时域A/D转换器组中，优选为：A/D转换器还包括转换次数控制电路，该转换次数控制电路控制内部A/D转换器，以使得在输入信号的电平小时增加参考电压的扫描次数，在输入信号的电平大时减小参考电压的扫描次数。
在根据本公开一实施方式的时域A/D转换器组中，优选为：在第一时段中，参考电压选择电路选择第二参考信号。
在根据本公开一实施方式的时域A/D转换器组中，优选为：A/D转换器还包括：在前一信号的A/D转换值小时增加第一时段中的参考电压扫描次数、在前一信号的A/D转换值大时减小第一时段中的参考电压扫描次数的部件。
在根据本公开一实施方式的时域A/D转换器组中，优选为：A/D转换器还包括控制比较器的工作电流源的比较器控制电路，在主转换之前，通过在比主转换所需的扫描时间短的时间内进行A/D转换来检测输入信号的电平，在主转换中，在检测到输入信号的电平的附近，所述比较器控制电路提供比较器的工作电流，在检测到输入信号的电平的附近以外，所述比较器控制电路使比较器的工作电流减少。
在根据本公开一实施方式的时域A/D转换器组中，优选为：在输入信号的电平大时，在比较器中进行输入信号与基准信号的再采样。
根据本公开一实施方式的时域A/D转换器组包括：多个比较器，用于将输入信号与参考信号进行比较；多个内部A/D转换器，用于根据来自多个比较器的比较输出信号得到A/D转换值；以及延迟锁定环电路，用于将向整个集成电路提供时钟的主时钟作为输入，对主时钟的周期进行分频，并输出具有不同时序的多相时钟。多个内部A/D转换器使用多相时钟进行A/D转换。
在根据本公开一实施方式的时域A/D转换器组中，优选为：多个内部A/D转换器包括多个锁存器，用于根据比较输出信号提供的时序来保持多相时钟的逻辑状态。
在根据本公开一实施方式的时域A/D转换器组中，优选地，还包括逻辑电路，用于根据多相时钟来合成与格雷码对应的多个时钟。
在根据本公开一实施方式的时域A/D转换器组中，优选地，还包括多个时钟的选通电路，其中多个时钟根据选通控制信号而被选通。
在根据本公开一实施方式的时域A/D转换器组中，优选为：在输入信号的电平小时在与LSB相对应的时钟上进行选通，并且随着输入信号电平的增加而使目标比特顺序地向MSB侧升高。
在根据本公开一实施方式的时域A/D转换器组中，优选为：选通控制信号是在从A/D转换开始时计算时钟数量并当时钟数量达到预定数量的情况下产生。
在根据本公开一实施方式的时域A/D转换器组中，优选为：选通控制信号是在用于产生参考电压的D/A转换器的输入信号达到预定值的情况下产生。
根据本公开一实施方式的时域A/D转换器组将来自传感器的电信号作为输入信号。该传感器包括：检测自然界中的信号的信号源；提供基准信号的基准信号源；以及将基准信号传送至保持电容的晶体管；时域A/D转换器组，将自然界中的信号相关的电压的A/D转换结果与基准信号源相关的电压的A/D转换结果之差作为A/D转换输出。
根据本公开一实施方式的时域A/D转换器，进行信号电平的判定，并在信号电平小的情况下，通过周期性地多次扫描被限定的参考电压范围来多次执行A/D转换，并输出平均后的信号，从而能实现读出噪声低、分辨率更高的时域A/D转换器。
此外，在主转换之前进行比预定转换时间短的转换，检测到近似的信号电平，并仅在检测到信号电平附近提供比较器的工作电流，从而具有能进一步降低功耗的效果。
进而，根据本公开一实施方式的时域A/D转换器，通过根据向整个集成电路提供时钟的主时钟来在DLL中形成不同时序的多相时钟并将其提供给TDC，该DLL负责以分布式方式排列的列的一部分，而且根据比较输出来锁存以多相时钟为输入的锁存器或者触发器，从而与仅使用主时钟相比能够以更低的功耗实现更高分辨率的时域A/D转换器。
此外，通过使用从DLL得到的多相时钟来合成与格雷码对应的多个时钟，能够在分辨率为M时将所需的锁存器或者触发器的数量抑制为M个而不是2M个，由此能够进一步减小占用面积、降低功耗。此外，通过提供根据信号电平而从多个时钟的LSB侧停止时钟的选通功能，可以在不降低有效分辨率的情况下进一步降低功耗。
此外，由于即使主时钟的频率低也能进行高分辨率的A/D转换，所以通过保持较高的主时钟频率，可以缩短用于获得预定分辨率的转换时间，因此具有能够实现比以往更高速的A/D转换的效果。
通过采用具有上述效果的时域A/D转换器，具有能够实现传感器装置的高动态范围、高速、低功耗的效果。
附图说明
图1是根据本公开一实施方式的A/D转换器的电路构成图。
图2是根据本公开一实施方式的参考电压电路的电路构成图。
图3是根据本公开一实施方式的参考电压电路的控制方法的说明图。
图4是根据本公开一实施方式的参考电压电路的控制方法的说明图。
图5是根据本公开一实施方式的像素信号电压和散粒噪声的特性图。
图6是根据本公开一实施方式的参考电压电路的控制方法的说明图。
图7是根据本公开一实施方式的参考电压电路的控制方法的说明图。
图8是根据本公开一实施方式的参考电压电路的控制方法的说明图。
图9是根据本公开一实施方式的A/D转换器的电路构成图。
图10是根据本公开一实施方式的A/D转换器的电路构成图。
图11是根据本公开一实施方式的比较器的工作电流控制方法的说明图。
图12是根据本公开一实施方式的比较器的电路构成图。
图13A是根据本公开一实施方式的比较器的控制方法的说明图。
图13B是根据本公开一实施方式的比较器的控制方法的说明图。
图14是根据本公开一实施方式的A/D转换模块的电路构成图。
图15是根据本公开一实施方式的A/D转换器的电路构成图。
图16是根据本公开一实施方式的列A/D转换器的电路构成图。
图17是根据本公开一实施方式的A/D转换模块的电路构成图。
图18A是根据本公开一实施方式的TDC的时钟波形。
图18B是根据本公开一实施方式的TDC的时钟波形。
图18C是根据本公开一实施方式的TDC的时钟波形。
图19A是示出根据本公开一实施方式的TDC的锁存器数量和分辨率之间的关系的图。
图19B是示出根据本公开一实施方式的TDC的功耗和分辨率之间的关系的图。
图20是根据本公开一实施方式的TDC的时钟的选通电路构成图。
图21是传统传感器装置的电路构成图。
图22是传统传感器装置的单元传感器的电路构成图。
图23是传统传感器装置的斜坡式A/D转换器的电路构成图。
图24是传统传感器装置的斜坡式A/D转换器的操作说明图。
图25是传统多重采样技术的说明图。
图26是传统A/D转换模块的电路构成图。
图27是传统A/D转换器的电路构成图。
具体实施方式
<第一实施方式的背景>
传统传感器装置中使用的A/D转换器不能实现传感器所需的高动态范围。例如，如上所述，假设满量程电压为1V，则期望相当于1个电子的电压的30μV以下的读出噪声。另一方面，如非专利文献1所示，目前为约100μV，这是不够的。
其原因是：这不只是由于A/D转换器的量化噪声引起的，而且还因为诸如像素噪声、比较器噪声、参考信号噪声之类的多种因素引起的。
如非专利文献2中所述，对于进一步降低噪声而言，有效的是，对1个信号进行多次转换，并将平均后的信号作为A/D转换输出。图25示出了该状态。通过使用斜波，在参考电压VRT与VRB之间对输入信号Vin进行扫描。在输入信号Vin比参考电压高时，比较器设置一个标志以使计数器停止，并将计数值作为输入信号Vin的A/D转换器值进行输出。重复M次该A/D转换操作。假设对M次转换值进行平均处理以得到最终的转换输出，则噪声电压减少至M的平方根分之一。例如，假设M为4，则噪声电压能够减少至1/2，假设M为16则噪声电压能够减少至1/4。这种方法被称为多重采样，不仅可以减小A/D转换器的量化噪声，还能减少像素噪声、比较器噪声、参考信号噪声等多种噪声，所以是对于噪声降低而言极有效的方法。
但是，多重采样技术有很大的缺点，所以不常被使用。这是因为将A/D转换次数设为M倍，则意味着在使转换频率下降至1/M的同时，也使功耗增加了M倍。
本公开的发明人深入研究了上述事项，结果得到了本发明。本公开能够提供一种不会导致转换频率降低和功耗增大并使噪声减少、动态范围宽泛的时域A/D转换器以及采用该转换器的传感器装置。
<第一实施方式>
(使用两个参考电压信号的A/D转换器)
图1示出了根据本公开第一实施方式的A/D转换器60。根据第一实施方式的A/D转换器60包括比较器12、内部A/D转换器30、参考电压选择电路63和累积加减法器64，其中，参考电压选择电路63具有两种斜坡信号作为参考电压并在参考电压之间进行切换，累积加减法器64用于对多个转换值进行累积加法或者累积减法并将平均后的输出作为A/D转换值进行输出。
在根据第一实施方式的A/D转换器60中，比较器12将像素信号与作为参考电压信号的斜坡信号进行比较，在两个信号相交的时刻产生比较输出，并控制计数器以得到A/D转换值。作为参考电压的参考电压A是与像素的满量程信号对应的全斜坡信号，以及参考电压B是在全斜坡信号中的部分电压范围内反复进行多次扫描的局部斜坡信号。A/D转换器60具有连接到内部A/D转换器30的参考电压选择电路63。参考电压选择电路63将参考电压切换为参考电压A全斜坡信号或者参考电压B局部斜坡信号。A/D转换器60还包括连接到内部A/D转换器30的累积加减法器64。累积加减法器64对由内部A/D转换器30进行了A/D转换的多个A/D转换值进行累积加法或者累积减法，并形成平均后的A/D转换输出19。
图2示出了参考电压电路70。参考电压电路70形成作为参考电压的两种斜坡信号。参考电压电路70包括参考电压控制电路73、参考电压A发生电路71、参考电压B发生电路72。参考电压A发生电路71和参考电压B发生电路72，分别通过参考电压控制电路73连接到时钟输入端子11。参考电压控制电路73与输入到时钟输入端子11的时钟信号同步地控制参考电压A发生电路71和参考电压B发生电路72，以产生参考电压A、参考电压B。
(参考电压的第一控制方法)
图3示出参考电压的第一控制方法。在第一控制方法中，将阈值电压VTH作为所有比较的参考电压，并且仅由比较器进行A/D转换。当信号比阈值电压VTH小时，选择参考电压B(Reference voltage B)作为参考电压，使用局部斜坡信号进行多次A/D转换，并使用累积加减法器64输出平均值。当信号比阈值电压VTH大时，选择参考电压A(Reference voltageA)作为参考电压，并使用全斜坡信号进行A/D转换。通过使用这种控制方法，本公开的A/D转换装置能够在需要的信号电压范围内降低有效的A/D转换噪声电压。
(参考电压的第二控制方法)
图4示出参考电压的第二控制方法。在第二控制方法中，在复位期间(Resetperiod)，对于从像素发送来的复位信号(或者基准信号)，选择参考电压B(Referencevoltage B)，用局部斜坡信号进行多次A/D转换，并使用累积加减法器64输出复位信号(或者基准信号)的平均值。接下来，在信号期间(Signal period)，在从像素发送来的主信号比阈值电压VTH小时，选择参考电压B(Reference voltage B)作为参考电压，用局部斜坡信号进行多次A/D转换，并使用累积加减法器64输出平均值。在主信号比阈值电压VTH大时，选择参考电压A(Reference voltage A)作为参考电压，用全斜坡信号进行A/D转换。最后，通过累积加减法器64计算复位信号的平均值和主信号之差，以进行相关双采样，消除DC偏移，并降低1/f噪声。另外，复位信号的波动电压比参考电压B的扫描电压大时，与主信号类似，可以根据阈值来选择参考电压A。
如上所述，在本公开中，与传统多重采样技术不同，多重采样技术仅应用于信号为微小黑电平(Black level)时的信号，多次扫描位于参考电压范围内的被限定的电压范围来进行A/D转换，并通过平均处理而使噪声减少。所以，具有如下优势，也即不会导致传统多重采样技术中的重大缺点、即A/D转换频率的减少及功耗的增大。
在本实施方式中，示出了使用参考电压A以及参考电压B这两种斜坡信号作为参考电压的示例。但是，本公开并不限定于此，参考电压电路70可以包括两个或更多个参考电压B发生电路72。通过如此配置，对于参考电压而言，也可以使用全斜坡信号和作为全斜坡信号的一部分且多次重复扫描各个不同电压范围的两种以上的局部斜坡信号。由此，能够对信号为微小黑电平附近的信号多级地应用多重采样技术，能够更有效地降低噪声、抑制功耗。
使用图5详细说明通过多次扫描参考电压范围内的被限定的电压范围来进行A/D转换并通过平均处理有效降低噪声。图5示出了对于1个光电子具有30μV的转换增益Ge的像素信号的信号电压Vs(Signal voltage)和散粒噪声Vn_sh(Shot noise)。假设满量程电压为1V。对于电子数n，信号电压Vs和散粒噪声电压Vn_sh能够分别用以下等式表示。
[等式1]
Vs＝Gen (1)
[等式2]
如果散粒噪声电压等于或低于散粒噪声电压Vn_sh，则A/D转换器的量化噪声电压等的读出噪声变得不明显。然而，相比于作为随机噪声的散粒噪声，A/D转换器的量化噪声在噪声分布中具有偏差，所以对人眼的敏感度增加。因此，将A/D转换器的读出噪声的基准设置为散粒噪声电压Vn_sh的1/4，并用虚线Vn_sh/4示出。现在，假设A/D转换噪声为100μV，则信号电压Vs为4mV或更小，则该标准不能满足。
另一方面，在多重采样技术中，通过进行M次A/D转换并进行平均处理，使得转换噪声Vn_ADC被如下衰减。
[等式3]
因此，M＝4时，转换噪声变为一半即50μV，M＝16时，转换噪声变为1/4即25μV。这样，通过多重采样或者过采样，不仅可以减小A/D转换器的量化噪声，还能降低斜坡信号的噪声、像素的源极跟随的噪声。
在本公开中，通过将阈值电压VTH用作所有比较的参考电压，仅在需要低噪声的小信号电压中应用多重采样技术，由此不会引起转换频率的降低和功耗的增加并可以有效地实现读出噪声的降低。例如，如果将阈值电压VTH设定为20mV，则当像素信号的电压为20mV以上时，读出噪声变为像素信号必然包括的散粒噪声的1/4，若在20mV以下进行4次转换，则减半为50μV，当像素信号电压为1mV或更高时，变为散粒噪声的1/4以下，若再进行16次转换，则减少为1/4即25μ5，能够实现比1个电子的电压低的读出噪声。
如果忽略判定时间而将到满量程电压VFS的转换时间设为TFS，将局部斜坡信号振幅设为VLS，忽略设定时间而将一周期的时间设为TLS，则存在以下的关系。
[等式4]
假设VFS＝1V、VLS＝20mV，则有TFS/TTH＝50。因此，示出了即使花费时间裕度，局部斜坡信号也能转换多达约32次，并且在实用上完全没有问题。
如以所述，在本公开中，通过多次扫描参考电压范围内的被限定的电压范围来进行A/D转换并进行平均处理，从而能够有效地减小噪声，但不会引起转换时间的增加。此外，在时域A/D转换器的情况下，在时钟频率相同时，功耗与转换时间成比例，所以即使通过进行多次扫描来执行A/D转换，也不会引起转换时间的增加。所以，能够实现功耗不增加的优异特性。
在设定转换次数时，存在这样的折中取舍：转换次数越多读出噪声越小，能得到高画质，但会引起功耗的增大。此外，存在如下性质：在黑电平(Black level)少、白电平(White level)多的画面中，读出噪声不是问题，但在黑电平多的画面中读出噪声是一个问题，应该设为能够根据画面的状态和功耗的状态设定最佳值。
(参考电压的第三控制方法)
参考电压的第三控制方法在图6中示出。在该方法中，所有比较器都选择参考电压B的局部斜坡信号，并从黑电平的、信号微弱的电平扫过参考电压。当A/D转换值未达到基准值而结束转换时，继续选择参考电压B的局部斜坡信号，进行多次的A/D转换，并使用累积加减法器64输出平均值。当转换期间的值超过基准值时，选择参考电压A的全斜坡信号，并进行A/D转换。通过以这种方式来控制参考电压，由于在参考电压的第三控制方法中不需要基于所需参考电压的阈值设定，所以能够缩短转换时间。
(参考电压的第四控制方法)
参考电压的第四控制方法在图7中示出。在该方法中，通过在正常转换时段TADC(Normal Conversion Period)之前设置预转换时段TPRE(Pre-conversion period)并使预转换时段充分地短于正常转换时段，来进行A/D转换。当转换时段变短时，虽然A/D转换的分辨率下降了，但是由于仅需要检出大致的信号电平即可，所以没有什么问题。如果在预转换中转换值低于基准值，则选择参考电压B的局部斜坡信号，再次进行多次的A/D转换，并使用累积加减法器64输出平均值。如果高于基准值，则选择参考电压A的全斜坡信号进行A/D转换。
(局部斜坡信号的可变压摆率)
在以上的描述中，虽然设想了参考电压A的全斜坡信号与参考电压B的局部斜坡信号的压摆率相同，但参考电压A的全斜坡信号与参考电压B的局部斜坡信号的压摆率也可以不同。例如，如图8所示，可以考虑降低参考电压B的局部斜坡信号的压摆率。在时域A/D转换器中，使用同一时钟频率并降低参考电压的压摆率，具有降低量化电压和降低量化噪声的效果。因此，在具有通过降低压摆率来减小量化噪声的效果的情况下，最好是降低参考电压B的局部斜坡信号的压摆率。但是，当与量化噪声相比其它噪声占支配地位时，在不降低压摆率的情况下增加多重采样数量，能够降低整体噪声水平。因此，存在最佳的压摆率。
(A/D转换次数的控制)
此外，如图5所示，在信号较小时，A/D转换器的噪声需要较低，但在信号较大时，A/D转换器的噪声则不需要那么低。因此，如图9所示，在A/D转换器80中可以设置转换次数控制电路81，用于在信号较小时进行多次转换，而在信号较大时降低转换次数。转换次数控制电路81连接到内部A/D转换器30、累积加减法器64、参考电压选择电路63。转换次数控制电路81根据内部A/D转换器30的转换值来确定转换次数，并控制比较器、内部A/D转换器30的时钟和累积加减法器64。例如，在图5中，信号电平从4mV到1mV时进行4次转换，从1mV到400μV时进行16次转换，在400μV以下时进行32次转换，从而能将A/D转换噪声降低到散粒噪声电压的约1/4。
(复位电平的A/D转换次数的控制)
在复位电平(或者基准信号)的A/D转换中，由于要转换的目标信号为电路噪声或偏置电压，所以不能根据转换信号电平来确定转换次数。由于复位电平与信号电平之间的差异很重要，所以如果信号电平越小则允许越低的噪声、如果信号电平越高则允许越大的噪声。因此，具有以如下方式控制转换次数的部件：在复位电平A/D转换后紧跟着的信号电平较小的情况下，通过增加转换次数来降低A/D转换噪声，在信号电平较大的情况下，通过减少转换次数而容许一定程度的A/D转换噪声。通过这种方式，能够在抑制转换次数增加带来的功耗增大的同时降低A/D转换噪声。
(比较器的工作电流的控制)
时域A/D转换器使用的比较器的工作电流为几μA到几十μA，并且通常以少电流进行工作，但是列式A/D转换器内的A/D转换器的数量有数千个，所以在整个传感器装置中要消耗无法忽略的电流。所以，需要尽量地降低功耗。因此，如图10所示，可以设置比较器控制电路91，用于控制比较器的工作电流源92。比较器控制电路91连接至内部A/D转换器30和参考电压选择电路63。在该控制方法中，首先，在图7所示的预转换期间中，以短时间获得大致的信号电平，并存储该信号电平。接下来，在图11所示的正常转换中，构成内部A/D转换器的计数器从斜坡信号(Slope signal)开始下降的时刻起对时间计数，所以在斜坡信号接近所存储的信号电平(Signal level)之前，使比较器的工作电流(Operating current ofcomparator)从低偏置增加至预定的工作电流。若斜坡信号达到信号电平，则比较器输出(Comparator output)一个标志，所以构成内部A/D转换器的计数器停止计数，该计数值为A/D转换值。由此，不再需要比较器的操作，所以使比较器的工作电流回到低偏置状态。通过这样控制比较器的工作电流，能够降低时域A/D转换器的功耗。
(比较器的工作模式的控制)
比较器是将输入信号与参考电压进行比较并将其大小关系作为比较输出的重要电路，但是比较器除了产生噪声之外，还会由于输入信号电平而产生偏移电压。图12示出根据本公开的比较器100。电容Ca、Cb分别插在放大器101与输入开关Sia、Sib之间，并且开关Sf插在放大器101的差分输入与输出之间。
图13A以及图13B示出工作模式不同的比较样态。Va、Vb表示比较器100的两个输入端子的电压。Vcom是开关Sf闭合时在输入端产生的共模电压。正常的操作如图13A所示。在初始时段TS1中，响应于像素的复位信号，首先，开关Sia选择像素信号输入端子17，开关Sib选择参考信号B，并且闭合开关Sf。这时，放大器的输入电压Va、Vb都为Vcom。接下来，断开开关Sf，使参考电压B一时稍微上升，然后斜坡式下降。在电压Va与电压Vb相交的点处，输出比较输出103，完成复位信号转换。然后，发送像素信号。电压Va随着像素信号电平而降低。使参考电压B一时上升后再斜坡式下降。在电压Va与电压Vb相交的点处，输出比较输出103，完成像素信号转换。这样的转换是现有的转换，但像素信号Va与参考电压Vb交叉的电压，与开关Sf闭合时产生的共模电压Vcom不一致，并且相差很大，所以存在着产生偏移电压、且线性劣化的问题。
因此，在本公开中，如图13B所示地那样进行信号比较。对于复位信号的转换而言是相同的。当复位信号的转换完成之后，则将开关Sib切换为基准电压。接下来，产生像素信号，并在像素信号达到充分的稳定状态后，闭合开关Sf，这时电压Va与电压Vb变为共模电压Vcom。接下来，断开开关Sf，开关Sia选择参考电压A。使参考电压A从高电压以斜坡式下降。电压Vb是固定的，并且与电压Va相交的时刻提供像素信号的转换值。由于像素信号Va与参考电压Vb相交的电压是共模电压Vcom，所以不产生偏移，因而可以进行良好的线性转换。但是，如果进行这样的操作，则开关被切换两次，使得在电容Ca、Cb中产生的噪声功率被加倍，增加了噪声。因此，在噪声影响大、输入信号电平小的情况下，进行如图13A所示的正常比较，在噪声影响变小、偏移电压影响变大、输入信号电平大的情况下，采用如图13B所示的对信号进行两次采样的方式。
<第二实施方式的背景>
在时域A/D转换器中，不仅需要提高转换速度，而且还需要提高时钟频率，以降低量化噪声、提高动态范围。但是，这将导致功耗的增加，所以在转换速度以及动态范围与功耗之间存在严重的折中取舍，这妨碍了传感器装置的性能提升和功耗的降低。
为了解决这个问题，专利文献1不仅使用了计数器，还使用时间-数字转换器(Timeto Digital Converter:TDC)，来降低时钟频率，以及降低功耗，或者提高有效分辨率。
图26示出专利文献1所记载的时间-数字转换器200的结构。其包括延迟锁相环(Delayed Lock Loop:DLL)电路210，该延迟锁相环电路210采用延迟电路211、相位比较器(PD)212、电荷泵(CP)和低通滤波器(LPF)213进行控制，以使由延迟电路211延迟的时钟信号相对于输入时钟220而言延迟一个时钟。比较器240将多个像素信号230与斜坡信号250进行比较，并且比较器在与像素信号的电压相对应的时刻处产生比较输出，该信号被输入至时间-数字转换器(Time to Digital Converter:TDC)260。各个TDC260具有图27所示的配置。来自比较器240的比较输出信号被输入给延迟电路261，该延迟电路的延迟时间由延迟控制信号214控制，而且该延迟电路由单元延迟电路串行连接而成。TDC260中设置有以输入时钟220为公共输入的多个D锁存器或者D触发器262，其中比较器240的比较输出在延迟电路261中延迟预定时间之后作为多个D锁存器或者D触发器262的时钟。各个D锁存器或者D触发器262的输出由解码器263进行解码，从而得到来自比较器240的比较信号的延迟信息。这里，对于每个TDC260而言，延迟控制信号214由公共设置的DLL电路210产生并被提供至各个TDC260。
通过这样的配置，能够实现具有与时钟频率相比更高分辨率的低位比特。此外，与仅使用计数器进行A/D转换的传统方式相比，假设TDC260的位数为M比特，则能够将时钟频率降低到1/2M。所以，能够降低时钟分配的功耗；而且，由于来自比较器240的标志信号仅被输出1次，所以其是事件驱动型的，不消耗稳定的电流，并且TDC260的功耗增加非常少。此外，DLL电路210布置在列的端部，而且控制电压被提供给整个列。
但是，专利文献1中描述的方法具有一些实用问题。首先，TDC260的内部配置有延迟电路261，从而各个TDC260都需要延迟控制信号214。延迟控制信号214为模拟信号，所以对噪声敏感，若延迟控制信号214中包含噪声，则存在延迟时间紊乱、转换精度劣化的问题。
此外，产生延迟控制信号214的DLL电路210被布置在列的端部，延迟控制信号214被提供给整个列，但使用该TDC260的CMOS图像传感器的水平像素数量有数千个，所以TDC260也有数千个，则从DLL电路210到相距最远的TDC260的距离为几毫米到数十毫米。所以，可以预料到，存在着下面的担忧，也即在与DLL电路210内的晶体管远离的晶体管的阈值电压将存在着全局变化，而且延迟时间的偏差随着距离的增加而增加。
此外，也存在着下面的担忧，也即由于布线距离长，所以接地线的电位和电源线的电位会取决于该距离，而且延迟时间也会根据TDC260的位置而产生很大变化。此外，也存在着下面的担忧，也即因为延迟电路261被设置在TDC260的内部，所以与仅使用D锁存器或者D触发器的情况相比，面积增大，而且由于构成延迟电路261的晶体管的阈值的随机变化，会导致各个TDC260的时序被偏移。还存在着下面的担忧，由于该阈值变化与晶体管栅极面积的平方根分之一成比例，所以为了抑制定时偏移，需要增加栅极面积，而且难以实现与列A/D转换器所需的像素间距相对应的精细间距。
进而，在专利文献1中记载了：电路是事件驱动型的，不消耗稳定电流，所以增加的TDC的功耗增加极少，但多个D锁存器或者D触发器由时钟驱动并被认为消耗了一定的功率。此外，由于功耗相对于分辨率M成比例地增加到2M，所以难以实现高分辨率的TDC。
为了解决这个问题，专利文献2中描述的方法在TDC内部没有设置延迟电路，在TDC内部仅设置有D锁存器或者D触发器，而且利用相位被均分的多相时钟而从比较器获取比较器输出信号来实现TDC，该多相时钟由产生时钟的锁相环(Phase Locked Loop:PLL)电路的多级环形振荡器产生。通过使用该方法，解决前述的在TDC内部具有延迟电路而引起的各种问题。
但是，这个方法需要将多相时钟提供给各个TDC。所以，需要在长距离上均匀地提供时钟，这增加了全局布线、时钟缓冲等的电容，此外也增加了时钟数。因此，与仅使用计数器的方法相比，通过使用TDC，能够在相同时钟频率下提高分辨率，但存在功耗增大的问题。此外，通过使用TDC，能够保持相同的分辨率并降低时钟频率本身，但时钟数将增大，所以它们相互抵消了，对降低功耗几乎没有效果。
本公开的发明人认真研究了上述事项，结果得到了本申请的发明。本公开能够提供一种在不增加功耗的情况下提高分辨率的时域A/D转换器、在相同分辨率下降低功耗的时域A/D转换器以及使用该转换器的传感器装置。
<第二实施方式>
(包括采用由DLL电路形成的多相时钟的多个A/D转换器的时域A/D转换模块)
图14示出根据本公开一实施方式的包括多个A/D转换器的时域A/D转换模块。A/D转换模块10包括DLL(延迟锁定环)电路20，还包括具有多个比较器12-1、12-2、…、12-n(n为自然数，在下文中，在不区分各个比较器时记作比较器12)以及多个内部A/D转换器30-1、30-2、…、30-n(n为自然数，在下文中，在不区分各个内部A/D转换器时记作内部A/D转换器30)的多个A/D转换器14-1、14-2、…、14-n(n为自然数，在下文中，在不区分各个A/D转换器时记作A/D转换器14)。
DLL电路20包括多个延迟电路21-1、21-2、21-3、21-4(以下，在不区分各个延迟电路时记作延迟电路21)、相位比较器(PD)22、电荷泵(CP)和低通滤波器(LPF)23。从时钟输入端子11串联布置的4级延迟电路21-1、21-2、21-3、21-4串联地接收时钟信号，并行地输出时序不同的多相时钟信号15。从时钟输入端子11向延迟电路21-1输入时钟信号。延迟电路21-1的输出被输入给延迟电路21-2。延迟电路21-2的输出被输入给延迟电路21-3。延迟电路21-3的输出被输入给延迟电路21-4。也即，通过将前一级的输出变为下一级的输入的方式进行相位偏移。此时，在输入信号被传递到各个延迟电路21的过程中，存在着信号传递带来的延迟问题。所以，相位比较器22与延迟电路21串行布置，进而电荷泵与低通滤波器23连接到相位比较器22。相位比较器22、电荷泵与低通滤波器23控制各个延迟电路21，以使从时钟输入端子11输入的时钟信号的相位与各个延迟电路21的输出时钟的相位一致。这样，4级延迟电路21-1、21-2、21-3、21-4的延迟时间基本相等，能够相对于时钟信号形成其相位均分的多相时钟信号15。从各个延迟电路21输出的多相时钟信号15通过缓冲器16-1、16-2、16-3、16-4(以下，在不区分各个缓冲器时记作缓冲器16)输入给多个A/D转换器14。
在A/D转换器14中，在多个内部A/D转换器30之前布置有各自对应的多个比较器12。通过各自对应的多个像素信号输入端子17-1、17-2、…、17-n(n是自然数，在下文中，在不区分各个比较器时记作像素信号输入端子17)向多个比较器12分别输入像素信号，并且与参考电压18进行比较。参考电压18通常采用单调减少或者增加的斜坡。因此，在与各个像素信号的电压电平相对应的时刻处，从各个比较器12产生比较器输出，由各个内部A/D转换器30进行A/D转换，能够得到各个A/D转换输出19-1、19-2、…、19-n(n为自然数，在下文中，在不区分各个A/D转换输出时记作A/D转换输出19)。
图15示出内部A/D转换器30的配置。内部A/D转换器30包括TDC单元和计数器单元。TDC单元包括锁存器或者触发器31-1、31-2、31-3、31-4(以下，在不区分各个锁存器或者触发器时记作锁存器或者触发器31)。各个锁存器或者触发器31的输入端子(D)通过各个缓冲器16从各个延迟电路21接收多相时钟信号15。与内部A/D转换器30对应的比较器12的比较器输出32被并行地输入给各锁存器或者触发器31的时钟端子(CLK)。锁存器或者触发器31在比较器输出32被提供的时刻，锁存多相时钟信号15的逻辑状态。各个锁存器或者触发器31连接到解码器33。被锁存的多相时钟信号15的逻辑状态由解码器33解码，并且将二进制输出作为A/D转换输出19的低位比特进行输出。此外，计数器单元包括异步计数器34。多相时钟信号15以及比较器输出32被并行地输入给异步计数器34。异步计数器34通过对计数器进行操作并在比较器输出32处停止来对时钟进行计数，并作为A/D转换输出19的高位比特进行输出。
(本实施方式的有益效果)
根据本公开第二实施方式的各个A/D转换器14不包括延迟电路21以及控制该延迟电路21的延迟控制信号，能够缩小占用面积及抑制A/D转换精度的降低。此外，在时钟的上升沿上，锁存器的功耗是同等大小的。
(时域列A/D转换器的划分和每个时域A/D转换模块的DLL)
图16示出根据本公开第二实施方式的列A/D转换器。列A/D转换器40需要同时对数千通道的像素信号进行A/D转换。对于这种位置分散的多个A/D转换器14而言，难以提供时序整齐、波形劣化少的高速时钟。通常，为此目的，通过缓冲器树状地驱动时钟，但存在由布线以及缓冲器电容引起的功耗增大的问题。
在本公开的第二实施方式中，将多个A/D转换器14划分为多个A/D转换模块10(图14)。时钟信号(CLK)通过缓冲器41被并行地输入给各个A/D转换模块10的时钟输入端子11。每个划分的A/D转换模块10形成如下结构：DLL电路20使用从时钟输入端子11输入的时钟信号(CLK)形成多相时钟信号15，并将多相时钟信号15提供给各个A/D转换模块10内的多个A/D转换器14。换言之，对于每个A/D转换模块10而言，对多个A/D转换器14进行分组。每个被分组的A/D转换模块10形成如下结构：DLL电路20使用从时钟输入端子11输入的时钟信号(CLK)形成多相时钟信号15，并将多相时钟信号15提供给各个A/D转换模块10内的多个A/D转换器14。所以，在根据第二实施方式的列A/D转换器40中，在各各A/D转换模块10内，各个DLL电路20将低速时钟转换成高速时钟，能够降低用于驱动功耗大的布线以及缓冲器的时钟频率，所以能够降低功耗。
(本实施方式的有益效果)
此外，对于各个A/D转换模块10内的时钟布线而言，能够通过采用每单位长度的布线电容小的局部布线来增加布线密度。所以，A/D转换模块10内的时钟缓冲就足够小了，布线也被缩短，所以布线电容减小，能够降低功耗。也即，如同传统CMOS图像传感器那样，在一个位置处，形成相对于时钟周期而言延迟时间被均分的延迟时钟信号，并将其提供给各个A/D转换电路，相对于此，如从图14到图16所示的根据第二实施方式的列A/D转换器40那样，通过使用多个DLL电路20分散地形成多相时钟信号15，并将其提供给附近的A/D转换器14，从而能够实现更低的功耗。此外，在该配置中，能够根据提供给各个A/D转换模块10的时钟信号形成相对于该时钟信号的周期而言延迟时间被均分的多相时钟信号15，所以确保了提供给计数器的时钟与多相时钟信号之间的相位匹配，使得时序误差少，因此能够获得微分非线性良好的A/D转换特性。
<第三实施方式>
(从多相时钟信号向格雷码的转换)
图17示出根据本公开第三实施方式的A/D转换模块。根据第三实施方式的A/D转换模块90与根据第二实施方式的A/D转换模块10的不同之处在于，它还包括位于DLL电路20和内部A/D转换器30之间的格雷码转换器50。省略与第二实施方式相同的描述，此处描述与根据第二实施方式的A/D转换模块10不同的部分。
格雷码转换器50将DLL电路20输出的多相时钟信号15从温度计码(thermometriccode)转换为格雷码，然后将其输入给构成各个内部A/D转换器30的TDC单元的锁存器或者触发器31。通过如此配置，能够大幅减少构成TDC的锁存器数量，另外还能使功耗减半。
(多相时钟信号、二进制码、格雷码的比较)
图18A示出使用多相时钟信号时的、图18B示出使用二进制码时的、图18C示出使用格雷码时的3位分辨率的TDC时钟的样态。如图18A所示，假设分辨率为M位，则在使用正常的多相时钟的情况下，锁存器的数量nt和功耗pt可以用以下的等式表示。
[等式5]
nt＝2M
pt∝2M (5)
锁存器的数量nt相对于分辨率M而言呈指数地增大。
如图18B所示，假设分辨率为M位，根据多相时钟来产生二进制码状的时钟时的锁存器数量nb与功耗pb可以用以下的等式示出。
[等式6]
nb＝M
锁存器数量nb为分辨率M的数量。
因此，与采用通常的多相时钟的情况相比，在产生二进制码状的时钟的情况下，能够使锁存器数量大幅削减。削减锁存器数量在要求小占用面积的列A/D转换器中有很大优势。但是，众所周知，二进制码中的汉明距离大，所以在时钟的转换时序中会产生很大的误差，而汉明距离始终为1的格雷码，误差极小，较为稳定。
如图18C所示，假设分辨率为M位，则根据多相时钟产生格雷码状的时钟的情况下，锁存器数量ng与功耗pg可以用以下的等式示出。
[等式7]
ng＝M
锁存器数量ng与二进制码时的数量相同，为分辨率的数量，能大幅削减锁存器数量。
在图18A中，功耗与一个周期中时钟从0向1的转变次数成比例，但图18B中二进制码情况下为7，图18C中格雷码情况下为4，即减半。
图19A示出分辨率M为2到5时使用多相时钟、二进制码、格雷码的情况下锁存器数量与分辨率之间的关系，图19B示出功耗与分辨率之间的关系。如图19A所示，可以看出，锁存器数量仅在多相时钟情况下随着分辨率的增加而急剧增加，但采用二进制码或者格雷码情况下几乎不增加。如图19B所示，在多相时钟和二进制码情况下功耗几乎没有差别，采用格雷码时，功耗变为约一半，所以通过采用格雷码能够实现锁存器数量的大幅减少和功耗的减半，此外能够实现稳定的转换，不会出现诸如毛刺之类的错误。
如上所述，与现有技术相比，通过采用格雷码能够降低功耗，但通过利用传感器信号的性质能够进一步降低功耗。在将时域A/D转换器组用于传感器信号的A/D转换时，参考电压是从较弱的传感器信号(对于图像传感器而言为黑电平)向较强的传感器信号(对于图像传感器而言为白电平)扫描。如在第一实施方式中用图5进行详述的那样，传感器信号弱时A/D转换器需要高分辨率，而传感器信号强时A/D转换器不需要高分辨率。例如，传感器信号的电平达到满量程的0.05时需要12位以上的分辨率，在此之上是，约10位的分辨率就足够了。在时域A/D转换器组中，时钟数量与分辨率成指数比例。因此，当分辨率从12位更改为10位时，10位A/D转换器的时钟数量仅为12位A/D转换器的时钟数量的1/4，所以功耗也能降低到约1/4。
因此，如图20所示，在格雷码转换器50与内部A/D转换器30之间，还可设置选通电路51。格雷码转换器50的输出被输入给选通电路51。通过用选通控制信号52控制格雷码转换器50的输出，能够进一步降低功耗。例如，在12位A/D转换器中，在传感器信号的电平达到满量程的0.05之前不进行选通，在传感器信号的电平为满量程的0.05或更高时，可以选通作为最低有效位(LSB)的G4和作为第二比特的G3的两比特。随着信号电平的增大，可以将目标比特顺序地向最高有效位(MSB)侧提高。通过如此控制格雷码转换器50的输出，在以10位分辨率有效地进行A/D转换时，与以12为原样进行转换的情况相比，能够将功耗降低为约1/3。
可以通过计数器计算从开始A/D转换后的时钟数，并在时钟数达到预定次数后产生选通控制信号52。这种情况下，由于在整个芯片中仅需要一个计数器，所以该计数器导致的功耗增加几乎可以忽略不计。除此之外，可以在产生参考电压的D/A转换器的输入信号达到预定值时产生选通控制信号52。
另外，在以上的描述中，以CMOS图像传感器等的固体摄像装置为例进行了描述，但本公开不仅可以应用于固体摄像装置，也可以应用于其它用途的二维传感器装置、或者一维传感器装置、或者单独的传感器装置。传感器不限于图像传感器，也可以是温度传感器、位置传感器、力矩传感器、速度传感器、加速度传感器、压力传感器等。
此外，传感器和A/D转换电路不仅可以单片集成在集成电路上，还可以分别独立制造并通过安装技术等进行接合。
本实施方式的A/D转换器不仅可以应用于传感器，还可以应用于将接收的模拟信号转换为数字信号的各种器件。
另外，可以以适当的组合来实现上述作为本公开实施方式的实施方式，只要它们彼此不互相矛盾即可。此外，本领域技术人员基于本公开实施方式的A/D转换器适当地进行了构成要素的增加、删除或者设计变更的方案，只要具备本公开的要旨，也包括在本公开的范围内。
工业实用性
本公开能够用于改善传感器装置的高灵敏度、高精度、低功耗、高速，而且本公开不限于图像传感器，对温度传感器、位置传感器、力矩传感器、速度传感器、加速度传感器、压力传感器也同样适用。
附图标记说明
10：A/D转换模块；11：时钟输入端子；12：比较器；14：A/D转换器；17：像素信号输入端子；18：参考电压；19：A/D转换输出；20：DLL(延迟锁定环)电路；21：延迟电路；22：相位比较器(PD)；23:电荷泵与低通滤波器(CP LPF)。

Claims (5)

1.一种时域A/D转换器组，其包括多个A/D转换模块，其特征在于，
所述多个A/D转换模块中的每个A/D转换模块包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出高速且不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；和
多个A/D转换器，所述多个A/D转换器在空间上彼此相邻，
所述多个A/D转换器中的每个A/D转换器包括：
比较器，该比较器将输入信号和随时间单调变化的参考电压进行比较来生成比较输出信号；和
内部A/D转换器，
所述内部A/D转换器包括：
多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多个时钟的逻辑状态；和
计数器，该计数器对所述多个时钟中的其中一个时钟进行计数，并根据所述比较器的输出来停止计数，
所述延迟锁定环电路和所述逻辑电路分散布置在所述整个集成电路中，将所述多个时钟提供给属于同一所述A/D转换模块的所述多个A/D转换器。
2.一种时域A/D转换器组，其特征在于，所述时域A/D转换器组包括多个A/D转换模块，每个所述A/D转换模块包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；
多个比较器，所述多个比较器将输入信号和参考电压进行比较来生成比较输出信号；
多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和
选通电路，该选通电路根据选通控制信号对所述多个时钟进行选通，
所述多个内部A/D转换器中的每一个所述内部A/D转换器均包括：
多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多个时钟的逻辑状态；
计数器，该计数器对所述多个时钟中的其中一个时钟进行计数，并根据所述比较器的输出来停止计数；
所述多个时钟，用于进行A/D转换，
其中，当所述输入信号的电平小时对与LSB相对应的时钟进行选通，并且随着所述输入信号电平的增加而使目标比特依次向MSB侧升高。
3.一种时域A/D转换器组，其特征在于，所述时域A/D转换器组包括多个A/D转换模块，每个所述A/D转换模块包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；
多个比较器，所述多个比较器对输入信号和参考电压进行比较来生成比较输出信号；
多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和
选通电路，该选通电路根据选通控制信号对所述多个时钟进行选通，
所述多个内部A/D转换器中的每一个所述内部A/D转换器均包括：
多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多个时钟的逻辑状态；
计数器，该计数器对所述多个时钟中的其中一个时钟进行计数，并根据所述比较器的输出来停止计数；
所述多个时钟，用于进行A/D转换，
其中，当从A/D转换开始算起的时钟数达到预定次数时产生所述选通控制信号。
4.一种时域A/D转换器组，其特征在于，所述时域A/D转换器组包括多个A/D转换模块，每个所述A/D转换模块包括：
延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；
逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；
多个比较器，所述多个比较器将输入信号和参考电压进行比较来生成比较输出信号；
多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和
选通电路，该选通电路根据选通控制信号来对所述多个时钟进行选通，
所述多个内部A/D转换器中的每一个所述内部A/D转换器均包括：
多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多个时钟的逻辑状态；
计数器，该计数器对所述多个时钟中的其中一个时钟进行计数，并根据所述比较器的输出来停止计数；
所述多个时钟，用于进行A/D转换，
其中，当产生所述参考电压的D/A转换器的输入信号达到预定值时产生所述选通控制信号。
5.一种将来自传感器的电信号作为输入信号电压的、根据权利要求1所述的时域A/D转换器组，其特征在于，包括：
基准信号源，该基准信号源提供基准信号电压；和
晶体管，该晶体管将所述传感器输出的电信号传送给保持电容，
其中，所述时域A/D转换器组将所述输入信号电压的A/D转换结果与所述基准信号电压的A/D转换结果之差作为A/D转换输出。
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