JP6941890B2 - 時間領域a/d変換器群およびこれを用いたセンサー装置 - Google Patents
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Description
図21に従来のセンサー装置300を示す。センサー装置300は、自然界の信号(被センス信号)を検知してこれを電気信号に変換する単位センサー111が、行と列からなる行列状に配置されたセンサー領域110を有する。単位センサー111は行選択線112と列選択線113に接続されている。垂直(行)操作回路130は行選択線112の一つに所定電圧を供給することによってセンサー領域110の行を選択する。列選択線113はA/D変換部120に接続されている。A/D変換部120は複数のA/D変換器が列状に配置されて構成されたA/D変換器列122を含む。さらに、任意的に減算増幅回路121が列選択線113とA/D変換器列122との間に挿入されてもよい。A/D水平(列)操作回路150はA/D変換器列122の各列出力を順次選択してデータ出力端子151に転送して出力する。タイミング制御回路140は図示しないクロック供給回路からクロック入力端子141に供給されるクロック信号に同期して、垂直(行)操作回路130と水平(列)操作回路150をそれぞれ制御するパルス信号を生成する。
センサーには読出し回路160が必要である。図22に汎用的なセンサー読出し回路160を示す。センサーからの信号は電圧源もしくは電流源で表される。例えば圧力などによる抵抗の変化を用いた抵抗型圧力センサーは圧力変化を抵抗体に電流を流すことにより抵抗に生じる電圧の変化として検知できる。また圧力などによる容量の変化を用いた抵抗型圧力センサーは、圧力変化を容量による電荷量の変化として検知でき、電荷の変化は一定の容量を用いることで、電圧の変化として検知できる。
読み出し回路160の出力はA/D変換部120においてアナログ信号からデジタル信号に変換される。図23に、センサー装置の代表としてCMOSイメージセンサーによく用いられる時間領域型A/D変換器の一つであるスロープ型A/D変換器170を示す。図24に入力信号と参照電圧との関係を示す。
fclk=2N/TFS (1)
で表される。フレーム数をNF、垂直画素数をNVとし、リセット読出しと信号読出しを行い、それぞれの周期の1/2をA/D変換に用いることができると仮定すると、
TFS=1/(4NFNV) (2)
であるので、
fclk=2N+2NFNV (3)
である。フレーム数を100フレーム、垂直画素数を2000とし、使用できるクロック周波数を最高2GHz程度とすると、分解能は11ビット程度である。ダイナミックレンジ換算で68dB程度である。
従来のセンサー装置に用いられているA/D変換器は、センサーが必要とする高いダイナミックレンジを実現できていない。例えば前述したように、フルスケール電圧を1Vとすると、電子1個の電圧に相当する30μV以下の読出しノイズが望ましい。これに対し現状は非特許文献1に示されているように、100μV程度であり、不十分である。
(2つの参照電圧信号を用いたA/D変換器)
図1に、本発明の第1の実施形態に係るA/D変換器60を示す。第1の実施形態に係るA/D変換器60は、比較器12、内部A/D変換器30、参照電圧として2種類のスロープ信号を有し、参照電圧を切り替える参照電圧選択回路63、および複数の変換値の累積加算もしくは累積減算を行う累積加減算器64を有し、平均化出力をA/D変換値として出力する。
図3に参照電圧の第一の制御方法を示す。第一の制御方法においては、全ての比較に参照電圧としてしきい値電圧VTHを与えて比較器だけでA/D変換を行う。信号がしきい値電圧VTHよりも小さいときは参照電圧として参照電圧B(Reference voltage B)を選択し、ローカルスロープ信号を用いて多数回のA/D変換を行い、累積加減算器64を用いて平均値を出力する。信号がしきい値電圧VTHよりも大きいときは参照電圧として参照電圧A(Reference voltage A)を選択し、フルスロープ信号を用いてA/D変換を行う。このような制御方法により、本A/D変換装置は、必要な信号電圧領域において実効的なA/D変換ノイズ電圧を下げることができる。
図4に参照電圧の第二の制御方法を示す。第二の制御方法においては、リセット期間(Reset period)に画素から送られてきたリセット信号(もしくは基準信号)に対して参照電圧B(Reference voltage B)を選択し、ローカルスロープ信号を用いて多数回のA/D変換を行い、累積加減算器64を用いてリセット信号(もしくは基準信号)の平均値を出力する。次に、シグナル期間(Signal period)に画素から送られてきた本信号に対し、しきい値電圧VTHよりも小さいときは参照電圧として参照電圧B(Reference voltage B)を選択し、ローカルスロープ信号を用いて多数回のA/D変換を行い、累積加減算器64を用いて平均値を出力する。本信号がしきい値電圧VTHよりも大きいときは参照電圧として参照電圧A(Reference voltage A)を選択し、フルスロープ信号を用いてA/D変換を行う。最後に累積加減算器64によりリセット信号の平均値と本信号の差分をとることにより相関2重サンプリングを行い、DCオフセットをキャンセルし、1/fノイズを低減させる。なお、リセット信号の変動電圧が参照電圧Bの掃引電圧よりも大きいときは、本信号と同様に、しきい値に応じて参照電圧Aを選択してもよい。
参照電圧の第三の制御方法を図6に示す。この方法においては、全ての比較器が参照電圧Bのローカルスロープ信号を選択し、黒レベルの、信号が微弱なレベルから参照電圧をスイープする。A/D変換値が基準値に達せずに変換を終了したときは、引き続き参照電圧Bのローカルスロープ信号を選択して多数回のA/D変換を行い、累積加減算器64を用いて平均値を出力する。変換途中の値が基準値を超えた時は参照電圧Aのフルスロープ信号を選択し、A/D変換を行う。このように参照電圧を制御することで、参照電圧の第三の制御方法において必要な参照電圧によるしきい値設定を必要としないため、変換時間を短縮することが可能である。
参照電圧の第四の制御方法を図7に示す。この方法においては、通常変換期間TADC(Normal Conversion Period)の前にプレ変換期間TPRE(Pre−conversion period)を設け、プレ変換期間を通常変換期間に対して十分短くしてA/D変換を行う。変換期間が短くなるとA/D変換の分解能が低下するが、おおよその信号レベルを検出できれば良いのであまり問題にならない。プレ変換において変換値が基準値を下回れば参照電圧Bのローカルスロープ信号を選択して再度多数回のA/D変換を行い、累積加減算器64を用いて平均値を出力する。基準値を上回れば、参照電圧Aのフルスロープ信号を選択してA/D変換を行う。
以上の説明においては、参照電圧Aのフルスロープ信号と参照電圧Bのローカルスロープ信号のスルーレートは同一であると想定していたが、参照電圧Aのフルスロープ信号と参照電圧Bのローカルスロープ信号のスルーレートは異なっていてもよい。例えば図8に示したように参照電圧Bのローカルスロープ信号のスルーレートを低くすることが考えられる。時間領域A/D変換器において同一のクロック周波数を用いて参照電圧のスルーレートを低くすることは量子化電圧を低減し、量子化ノイズを下げる効果がある。したがってスルーレートを低くすることで量子化ノイズを下げる効果がある場合は参照電圧Bのローカルスロープ信号のスルーレートを低くした方が良い。ただし、量子化ノイズよりも他のノイズが支配的な場合はスルーレートを余り下げないで、マルチサンプル数を上げた方が全体のノイズレベルが下がる。したがって最適なスルーレートが存在する。
また、図5に示したようにA/D変換器のノイズは、信号が小さいときにはノイズは低い必要があるが、信号が大きいときはノイズがそれほど低い必要はない。そこで図9に示すように、A/D変換器80に変換回数制御回路81を設け、信号が小さいときには多数回変換し、信号が大きいときには変換回数を低減する構成にしてもよい。変換回数制御回路81は、内部A/D変換器30、累積加減算器64、参照電圧選択回路63に接続する。変換回数制御回路81は、内部A/D変換器30の変換値により変換回数を決定し、比較器や内部A/D変換器30のクロック、累積加減算器64を制御する。例えば、図5において信号レベルが4mVから1mVでは4回変換し、1mVから400μVでは16回変換し、400μV以下では32回変換することで、A/D変換ノイズをショットノイズ電圧の1/4程度にすることができる。
リセットレベル(もしくは基準信号)のA/D変換においては、変換する対象信号が回路のノイズやオフセット電圧であるので、変換信号レベルにより変換回数を決めることができない。重要なのはリセットレベルと信号レベルの差分であるので、信号レベルが小さければ低いノイズが、信号レベルが高ければ大きいノイズが許容される。そこで、リセットレベルのA/D変換の直近の信号レベルが小さい場合は、変換回数を多くすることでA/D変換ノイズを下げ、信号レベルが大きい場合は、変換回数を少なくすることである程度の大きさのA/D変換ノイズを許容するように変換回数を制御する手段を備える。この手段により、変換回数が多くなることによる消費電力の増大を抑えつつ、A/D変換ノイズを下げることができるようになる。
時間領域A/D変換器に用いられている比較器の動作電流は数μAから数10μAであり、一般的には少ない電流で動作しているが、コラム型A/D変換器内のA/D変換器の個数は数千個に及ぶため、センサー装置全体では無視できない電流を消費する。このため、できるだけ低消費電力化を図ることが求められる。そこで図10に示すように、比較器制御回路91を設け、比較器の動作電流源92を制御してもよい。比較器制御回路91は、内部A/D変換器30と参照電圧選択回路63に接続される。制御方法はまず、図7に示したプレ変換期間において、短時間でおおよその信号レベルを求め、この信号レベルを記憶しておく。次に図11に示した通常変換においてスロープ信号(Slope signal)が降下を開始する時間から内部A/D変換器を構成するカウンターが時間をカウントするので、スロープ信号が記憶された信号レベル(Signal level)に接近する直前に比較器の動作電流(Operating current of comparator)を低バイアスから所定の動作電流まで増加させる。スロープ信号が信号レベルに達すると比較器出力(Comparator output)がフラグを立てるので、内部A/D変換器を構成するカウンターはカウントを停止し、このカウント値がA/D変換値となる。これで比較器の動作は不要になったので、比較器の動作電流を低バイアス状態に戻す。このように比較器の動作電流を制御することにより、時間領域A/D変換器の消費電力を低減することができる。
比較器は入力信号と参照電圧を比較しその大小関係を比較出力とする重要な回路であるが、ノイズを発生させるほか、入力信号レベルによりオフセット電圧を発生する。図12に本発明における比較器100を示す。増幅器101と、入力スイッチSia、 Sibの間には容量Ca、Cbが挿入され、増幅器101の差動入出力間にはスイッチSfが挿入されている。
時間領域A/D変換器では、変換速度を上げるだけでなく、量子化ノイズを下げてダイナミックレンジを上げるためにクロック周波数を上げる必要がある。しかしながらこのことは消費電力の増加を招くことになるため、変換速度およびダイナミックレンジと消費電力の間には深刻なトレードオフがあり、センサー装置の性能向上と低消費電力化を妨げている。
(DLL回路により形成した多相クロックを用いた複数のA/D変換器を含む時間領域A/D変換ブロック)
図14に本発明の一実施形態にかかる複数のA/D変換器を含む時間領域A/D変換ブロックを示す。A/D変換ブロック10は、DLL(遅延ロックループ)回路20、複数の比較器12−1、12−2、・・・12−n(nは自然数。以降、各比較器を区別しないときには比較器12とする)、および複数の内部A/D変換器30−1、30−2、・・・30−n(nは自然数。以降、各内部A/D変換器を区別しないときには内部A/D変換器30とする)を含む複数のA/D変換器14−1、14−2、・・・14−n(nは自然数。以降、各A/D変換器を区別しないときにはA/D変換器14とする)から構成される。
本発明の第2の実施形態に係る個々のA/D変換器14には遅延回路21およびそれを制御する遅延制御信号が存在せず、占有面積の縮小およびA/D変換精度劣化の抑制が可能である。またクロックの立ち上がりエッジにおいてラッチで消費される消費電力は同等である。
図16に本発明の第2の実施形態におけるコラムA/D変換器を示す。コラムA/D変換器40は数千チャネルの画素信号を一斉にA/D変換する必要がある。このような位置的に分散している多くのA/D変換器14に、タイミングの揃った、波形劣化の少ない高速のクロックを供給することは容易ではない。通常はこのためにクロックをバッファを介してツリー状に駆動するが、配線およびバッファの容量により消費電力が増大するという問題がある。
また、各A/D変換ブロック10内のクロック配線は配線の高密度化のために単位長さあたりの配線容量が少ないローカル配線を用いることができる。このため、A/D変換ブロック10内のクロックバッファも小さなもので十分であり、配線も短くなるので、配線容量が少なくなり、消費電力が低減できる。すなわち、従来のCMOSイメージセンサーのように、1か所において、クロックの周期に対して遅延時間が均等に分割された遅延クロック信号を形成し、各A/D変換回路に供給するよりも、図14から図16に示す第2の実施形態に係るコラムA/D変換器40のように、多相クロック信号15を複数のDLL回路20を用いて分散して形成し、その近傍のA/D変換器14に供給することで、はるかに少ない消費電力にすることができる。また、この構成は、各A/D変換ブロック10に供給されるクロック信号からその周期に対して遅延時間が均等に分割された多相クロック信号15を形成することができるので、カウンターに供給されるクロックと多相クロック信号間の位相の整合性が取れ、タイミング誤差が少ないため、微分非直線性が良好なA/D変換特性を得ることができる。
(多相クロック信号からグレイコードへの変換)
図17に、本発明の第3の実施形態に係るA/D変換ブロックを示す。第3の実施形態に係るA/D変換ブロック90は、DLL回路20と内部A/D変換器30の間にグレイコード変換器50をさらに含むこと以外は第2の実施形態に係るA/D変換ブロック10と同じである。第2の実施形態と同じである説明は省略し、ここでは第2の実施形態に係るA/D変換ブロック10と相違する部分について説明する。
図18Aに多相クロック信号、図18Bにバイナリーコード、図18Cにグレイコードを用いた場合の分解能3ビットのTDCのクロックの様子を示す。図18Aに示すように、通常の多相クロックを用いた場合のラッチの数ntと消費電力ptは、分解能をMビットとするときに以下の式で示すことができる。
11:クロック入力端子
12:比較器
14:A/D変換器
17:画素信号入力端子
18:参照電圧
19:A/D変換出力
20:DLL(遅延ロックループ)回路
21:遅延回路
22:位相比較器(PD)
23:チャージポンプと低域フィルタ(CP LPF)
Claims (11)
- 入力信号電圧をデジタル値に変換する時間領域A/D変換器群であって、時間領域A/D変換器群を構成する個々のA/D変換器は、
フルスケールの電圧範囲で掃引する第1の参照信号電圧および前記第1の参照信号電圧の一部の電圧範囲を前記第1の参照信号電圧の掃引周期より短い掃引周期で複数回掃引する第2の参照信号電圧を発生する参照信号発生回路と接続し、
前記参照信号発生回路の出力である前記第1または前記第2の参照信号電圧を切り替える参照電圧選択回路と、
前記参照電圧選択回路によって選択された前記第1または前記第2の参照信号電圧と入力信号電圧とを比較する比較器と、
前記比較器からの比較出力信号を用いてA/D変換を行う内部A/D変換器と、
前記第2の参照信号電圧が選択された場合、前記A/D変換から得られるA/D変換値を平均化した信号を出力する累積加減算器と、を有することを特徴とする時間領域A/D変換器群。 - 請求項1記載の時間領域A/D変換器群において、
前記入力信号電圧は、第1の期間におけるリセット信号電圧と、第2の期間における本信号電圧と、を含み、
前記累積加減算器は、前記本信号電圧から得られる信号と、前記リセット信号電圧から得られる信号との差分を最終A/D変換値をして出力することを特徴とする時間領域A/D変換器群。 - 請求項1記載の時間領域A/D変換器群において、
前記比較器は、本変換の前に基準信号電圧と前記入力信号電圧とを比較して比較出力信号を出力し、
前記参照電圧選択回路は、前記比較出力信号の大小により、前記第1または前記第2の参照信号電圧を選択することを特徴とする時間領域A/D変換器群。 - 請求項1記載の時間領域A/D変換器群において、
前記A/D変換器は、電圧レベルが小さい方から掃引してA/D変換を行うことでA/D変換値が基準値に達したか否かを判断し、
前記A/D変換値が前記基準値に達しない場合、前記参照電圧選択回路は前記第2の参照信号電圧を選択し、
前記A/D変換値が前記基準値に達した場合、前記参照電圧選択回路は前記第1の参照信号電圧を選択することを特徴とする時間領域A/D変換器群。 - 請求項1記載の時間領域A/D変換器群において、
前記A/D変換器は、本変換の前に、前記第1の参照信号電圧を用いて掃引し、前記本変換に必要な掃引時間よりも短い時間でフルスケールのA/D変換を行うことでA/D変換値が基準値に達したか否かを判断し、
前記A/D変換値が前記基準値に達しない場合、前記参照電圧選択回路は前記第2の参照信号電圧を選択し、
前記A/D変換値が前記基準値に達した場合は、前記参照電圧選択回路は前記第1の参照信号電圧を選択することを特徴とする時間領域A/D変換器群。 - 請求項1記載の時間領域A/D変換器群において、
前記A/D変換器は、前記参照電圧選択回路が前記第2の参照信号電圧を選択する場合、前記第2の参照信号電圧のスルーレートを可変にする手段をさらに有することを特徴とする時間領域A/D変換器群。 - 請求項1記載の時間領域A/D変換器群において、
前記A/D変換器は、前記入力信号電圧の電圧レベルが小さいときは参照電圧の掃引回数が多く、前記入力信号電圧の電圧レベルが大きいときは参照電圧の掃引回数が少なくなるよう前記内部A/D変換器を制御する変換回数制御回路をさらに有することを特徴とする時間領域A/D変換器群。 - 請求項2記載の時間領域A/D変換器群において、
前記第1の期間において、前記参照電圧選択回路は前記第2の参照信号電圧を選択することを特徴とする時間領域A/D変換器群。 - 請求項2記載の時間領域A/D変換器群において、
前記A/D変換器は、前記リセット信号電圧の直近の期間における前記本信号電圧のA/D変換値が小さいときは前記第1の期間における参照電圧の掃引回数が多く、前記リセット信号電圧の直近の期間における前記本信号電圧のA/D変換値が大きいときは前記第1の期間における参照電圧の掃引回数が少なくする手段をさらに有することを特徴とする時間領域A/D変換器群。 - 請求項1記載の時間領域A/D変換器群において、
前記A/D変換器は、前記比較器の動作電流源を制御する比較器制御回路をさらに有し、本変換の前に、前記本変換に必要な掃引時間よりも短い時間でA/D変換を行うことで前記入力信号電圧の電圧レベルを検知し、
前記本変換において、前記第1または前記第2の参照信号電圧が前記入力信号電圧の電圧レベルに接近する直前に前記比較器制御回路は前記比較器の動作電流を供給し、前記第1または前記第2の参照信号電圧が前記入力信号電圧の電圧レベルに達すると前記比較器制御回路は前記比較器の動作電流を減少させることを特徴とする時間領域A/D変換器群。 - センサーからの電気信号電圧を入力信号電圧とする請求項1に記載の時間領域A/D変換器群であって、
基準信号電圧を供給する基準信号源と、
前記センサーと接続されたトランジスタと、
前記トランジスタと接続された保持容量と、を有し、
前記トランジスタは前記センサーの出力である前記電気信号電圧を前記保持容量に転送し、
前記入力信号電圧のA/D変換結果と、前記基準信号電圧のA/D変換結果の差分をA/D変換出力とすることを特徴とする時間領域A/D変換器群。
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