JP2020028124A - Ａｄ変換器、および固体撮像素子 - Google Patents

Abstract

【課題】符号用のビットを用いることなくＡＤ変換し、画素信号線の電位に基づくアナログゲインに応じた、異常判定精度およびフレームレートの最適化を図る。【解決手段】カウンタ装置は、第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持し、第１のカウント期間におけるカウント処理の初期値を負の値に設定し、第１のカウント期間における、カウント処理停止後のカウント値を、第２のカウント期間における、カウント処理開始前に全ビット反転させ、負の値が可変である。【選択図】図１２

Description

本発明はＡＤ変換器、および固体撮像素子に関する。

画素リセット電位に対応した第１のカウント処理、および画素シグナル電位に対応した第２のカウント処理をし、第１のカウント処理結果、および第２のカウント処理を減算処理してＡＤ変換することが従来技術として知られている（例えば特許文献１）。

図１６に示すように、第１のカウント処理の初期値をゼロに設定し、ダウンカウントによる第１のカウント処理、およびアップカウントによる第２のカウント処理をするカウンタ（以下、「アップダウンカウンタ」ともよぶ）を用いる場合、または、アップカウントによる第１のカウント処理、およびアップカウントによる第２のカウント処理をするカウンタ（以下、「アップアップカウンタ」ともよぶ）を用いる場合が多い。

特開２０１１−２３４３２６号公報（２０１１年１１月１７日公開）

図１６に示すように、アップダウンカウンタを用いる場合も、アップアップカウンタを用いる場合も、出力値が、負の値をとり得る。このため、第１のカウント処理の初期値をゼロに設定したＡＤ変換において、例えばＮビットの精度のＡＤ変換をする場合には、符号用の１ビットを追加した、Ｎ＋１ビットのカウンタが必要である。したがって、回路規模が拡大すること、消費電力が増加することが懸念される。

本発明の一態様は、符号用のビットを用いることなくＡＤ変換することを目的とする。

（１）本発明の一実施形態は、画素信号線の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器において、上記画素信号線の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器と、上記比較器の出力の変化をトリガーとしてカウント処理を停止するカウンタ装置とを備えており、上記カウンタ装置は、上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持し、上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させ、上記負の値が可変である、ＡＤ変換器。

（２）また、本発明のある実施形態は、上記（１）の構成に加え、上記カウンタ装置は、上記第１のカウント期間における、カウント処理停止後の上記カウンタ装置のカウント値の最上位ビットを保持する、ＡＤ変換器。

（３）また、本発明のある実施形態は、上記（１）の構成に加え、上記カウンタ装置は、上記第１のカウント期間において、カウント値が第１の所定値になるまでカウント処理し、上記第２のカウント期間において、カウント値が第２の所定値になるまでカウント処理する、ＡＤ変換器。

（４）また、本発明のある実施形態は、上記（１）の構成に加え、上記カウンタ装置は、複合（ＯＲ−ＮＡＮＤ）ゲート、ＴＦＦ、ラッチ回路、およびラッチバッファを有しており、上記複合（ＯＲ−ＮＡＮＤ）ゲートの出力端は、上記ＴＦＦの入力端に接続されており、上記ＴＦＦの出力端は、上記ラッチ回路の入力端に接続されており、上記ラッチ回路の出力端は、上記ラッチバッファの入力端に接続されている、ＡＤ変換器。

（５）また、本発明のある実施形態は、上記（１）の構成に加え、上記第１のカウント期間における上記カウンタ装置の初期値は、上記カウンタ装置がＮビットの場合、−２^Ｎ−１以上である、ＡＤ変換器。

（６）また、本発明のある実施形態は、上記（１）の構成に加え、上記第１のカウント期間における上記カウンタ装置の初期値が−Ｄｉの場合、上記第１のカウント期間は、１クロックを単位としてＤｉ＋１以上であり、上記Ｄｉは自然数である、ＡＤ変換器。

（７）また、本発明のある実施形態は、上記（１）の構成に加え、上記カウンタ装置は、上記参照電位の変化をトリガーとしてカウント処理を開始する、ＡＤ変換器。

（８）また、本発明のある実施形態は、上記（１）の構成に加え、上記カウンタ装置は、リップルカウンタで構成される、ＡＤ変換器。

（９）また、本発明のある実施形態は、上記（１）の構成に加え、上記カウンタ装置は、上位ビットがリップルカウンタで構成され、下位ビットがグレイコードカウンタで構成される、ＡＤ変換器。

（１０）また、本発明のある実施形態は、上記（１）の構成に加え、光電変換する複数の画素が配列された画素部と、上記ランプ波形を生成するランプ生成器と、上記比較器のオートゼロ期間において、上記画素信号線の電位が所定以下にならないように保つクランプ部とを備え、上記比較器は、所定単位の画素毎に、上記画素信号線の電位を読み出す、固体撮像素子。

（１１）また、本発明のある実施形態は、上記（１０）の構成に加え、上記クランプ部のクランプ電位は、上記第１のカウント期間における画素信号線の電位より高く、上記画素部の電源電圧より低い、固体撮像素子。

（１２）また、本発明のある実施形態は、上記（１０）の構成に加え、上記クランプ部のクランプ電位は、上記ランプ波形の傾きに応じて変化する、固体撮像素子。

（１３）また、本発明のある実施形態は、上記（１０）の構成に加え、上記クランプ部のクランプ電位は、当該クランプ電位と上記第１のカウント期間における画素の電位との電位差が、上記ランプ波形の傾きに比例するように変化する、固体撮像素子。

本発明の一態様によれば、符号用のビットを用いることなくＡＤ変換することができる、という効果を奏する。また、本発明の一態様によれば、符号用のビットを用いないので、回路規模の縮小、および消費電力の減少を実現することができる、という効果を奏する。

さらに、本発明の一態様によれば、画素信号線の電位に基づくアナログゲインに応じた、異常判定精度およびフレームレートの最適化が可能である。

本発明の実施形態１に係る固体撮像素子の構成を示すブロック図である。 画素構成の一例として一般的な４トランジスタ構成を示す図である。 クランプ電位の制御例を示す図である。 本発明の実施形態１に係る固体撮像素子のカウンタ装置の構成例を示す図である。 上記カウンタ装置の１ビットカウンタ（４段ラッチ型）の構成例を示す図である。 上記カウンタ装置の１ビットカウンタ（２段ラッチ型）の構成例を示す図である。 上記カウンタ装置のＴＦＦの構成例を示す図である。 （ａ）〜（ｈ）のそれぞれは、第１のカウント期間におけるカウント処理の初期値の書き込みに係る、各信号の時間変化例を示すタイミングチャートである。 （ａ）および（ｂ）のそれぞれは、上記カウンタ装置の具体的な動作例を示すタイミングチャートである。 通常時の上記カウンタ装置の駆動例である。 異常時の上記カウンタ装置の駆動例である。 通常時の上記カウンタ装置の別の駆動例である。 アナログゲインが高い場合および低い場合のそれぞれにおける、リセットＡＤ変換期間終了時点におけるカウント値と、当該カウント値を取る頻度との関係の一例を示すグラフである。 本発明の実施形態２に係る固体撮像素子の構成を示すブロック図である。 図１４に示す固体撮像素子の動作例を示すタイミングチャートである。 従来のカウンタ装置の駆動例である。

本発明を実施するための形態について、以下に説明する。なお、説明の便宜上、先に説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない場合がある。

〔実施形態１〕
図１は、本実施形態に係る固体撮像素子１の構成例を示すブロック図である。固体撮像素子１は、画素部１０、垂直走査回路２０、水平走査回路３０、クランプ部４０、およびＡＤ変換部５０を備えている。

画素部１０は、光電変換する複数の画素１２が行列配置されている。同じ画素行方向に並んだ画素１２は同じ配線２２に接続され、垂直走査回路２０に接続され制御される。同じ画素列方向に並んだ画素１２は、同じ画素信号線３２に接続される。画素１２は、入射光をアナログ信号に光電変換する。アナログ信号は、画素信号線３２によりＡＤ変換部５０へ転送される。ＡＤ変換部５０は、列毎に、アナログ信号をＡＤ変換する。水平走査回路３０は、ＡＤ変換され、カウンタ装置５６に保持された値を順次選択して読み出す。また、水平走査回路３０は、読み出し結果を、第１センサアンプ６０１、第２センサアンプ６０２に出力する。なお、画素１２は、３トランジスタ構成、４トランジスタ構成、グローバルシャッタ画素構成等の一般的な構成をとり得る。

画素のとり得る構成の一例として、図２を参照して４トランジスタ構成について説明する。画素１２ａは、４つのトランジスタで構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）イメージセンサの単位画素である。

この画素１２ａは、光電変換素子として例えばフォトダイオード２００を有している。

画素１２ａは、１個のフォトダイオード２００に対して、転送素子としての転送トランジスタ２０１、リセット素子としてのリセットトランジスタ２０２、増幅トランジスタ２０３、および選択トランジスタ２０４の４トランジスタを能動素子として有する。

フォトダイオード２００は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。

転送トランジスタ２０１は、フォトダイオード２００と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。

転送トランジスタ２０１は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＸが与えられることで、光電変換素子であるフォトダイオード２００で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ２０２は、電源ラインＰＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。

リセットトランジスタ２０２は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＰＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ２０３のゲートが接続されている。増幅トランジスタ２０３は、選択トランジスタ２０４を介して画素信号線２０５に接続され、画素部外の定電流源とソースフォロアを構成している。

そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号）ＳＥＬが選択トランジスタ２０４のゲートに与えられ、選択トランジスタ２０４がオンする。

選択トランジスタ２０４がオンすると、増幅トランジスタ２０３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を画素信号線２０５に出力する。画素信号線２０５を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラムＡＤＣに出力される。

これらの動作は、例えば転送トランジスタ２０１、リセットトランジスタ２０２、および選択トランジスタ２０４の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素１２ａに配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。

これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路により駆動される。

クランプ部４０は、比較器５４のオートゼロ期間において、画素信号線３２の電位が所定以下にならないようクランプする。比較器５４のオートゼロ期間とは、比較器５４の入出力をショートして、比較器５４のオフセットをキャンセルする期間である。比較器５４のオートゼロ期間の間、画素信号線をクランプすることにより、第１のＡＤ変換期間（後述する）における、強烈光の受光により画素信号線３２の電位が低下することを防ぐことができる。

クランプ部４０は、クランプ電圧生成器４２、および画素列毎に設けられたスイッチ部４４を含んでいる。スイッチ部４４は、比較器５４のオートゼロ期間、もしくは比較器５４のオートゼロ期間の前後を含む期間において、クランプ電圧生成器４２を画素信号線３２に接続させ、それ以外の期間において、クランプ電圧生成器４２を画素信号線３２に接続させないよう動作する。クランプ電圧生成器４２は、クランプ部４０のクランプ電位を、画素リセット電位より高く、画素部１０の電源電圧より低くなるように生成する。図３に示すように、ランプ波形の参照電位を高い電位から低い電位へ変化させているためである。ここで、画素リセット電位とは、後述する第１のＡＤ変換期間においてＡＤ変換される電位を指す。

また、クランプ電位は、ＡＤ変換における基準電位の役割をする。第１のＡＤ変換期間、第２のＡＤ変換期間のそれぞれにおいて、画素信号線３２の電位とクランプ電位との電位差がＡＤ変換される。このため、第１のＡＤ変換期間のカウント結果にも、第２のＡＤ変換期間のカウント結果にも、オフセット値が含まれている。

また、図３に示すように、クランプ電圧生成器４２は、クランプ部４０のクランプ電位を、ランプ波形の傾きに応じて変化させる。クランプ電位を変化させず、ランプ信号の傾きが小さくなる場合、同じクランプ電位と画素信号の電位差をＡＤ変換すると、比較器が判定する時間が長くなるので、カウント結果のオフセット値が増加する。このため、ランプ信号の傾きに応じてクランプ電位を調整する。これにより、カウント結果のオフセット値を一定にすることができる。そして、カウント結果のオフセット値が増加し過ぎて、強烈光の受光があったか否かの判定を誤ることを防ぐことができる。クランプ電圧生成器４２は、クランプ部４０のクランプ電位を、当該クランプ電位と画素リセット電位との電位差が、ランプ波形の傾きに比例するように変化させる。カウント結果のオフセット値はクランプ電位と関係しているので、画素リセット電位とクランプ電位との電位差に応じてカウント結果のオフセット値を増減させることができる。

ＡＤ変換部５０は、画素信号線３２の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換する。ＡＤ変換部５０は、ランプ生成器５２、ならびに画素列毎に比較器５４、カウンタ装置５６を含んでいる。

ランプ生成器５２は、時間とともに変化するランプ波形を生成する。比較器５４は、画素信号線３２の電位と、ランプ波形の参照電位とを比較する。

カウンタ装置５６は、参照電位の変化をトリガーとしてカウント処理を開始する。なお、参照電位の変化開始前、もしくは開始後にカウント処理を開始してもよい。また、カウンタ装置５６は、比較器５４の出力の変化をトリガーとしてカウント処理を停止する。具体的には、後述するクロック信号ＣＫが変化しないように制御することで、カウンタ装置５６のカウント処理は停止する。

また、カウンタ装置５６は、第１のカウント期間において、カウント値が第１の所定値になるまでカウント処理でき、さらに第２のカウント期間において、カウント値が第２の所定値になるまでカウント処理をすることができる。

つまり、カウンタ装置５６は、第１の所定値までカウントすることができ、第１の所定値を超えるカウントができない。同様に、カウンタ装置５６は、第２の所定値までカウントすることができ、第２の所定値を超えるカウントができない。したがって、第１の所定値となっても比較器５４の出力変化がない場合は、カウンタ装置５６のカウント処理は停止する。同様に、第２の所定値となっても比較器５４の出力変化がない場合は、カウンタ装置５６のカウント処理は停止する。これにより、異常が発生して、比較器５４の出力がない場合も、カウンタ装置５６はカウント処理を停止することができる。第１の所定値は、後述する第１のＡＤ変換期間の最大値（Ｄｒｍａｘ）にすることができる。第２の所定値は、第２のＡＤ変換期間の最大値（Ｄｓｍａｘ）にすることができる。

第１のカウント期間における、カウンタ装置５６のカウント処理の開始から停止までの期間を第１のＡＤ変換期間とよぶ。また、第２のカウント期間における、カウンタ装置５６のカウント処理の開始から停止までの期間を第２のＡＤ変換期間とよぶ。

さらに、カウンタ装置５６は、第１のカウント期間における、カウント処理停止後のカウンタ装置５６のカウント値の最上位ビットを保持する。画素列毎の当該保持の結果は、第１センサアンプ６０１に供給される。

また、カウンタ装置５６は、第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持する。画素列毎の当該保持の結果は、第２センサアンプ６０２に供給される。

また、カウンタ装置５６が、上位ビットカウンタを含むバイナリカウンタと下位ビットカウンタを含むグレイコードカウンタとで構成されるハイブリッドカウンタ構成である場合、カウンタ装置５６は、カウンタ値をデコードする際にバイナリカウンタとグレイコードカウンタとの境界にてコード飛びが発生するのを検出して補正する機能を有している。バイナリカウンタは１回目と２回目のＡＤ変換値の差分値を、グレイコードカウンタは１回目および２回目のＡＤ変換値をそれぞれ出力して、バックエンドロジックで演算する。

図４は、カウンタ装置５６の構成例を示す。

カウンタ装置５６は、ＮＡＮＤゲート５６０、１ビットカウンタ（４段ラッチ型）５６１および５６Ｎ、ならびに１ビットカウンタ（２段ラッチ型）５６２〜５６（Ｎ−１）を備えている。なお、Ｎは自然数である。

ＮＡＮＤゲート５６０には、クロック信号ＣＫと、比較器５４の出力信号ＸＣＭＰＯとが入力される。

図５は、１ビットカウンタ（４段ラッチ型）５６１の構成例を示す。

１ビットカウンタ（４段ラッチ型）５６１は、複合（ＯＲ−ＮＡＮＤ）ゲート５６１１、ＴＦＦ（トグルフリップフロップ）５６１２、３つのラッチ回路５６１３〜５６１５、ならびに２つのラッチバッファ５６１６および５６１７を有している。複合ゲート５６１１の出力端は、ＴＦＦ５６１２の入力端に接続されている。ＴＦＦ５６１２の出力端は、ラッチ回路５６１３の入力端に接続されている。ラッチ回路５６１３の出力端は、ラッチ回路５６１４の入力端に接続されている。ラッチ回路５６１４の出力端は、ラッチ回路５６１５の入力端、およびラッチバッファ５６１６の入力端に接続されている。ラッチ回路５６１５の出力端は、ラッチバッファ５６１７の入力端に接続されている。

複合ゲート５６１１は、ＯＲゲートおよびＮＡＮＤゲートを含む。ＯＲゲートには、クロック信号ＸＣＫと、信号ＨＬＤとが入力される。信号ＨＬＤは、ＴＦＦ５６１２へのクロック入力を遮断する信号である。ＮＡＮＤゲートには、当該ＯＲゲートの出力信号と、信号ＸＩＮＶとが入力される。信号ＸＩＮＶは、カウント値を反転させる信号である。

また、ＴＦＦ５６１２にはさらに、信号ＩＮＩＴ＿Ｇ＿Ｐ、信号ＩＮＩＴ＿Ｇ＿Ｎ、信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｐ、および信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｎが入力される。

１ビットカウンタ（４段ラッチ型）５６Ｎについても、１ビットカウンタ（４段ラッチ型）５６１と同様の構成である。

図６は、１ビットカウンタ（２段ラッチ型）５６２の構成例を示す。

１ビットカウンタ（２段ラッチ型）５６２は、複合（ＯＲ−ＮＡＮＤ）ゲート５６２１、ＴＦＦ５６２２、ラッチ回路５６２３、およびラッチバッファ５６２４を有している。複合ゲート５６２１の出力端は、ＴＦＦ５６２２の入力端に接続されている。ＴＦＦ５６２２の出力端は、ラッチ回路５６２３の入力端に接続されている。ラッチ回路５６２３の出力端は、ラッチバッファ５６２４の入力端に接続されている。

複合ゲート５６２１は、ＯＲゲートおよびＮＡＮＤゲートを含む。ＯＲゲートには、クロック信号ＸＣＫと、信号ＨＬＤとが入力される。ＮＡＮＤゲートには、当該ＯＲゲートの出力信号と、信号ＸＩＮＶとが入力される。

また、ＴＦＦ５６２２にはさらに、信号ＩＮＩＴ＿Ｇ＿Ｐ、信号ＩＮＩＴ＿Ｇ＿Ｎ、信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｐ、および信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｎが入力される。

１ビットカウンタ（２段ラッチ型）５６３〜５６（Ｎ−１）のそれぞれについても、１ビットカウンタ（２段ラッチ型）５６２と同様の構成である。

図７は、ＴＦＦ５６１２の構成例を示す。

ＴＦＦ５６１２は、トランジスタＴ１およびＴ２、インバータＩ１〜Ｉ５、ならびにアナログスイッチＳ１およびＳ２を有している。

トランジスタＴ１のドレインは、トランジスタＴ２のドレインと接続されている。トランジスタＴ１のドレインとトランジスタＴ２のドレインとの接続ノードは、インバータＩ１の入力端、およびインバータＩ２の出力端と接続されている。インバータＩ１の出力端およびインバータＩ２の入力端は、アナログスイッチＳ１の一端およびアナログスイッチＳ２の一端と接続されている。アナログスイッチＳ１の他端は、インバータＩ３の出力端およびインバータＩ４の入力端と接続されている。アナログスイッチＳ２の他端は、インバータＩ３の入力端およびインバータＩ４の出力端と接続されている。

トランジスタＴ１のゲートには、信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｐが入力され、トランジスタＴ２のゲートには、信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｎが入力される。また、複合ゲート５６１１の出力信号Ｔおよびその反転信号である信号ＸＴは、インバータＩ１およびＩ４、ならびにアナログスイッチＳ１およびＳ２に入力される。アナログスイッチＳ１およびＳ２は、一方が開いているとき、他方が閉じるように構成されている。信号ＩＮＩＴ＿Ｇ＿Ｐおよび信号ＩＮＩＴ＿Ｇ＿Ｎは、インバータＩ２に入力される。アナログスイッチＳ１とインバータＩ３とインバータＩ４との接続ノードから、信号ＸＱが出力される。

また、ＴＦＦ５６１２は、信号Ｔを入力とし、信号ＸＴを出力とするインバータＩ５を含んでいる。

ＴＦＦ５６２２についても、ＴＦＦ５６１２と同様の構成である。

図８の（ａ）〜（ｈ）のそれぞれは、第１のカウント期間におけるカウント処理の初期値の書き込みに係る、各信号の時間変化例を示すタイミングチャートである。

図８の（ａ）〜（ｈ）の各タイミングチャートにおいて、信号ＩＮＩＴ＿Ｇ＿Ｐは、初期値の書き込み時にＨｉｇｈとなり、カウンタ装置５６のカウント動作時にＬｏｗとなる。また、これらの各タイミングチャートにおいて、信号ＩＮＩＴ＿Ｇ＿Ｎは、信号ＩＮＩＴ＿Ｇ＿Ｐの反転信号である。

図８の（ａ）〜（ｈ）の各タイミングチャートに示した「初期値書込」のタイミングにおいて、信号Ｔの立上りエッジにて、カウンタ装置５６は、第１のカウント期間におけるカウント処理の初期値を負の値に設定する。カウンタ装置５６においては、各ビット毎に信号ＸＱがＨｉｇｈのケースとＬｏｗのケースとのそれぞれにおいて初期値の設定が可能であるため、Ｎビットで２の補数で表現可能な初期値を自由に設定することが可能である。なお、図８の（ａ）〜（ｈ）の各タイミングチャートにおいて、（ａ）〜（ｄ）は初期値として信号ＸＱにＬｏｗを書込む場合の、（ｅ）〜（ｈ）は初期値として信号ＸＱにＨｉｇｈを書込む場合の、それぞれクロック信号ＸＣＫが取り得る全条件に対する動作を示す。また図８の（ａ）〜（ｈ）の各タイミングチャートにおいて、信号Ｔの立上りエッジにて初期値を書き込まれる前の信号ＸＱの状態は、ひとつ前の単位読出し行のＡＤ変換結果によって、ＨｉｇｈもしくはＬｏｗのどちらの場合もあり得るが、初期値書込み前の信号ＸＱの状態によらず、所望の初期値を書込むことが可能である。

なお、初期値書込として、信号ＸＱをＨｉｇｈにする場合は、初期値書込期間中に信号ＩＮＩＴ＿ＶＡＬＵＥ＿ＰをＬｏｗ、ＩＮＩＴ＿ＶＡＬＵＥ＿ＮをＬｏｗにするように制御する。信号ＸＱをＬｏｗにする場合は、初期値書込期間中に信号ＩＮＩＴ＿ＶＡＬＵＥ＿ＰをＨｉｇｈ、ＩＮＩＴ＿ＶＡＬＵＥ＿ＮをＨｉｇｈにするように制御する。ＡＤ変換期間中のカウント処理時では、信号ＩＮＩＴ＿ＶＡＬＵＥ＿ＰはＨｉｇｈ固定、信号ＩＮＩＴ＿ＶＡＬＵＥ＿ＮはＬｏｗ固定となるよう制御する。

図９の（ａ）および（ｂ）のそれぞれは、カウンタ装置５６の具体的な動作例である。図９の（ａ）および（ｂ）のそれぞれには、初期値書込期間、リセットＡＤ変換期間、ビット反転期間、およびシグナルＡＤ変換期間の４つの期間を示しており、これら４つの期間を１組で単位読出し行あたりのＡＤ変換期間としている。ここで単位読出し行あたりのＡＤ変換期間とは、換言すれば、ＡＤ変換部５０におけるＡＤ変換周期の１周期である。また、初期値書込期間およびリセットＡＤ変換期間が第１のカウント期間に該当し、ビット反転期間およびシグナルＡＤ変換期間が第２のカウント期間に該当する。

（初期値書込期間）
まず、信号ＨＬＤにＨｉｇｈのパルスが生じる。また、ビット毎に、信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｐ［ｎ］にＬｏｗのパルスが生じる（図９の（ａ）参照）、もしくは、信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｎ［ｎ］にＨｉｇｈのパルスが生じる（図９の（ｂ）参照）。引き続き、信号ＩＮＩＴ＿Ｇ＿Ｐ・信号ＩＮＩＴ＿Ｇ＿ＮにそれぞれＨｉｇｈ・Ｌｏｗのパルスが生じる。引き続き、信号ＸＩＮＶにＬｏｗのパルスが生じる。

なお、信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｐ［ｎ］に生じるＬｏｗのパルスのパルス幅および信号ＩＮＩＴ＿ＶＡＬＵＥ＿Ｎ［ｎ］に生じるＨｉｇｈのパルスのパルス幅は、書き込み後の初期値の設定に応じて変化し得る。例えば、図８の（ａ）〜（ｈ）および図９の（ａ）および（ｂ）のいずれについても、これらのパルス幅の変化の一例に過ぎない。

（リセットＡＤ変換期間）
クロック信号ＣＫにＨｉｇｈのパルスが生じている間、信号ＸＣＭＰＯがＨｉｇｈである期間に応じて、カウント値が増加する。

（ビット反転期間）
まず、信号ＨＬＤにＨｉｇｈのパルスが生じる。引き続き、信号ＸＩＮＶにＬｏｗのパルスが生じる。ビット反転期間においては、リセットＡＤ変換期間終了時点での（第１のカウント期間における、カウント処理停止後の）カウント値を、第２のカウント期間における、カウント処理開始前（シグナルＡＤ変換期間に対応）に全ビット反転させる。ここで全ビット反転させるとは、換言すれば、１の補数に変換することである。

（シグナルＡＤ変換期間）
クロック信号ＣＫにＨｉｇｈのパルスが生じている間、信号ＸＣＭＰＯがＨｉｇｈである期間に応じて、カウント値が増加する。

図１０は、本実施形態に係る固体撮像素子１の通常時の駆動例を示す図である。図１０の（ａ）は、固体撮像素子１の制御例を示し、図１０の（ｂ）は、通常時の出力例を示す。

カウンタ装置５６は、第１のカウント期間の初期値を、負の値（−Ｄｉ）に設定する。そして、カウンタ装置５６は、第１のＡＤ変換期間において、画素リセット電位をＡＤ変換する。

カウンタ装置５６は、画素リセット電位に対応した第１のカウント処理を行い、比較器５４の出力信号の変化をトリガーとして第１のカウント処理を停止する。ここで、カウンタ装置５６は、第１のカウント期間のカウント処理の停止時の第１のカウント値（−Ｄｉ＋Ｄｒ）の最上位ビットを保持する。

カウンタ装置５６は、第１のカウント値を全ビット反転した値（Ｄｉ−Ｄｒ−１）を、第２のカウント期間の初期値とする。そして、カウンタ装置５６は、第２のＡＤ変換期間において、画素シグナル電位をＡＤ変換する。カウンタ装置５６は、画素シグナル電位に対応した第２のカウント処理を行い、比較器５４の出力信号の変化をトリガーとして第２のカウント処理を停止する。ここで、カウンタ装置５６は、第２のカウント値（Ｄｉ−Ｄｒ−１＋Ｄｓ）の全ビットを保持する。

第２のカウント値（（Ｄｓ−Ｄｒ）＋（Ｄｉ−１））は、画素リセット電位と画素シグナル電位との差分と、反転した初期値とを加算した値である。

本実施形態においては、初期値を負の値とし、第１のカウント値を反転するので、通常時は、第２のカウント値が負の値を取り得ない。したがって、Ｎビットカウンタに対して符号用の１ビットを追加する必要がなく、回路規模縮小、および消費電流低減を実現することができる。

図１１は、本実施形態に係る固体撮像素子１の異常時の駆動例を示す図である。図１１の（ａ）は、固体撮像素子１の制御例を示し、図１１の（ｂ）は、異常時の出力例を示す。異常判定の一例としては、太陽光等の強烈光の入射に起因する異常を判定することが挙げられる。

ここで、第１のＡＤ変換期間の最大値（Ｄｒｍａｘ）は、第１のカウント期間における初期値が−Ｄｉ（Ｄｉ：自然数）の場合、１クロックを単位としてＤｉ＋１以上とすることができる。

図１１の（ｂ）に示すように、異常時には、比較器５４の出力が変化しないので、第１のＡＤ変換期間の最大値（Ｄｒｍａｘ）となるまで、第１のカウント処理を行う。ＤｒｍａｘはＤｉ以上であるので、第１のカウント値は０以上である。このため、カウンタ装置５６に保持される第１のカウント値の最上位ビットは０である（通常時は必ず負の値が保持される為、最上位ビットは１である。）。このように、カウンタ装置５６に保持された値により、強烈光の受光等の異常が発生したか否かを判定することができる。すなわち、強烈光の受光等の異常の発生の検出が容易に実現できる。また、強烈光の受光等の異常の発生を検出するための回路や検出期間を追加する必要がなく、回路規模縮小、および低消費電力にも繋がる。

また、固体撮像素子１は、カウンタ装置５６等の出力を受ける後段ロジック回路を搭載している。この後段ロジック回路は、強烈光判定のフラグとなるカウンタ装置５６の出力を判定し、強烈光であると判定した場合は、カウンタ装置５６の出力に関係なく該当画素の出力をフルコードに置き換える処理をする。また、後段ロジック回路は、強烈光であると判定しない場合は、カウンタ装置５６の出力を置換せずそのまま出力する。

以上のように、カウンタ装置５６に保持された値により画素リセット電位とシグナル電位の差分値を取得することができ、かつカウンタ装置５６に保持された値により異常の発生を判定することができる。

ところで、図１０および図１１に示した固体撮像素子１の駆動において、初期値としての負の値が唯一の値に固定されている場合、画素信号線３２の電位に基づくアナログゲインに応じた、異常判定精度およびフレームレートの最適化が不可能である。すなわち、当該アナログゲインが高い場合は、リセットＡＤ変換期間終了時点におけるカウント値（上述した−Ｄｉ＋Ｄｒ）のバラつきが大きくなる傾向がある。当該カウント値が大きい方にバラついた場合においては、固体撮像素子１の正常時に、当該カウント値が正となって固体撮像素子１の異常時と誤判定されてしまう虞がある。当該カウント値が小さい方にバラついた場合においては、当該カウント値に対してリセットＡＤ変換期間が長すぎ、上述した１フレームに対応するフレームレートが無駄に長くなってしまう虞がある。

これらの虞を解消するために、固体撮像素子１においては、初期値としての負の値が可変である。

図１２は、本実施形態に係る固体撮像素子１の通常時の別の駆動例を示す図である。図１２の（ａ）は、設定された初期値が、初期値の可変により得られる２種類の初期値のうち絶対値が小さい方（−Ｄｉ（Ｌ））である場合を示しており、図１２の（ｂ）は、同絶対値が大きい方（−Ｄｉ（Ｈ））である場合を示している。

図１２の（ａ）によれば、図１２の（ｂ）に対して、リセットＡＤ変換期間を短くすることができるため、上述した１フレームに対応するフレームレートを短くすることができる。一方、図１２の（ｂ）によれば、図１２の（ａ）に対して、固体撮像素子１の正常時に、リセットＡＤ変換期間終了時点におけるカウント値が正となって固体撮像素子１の異常時と誤判定されてしまう虞を低減することができる。

なお、上記アナログゲインが低い場合は、ゲイン自体が低いことに加え、上記アナログゲインが高い場合に比べて、リセットＡＤ変換期間終了時点におけるカウント値のバラつきが小さくなる傾向がある。このため、初期値は（−Ｄｉ（Ｌ））で十分である。

図１３は、上記アナログゲインが高い場合および低い場合のそれぞれにおける、リセットＡＤ変換期間終了時点におけるカウント値（横軸）と、当該カウント値を取る頻度（縦軸）との関係の一例を示すグラフである。図１３から、上記アナログゲインが高い場合は、上記アナログゲインが低い場合に比べて、リセットＡＤ変換期間終了時点におけるカウント値のバラつきが大きいことが分かる。

固体撮像素子１は、ＡＤ変換部５０を備えている。このＡＤ変換部５０によれば、符号用のビットを用いることなくＡＤ変換することができるので、回路規模の縮小、および消費電力の減少を実現することができる、という効果を奏する。さらに、固体撮像素子１のＡＤ変換部５０によれば、画素信号線３２の電位に基づくアナログゲインに応じた、異常判定精度およびフレームレートの最適化が可能である。

〔実施形態２〕
図１４は、本実施形態に係る固体撮像素子１ａの構成を示すブロック図である。固体撮像素子１ａの構成と、固体撮像素子１の構成との相違点は、下記のとおりである。すなわち、固体撮像素子１ａは、カウンタ装置５６を備えたＡＤ変換部５０の替わりに、カウンタ装置５６ａを備えたＡＤ変換部５０ａを備えている。カウンタ装置５６ａは、下位ビットカウンタ７１、下位ビットラッチ部７２、上位ビットカウンタ７３、および上位ビットラッチ部７４を有している。下位ビットカウンタ７１および下位ビットラッチ部７２は、グレイコードカウンタによって構成することができる。上位ビットカウンタ７３および上位ビットラッチ部７４は、バイナリカウンタによって構成することができる。

下位ビットカウンタ７１は、カウントデータを生成し、下位ビットラッチ部７２に供給する。下位ビットラッチ部７２は、比較器５４の出力が反転する時点をトリガーとして、当該カウントデータのうち、下位ビットに対応したデジタルデータを下位ビットとしてラッチする。上位ビットカウンタ７３は、上位ビットカウンタクロック（ＣＮＴ信号；制御信号）の片方または両方のエッジをカウントし、かつ、比較器５４の出力が反転したことをトリガーとして、上記上位ビットカウンタクロックのカウントを停止する。上位ビットラッチ部７４は、上位ビットに対応したデジタルデータを上位ビットとしてラッチする。

図１５は、固体撮像素子１ａの動作例を示すタイミングチャートである。なお、図１５中、ＢＣＯ［３：０］は上位ビットカウンタ値（図１５の例ではバイナリカウンタ）を示しており、ＧＣＯ［３：０］は下位ビットカウンタ値（図１５の例ではグレイコードカウンタ）を示している。また、図１５中、ＢＣＯ［０］〜ＢＣＯ［３］は、上位ビットカウンタ７３に表示されるビットのうち、最下位ビット〜同最下位から４番目のビットに相当し、ＧＣＯ［０］〜ＧＣＯ［３］は、下位ビットカウンタ７１に表示されるビットのうち、最上位から４番目のビット〜同最上位ビットに相当する。

〔実施形態３〕
なお、ＡＤ変換部５０は、上記第１のカウント期間におけるカウンタ装置５６の初期値が、カウンタ装置５６がＮビットの場合、−２^Ｎ−１以上であってもよい。これにより、異常の発生をより正確に検出することができる。ＡＤ変換部５０ａおよびカウンタ装置５６ａについても同様である。

カウンタ装置は、リップルカウンタで構成されてもよいし、上位ビットがリップルカウンタで構成され、下位ビットがグレイコードカウンタで構成されてもよい。

〔実施形態４〕
上記実施形態１においては、固体撮像素子１および１ａのＡＤ変換部５０および５０ａに着目して説明を行った。しかしながら、固体撮像素子１および１ａについても、本発明の範疇に含まれることは言うまでもない。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１、１ａ 固体撮像素子
５０、５０ａ ＡＤ変換部（ＡＤ変換器）
５２ ランプ生成器
５４ 比較器
５６、５６ａ カウンタ装置

Claims (13)

1. 画素信号線の電位を、第１のカウント期間と、当該第１のカウント期間に引き続く第２のカウント期間とによりデジタル信号に変換するＡＤ変換器において、
   上記画素信号線の電位と、時間とともに変化するランプ波形の電位である参照電位とを比較する比較器と、
   上記比較器の出力の変化をトリガーとしてカウント処理を停止するカウンタ装置とを備えており、
   上記カウンタ装置は、
   上記第２のカウント期間におけるカウント処理停止後のカウント値を全ビット保持し、
   上記第１のカウント期間におけるカウント処理の初期値を負の値に設定し、
   上記第１のカウント期間における、カウント処理停止後のカウント値を、上記第２のカウント期間における、カウント処理開始前に全ビット反転させ、
   上記負の値が可変であることを特徴とするＡＤ変換器。
2. 上記カウンタ装置は、上記第１のカウント期間における、カウント処理停止後の上記カウンタ装置のカウント値の最上位ビットを保持することを特徴とする請求項１に記載のＡＤ変換器。
3. 上記カウンタ装置は、上記第１のカウント期間において、カウント値が第１の所定値になるまでカウント処理し、上記第２のカウント期間において、カウント値が第２の所定値になるまでカウント処理することを特徴とする請求項１に記載のＡＤ変換器。
4. 上記カウンタ装置は、複合（ＯＲ−ＮＡＮＤ）ゲート、ＴＦＦ、ラッチ回路、およびラッチバッファを有しており、
   上記複合（ＯＲ−ＮＡＮＤ）ゲートの出力端は、上記ＴＦＦの入力端に接続されており、
   上記ＴＦＦの出力端は、上記ラッチ回路の入力端に接続されており、
   上記ラッチ回路の出力端は、上記ラッチバッファの入力端に接続されていることを特徴とする請求項１に記載のＡＤ変換器。
5. 上記第１のカウント期間における上記カウンタ装置の初期値は、上記カウンタ装置がＮビットの場合、−２^Ｎ−１以上であることを特徴とする請求項１に記載のＡＤ変換器。
6. 上記第１のカウント期間における上記カウンタ装置の初期値が−Ｄｉの場合、上記第１のカウント期間は、１クロックを単位としてＤｉ＋１以上であり、
   上記Ｄｉは自然数であることを特徴とする請求項１に記載のＡＤ変換器。
7. 上記カウンタ装置は、上記参照電位の変化をトリガーとしてカウント処理を開始することを特徴とする請求項１に記載のＡＤ変換器。
8. 上記カウンタ装置は、リップルカウンタで構成されることを特徴とする請求項１に記載のＡＤ変換器。
9. 上記カウンタ装置は、上位ビットがリップルカウンタで構成され、下位ビットがグレイコードカウンタで構成されることを特徴とする請求項１に記載のＡＤ変換器。
10. 請求項１に記載のＡＤ変換器と、
    光電変換する複数の画素が配列された画素部と、
    上記ランプ波形を生成するランプ生成器と、
    上記比較器のオートゼロ期間において、上記画素信号線の電位が所定以下にならないように保つクランプ部とを備え、
    上記比較器は、所定単位の画素毎に、上記画素信号線の電位を読み出すことを特徴とする固体撮像素子。
11. 上記クランプ部のクランプ電位は、上記第１のカウント期間における画素信号線の電位より高く、上記画素部の電源電圧より低いことを特徴とする請求項１０に記載の固体撮像素子。
12. 上記クランプ部のクランプ電位は、上記ランプ波形の傾きに応じて変化することを特徴とする請求項１０に記載の固体撮像素子。
13. 上記クランプ部のクランプ電位は、当該クランプ電位と上記第１のカウント期間における画素の電位との電位差が、上記ランプ波形の傾きに比例するように変化することを特徴とする請求項１０に記載の固体撮像素子。

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