JP2007097020A - 遅延回路及びそれを用いた映像信号処理回路 - Google Patents
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Abstract
【解決手段】スイッチング素子と容量素子とを有したスイッチド・キャパシタ部を複数有し、入力信号が複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ容量素子を充電させるように接続され、複数のスイッチド・キャパシタ部各々から容量素子を放電させて出力信号が出力されるように接続されるスイッチド・キャパシタ群と、スイッチング素子各々のオン・オフを制御することで容量素子各々を入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた容量素子を放電させることで複数のスイッチド・キャパシタ部各々から出力信号を順次出力させ、スイッチング素子各々のオン・オフを切り替える際には全てのスイッチング素子をオフさせる制御を行うスイッチング制御部と、を有する。
【選択図】 図4
Description
図1は、本発明に係るテレビ受信システムの構成図である。
チューナ120は、アンテナ110で受信したテレビジョン放送の映像信号の中から、受信対象とするチャンネルの信号を抽出した後にそれを増幅出力するフロントエンド処理回路である。尚、テレビジョン放送の映像信号は、PAL方式又はSECAM方式に準拠したものであり、テレビカメラによって撮像された色の三原色(R、G、B)情報を有する。
映像中間周波処理回路140は、中間周波フィルタ130において抽出された中間周波信号IFを検波してコンポジット信号SCを抽出する回路である。
クランプ回路150は、映像中間周波処理回路140より抽出されたコンポジット信号SCのペデスタルレベルを所定レベルに固定化するための回路である。
YC分離回路160は、クランプ回路150から供給されるコンポジット信号SCを、輝度信号Yとクロマ信号Cとに同期分離する回路である。
輝度信号処理回路170は、YC分離回路160から供給される輝度信号Yのコントラスト調整やブランキング調整を行う回路である。
色信号処理回路180は、YC分離回路160から供給されるクロマ信号Cのチャネル毎のゲイン調整や、カラーキラー等の処理を行う回路である。
色復調回路190は、主に、色信号処理回路180での各種処理が施されたクロマ信号C’に基づいて色差信号R−Y、B−Yを復調する回路である。
RGBドライバ210は、マトリクス回路200から供給された3つのR信号、G信号、B信号に基づいて、ディスプレイ220に所望のカラー映像を再現するための駆動信号ROUT、GOUT、BOUTを生成する駆動回路である。
図2は、本発明の『遅延回路』の一実施形態に係る1H遅延回路400を有したアナログカラーテレビ用の映像信号処理回路300の構成図である。尚、映像信号処理回路300は、PAL方式の映像信号を主に処理対象とするものであるが、SECAMデコーダ500を外付けすることでSECAM方式の映像信号についても処理可能である。尚、映像信号処理回路300は、SECAMデコーダ500も併せて集積化する実施形態としてもよい。また、映像信号処理回路300は、バイポーラとCMOSの両方を使えるBiCMOSプロセスによって設計・製造される集積回路とする。
スイッチ回路601は、同期検波回路191から同時に供給されるPAL方式の場合の色差信号B−Y、R−Y、又は、クランプ回路600から交互に供給されるSECAM方式の場合の色差信号B−Y、R−Yのいずれか一方を、受信した映像信号のアナログカラーテレビ方式に従って選択する回路である。
図4は、1H遅延回路400の回路構成の一例を示した図である。
1H遅延回路400は、スイッチド・キャパシタ群412と、シフトレジスタ420と、オン期間制御部430と、を有する。尚、1H遅延回路400は、色差信号B−Y、R−Yそれぞれに設けられる。
図6、図7に示すタイミングチャートに基づいて、図4に示した1H遅延回路400の動作例を説明する。尚、図5に示した1H遅延回路400の動作については、トリガ信号T、制御クロック信号CCK、パラレル・スイッチング信号S0〜S4、パラレル・スイッチング信号SW0〜SW4の論理が反転するが、動作内容自体は同様であるため、説明を省略する。
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/改良され得るとともに、本発明にはその等価物も含まれる。
110 アンテナ 120 チューナ
130 中間周波フィルタ 140 映像中間周波処理回路
150、600 クランプ回路 160 YC分離回路
170 輝度信号処理回路 171 遅延ライン
172 シャープネス調整部 173 ブラック・ストレッチ処理部
174 コントラスト調整部 180 色信号処理回路
181 ゲイン調整部 182 カラーキラー回路
190 色復調回路 191 同期検波回路
192、193 乗算器 194 副搬送波信号発振器
195 位相シフタ 196 LPF
198 加算器 199 カラークランプ回路
200 マトリクス回路 210 RGBドライバ
220 ディスプレイ 300 映像信号処理回路
400 1H遅延回路 412 スイッチド・キャパシタ群
410a〜410d バッファ型スイッチド・キャパシタ部
411、414 ボルテージフォロワ
420、421 シフトレジスタ
430、431 オン期間制御部
801〜804 スイッチング素子
901〜904 スイッチング素子
805、905 オペアンプ
500 SECAMデコーダ
600 クランプ回路
601 スイッチ回路
Claims (10)
- 入力信号を遅延させた出力信号を得る遅延回路において、
スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記入力信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記出力信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記出力信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、
を有することを特徴とする遅延回路。 - 前記スイッチング制御部は、
前記スイッチング素子のスイッチング周期によって前記入力信号の遅延時間を設定するとともに、前記入力信号を遅延させる際に前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせるオン期間を、前記スイッチング周期よりも短く設定すること、
を特徴とする請求項1に記載の遅延回路。 - 前記スイッチング制御部は、
前記スイッチング周期が設定されたシフトクロック信号が入力される毎にシリアル入力信号を順次シフトしていき、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子を順次オン・オフさせるパラレル・スイッチング信号を出力するシフトレジスタと、
前記シフトクロック信号と同期させた制御信号に基づいて、前記パラレル・スイッチング信号のいずれかの要素が前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせる論理レベルとなった場合に、前記論理レベルの期間を前記スイッチング周期よりも短く制限した前記パラレル・スイッチング信号を、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子へと出力させるオン期間制御部と、
を有することを特徴とする請求項2に記載の遅延回路。 - 前記スイッチド・キャパシタ部は、
一方及び他方の二つの前記スイッチング素子の双方の一方の電極が共通接続されるとともにその共通接続部には一つの前記容量素子が接続され、
前記一方のスイッチング素子の他方の電極へと前記入力信号が供給され、
前記一方のスイッチング素子をオンさせる場合には前記他方のスイッチング素子をオフさせて、前記一つの容量素子が前記入力信号に基づいて充電されるとともに、
前記他方のスイッチング素子をオンさせる場合には前記一方のスイッチング素子をオフさせて、前記一つの容量素子が放電されて、前記他方のスイッチング素子の他方の電極から前記出力信号が得られるものであること、
を特徴とする請求項1乃至3のいずれかに記載の遅延回路。 - 撮像された色の三原色情報を有したテレビジョン放送の映像信号に基づいて輝度信号とクロマ信号を復調し、さらに、前記輝度信号の輝度信号処理と並行して前記クロマ信号の色復調処理の過程で当該クロマ信号を二つの色差信号に復調し、前記輝度信号と前記二つの色差信号に基づいて前記複合映像信号が有する前記三原色情報を再生する映像信号処理回路において、
スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記復調後の色差信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記色差信号を1H期間遅延させた信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記色差信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記色差信号を1H期間遅延させた信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、
前記1H期間遅延させる前と後の前記色差信号を加算する加算器と、
前記加算器の加算結果と前記輝度信号処理後の輝度信号とに基づいて前記三原色の情報を再生するマトリクス回路と、
を有することを特徴とする映像信号処理回路。 - 前記スイッチング制御部は、
前記スイッチング素子のスイッチング周期によって前記色差信号の遅延時間を設定するとともに、前記色差信号を遅延させる際に前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせるオン期間を、前記スイッチング周期よりも短く設定すること、
を特徴とする請求項5に記載の映像信号処理回路。 - 前記スイッチング制御部は、
前記スイッチング周期が設定されたシフトクロック信号が入力される毎にシリアル入力信号を順次シフトしていき、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子を順次オン・オフさせるパラレル・スイッチング信号を出力するシフトレジスタと、
前記シフトクロック信号と同期させた制御信号に基づいて、前記パラレル・スイッチング信号のいずれかの要素が前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせる論理レベルとなった場合に、前記論理レベルの期間を前記スイッチング周期よりも短く制限した前記パラレル・スイッチング信号を、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子へと出力させるオン期間制御部と、
を有することを特徴とする請求項6に記載の映像信号処理回路。 - 前記スイッチド・キャパシタ部は、
一方及び他方の二つの前記スイッチング素子の双方の一方の電極が共通接続されるとともにその共通接続部には一つの前記容量素子が接続され、
前記一方のスイッチング素子の他方の電極へと前記色差信号が供給され、
前記一方のスイッチング素子をオンさせる場合には前記他方のスイッチング素子をオフさせて、前記一つの容量素子が前記色差信号に基づいて充電されるとともに、
前記他方のスイッチング素子をオンさせる場合には前記一方のスイッチング素子をオフさせて、前記一つの容量素子が放電されて、前記他方のスイッチング素子の他方の電極から前記色差信号を1H期間遅延させた信号が得られるものであること、
を特徴とする請求項5乃至7のいずれかに記載の映像信号処理回路。 - 前記映像信号は、PAL(Phase Alternation by Line)方式又はSECAM(SEquential Couleur A Memoire)方式に準拠した信号であること、を特徴とする請求項5乃至8のいずれかに記載の映像信号処理回路。
- 前記映像信号処理回路は、BiCMOSプロセスによって形成された回路であること、を特徴とする請求項5乃至9のいずれかに記載の映像信号処理回路。
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