KR940017157A - 기능 신호를 지연시키는 회로 장치 - Google Patents

기능 신호를 지연시키는 회로 장치 Download PDF

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KR940017157A
KR940017157A KR1019930027735A KR930027735A KR940017157A KR 940017157 A KR940017157 A KR 940017157A KR 1019930027735 A KR1019930027735 A KR 1019930027735A KR 930027735 A KR930027735 A KR 930027735A KR 940017157 A KR940017157 A KR 940017157A
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Abstract

클럭 신호(CL)에 의해 결정되는 시간 구간에서 시간-불연속 신호 샘플의 형태로 행으로 배열된 저장 디바이스(11)에 저장되고 선택가능한 지연 시간의 만료 후에 저장 디바이스에서 판독되는 유용신호를 지연시키는 회로 장치에서, 각 저장 디바이스(11)는 상기의 목적을 위해 개개의 입력 회로(12)를 거쳐 유용한 신호 입력(30)에 접속가능하고, 개개의 출력 회로(13)를 거쳐 유용한 신호 출력(31)에 접속가능하다. 저장디바이스(11)의 입력회로(12)는 연쇄적인 쌍안정 트리거 회로(20)에 의해 형성된 시프트 레지스터 디바이스를 포함하는 개개의 활성화 디바이스(14,15,20)에 의해, 행으로 배열된 다음 저장 디바이스(11)의 출력 회로(13)와 함께 활성 가능하다.
여기서 각각의 트리거 회로(20)의 출력은 다음 트리거 회로(20)에 연쇄적으로 접속된다. 각 활성화 디바이스(14,15,20)는 트리거 회로중 하나를 포함하고 모든 트리거 회로(20)는 클럭 신호(CL)에 의해 스위치된다. 그리고 활성 디바이스는 명령 디바이스도 포함하는데, 명령 디바이스는 제1순간(t1)에서 시프트 레지스터 디바이스의 제1트리거 회로(20)에 (제1) 시작 펄스(ST)를 인가하며 클럭 신호(CL)와 일치하여 연쇄의 트리거 회로(20)를 통해 시장 펄스(ST)를 전파시키도록 상기 시프트 레지스터 디바이스를 인에이블시키며 제2순간(t10)에서 (제1)시작 펄스(ST)의 전파를 인터럽트시키며 동시에 시프트레지스터 디바이스의 제1트리거 회로(20)에 다음 시작 펄스(ST)를 인가하며 상기 다음 시작 펄스(ST)를 전파하기 위해 다시 시프트 레지스터 디바이스를 인에이블시킨다. 제1순간(t1)과 제2순간(t10)과의 시간 구간은 선택가능한, 클럭 신호(CL)의 주기의 정수배에 상당하며 저장 디바이스(11) 또는 트리거 회로(20)의 수(n)는 적어도 상기 클럭 신호(CL)의 주기의 상기 배수(n)에 대응한다.
상기 회로 디바이스는 동작 동안, 요구되는 다수의 다른 지연 시간 값에 간단하게 적용될 수 있다.

Description

기능 신호를 지연시키는 회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 기능 신호를 지연시키는 회로 장치의 블럭도, 제2도는 제1도에 도시된 회로 장치에 사용하기 위한 명령 디바이스의 실시예에 대한 블럭도, 제3도는 제1도 및 제2도에 도시된 회로장치의 몇개의 간략한 신호파형을 도시한 도면.

Claims (7)

  1. 선택 가능한 불연속 클럭 펄스 주기에 의해 기능 신호를 지연시키는 디바이스로서, 상기 기능 신호를 수신하는 입력 수단과, 지연된 상기 기능 신호를 출력하는 출력 수단과, 상기 입력 수단에 의해 병렬 입력되고 출력수단으로 병렬 출력되는 일련의 저장 소자와, 상기 저장 소자중 단 하나에 관련되는 각 단의 일련들을 가지며, 그것의 연속 단 쌍간에 시프트 블록 소자를 가지는 시프트 레지스터와, 상기 시프트 레지스터에 시프트 펄스를 순환적으로 공급하는 클럭수단과, 선택가능 순환 구간에서 직렬 시프팅을 위해 상기 시프트 레지스터에 제어 신호를 공급하는 로드 수단을 포함하는 기능 신호 지연 디바이스에 있어서, 상기 제어 신호가 상기 단에서 로드될 때 관련 저장 소자의 로딩 및 상기 직렬의 저장 소자에서의 다음 저장 소자의 언로딩을 제어하며, 공급될 때에 상기 시프트 레지스터에서 로드된 모든 앞선 제어 신호의 시프팅을 종료시키는 상기 시프트 블럭 소자를 활성화시키는 기능 신호 지연 디바이스.
  2. 클럭신호(CL)에 의해 결정된 시간 구간에의 행의 저장디바이스(11)에서 시간-불연속 신호 샘플로서 실현되며 선택가능한 지연시간의 완료후에 저장 디바이스(11)로부터 판독되는 기능신호를 지연시키는 회로장치로서, 각각의 저장 디바이스(11)가 상기의 목적을 위해 개개의 입력 회로(12)를 거쳐 기능 신호 입력(30)에 접속가능하며 또, 개개의 출력 회로(13)을 거쳐서 기능 신호 출력(31)에 접속 가능하며, 저장 디바이스(11)의 입력 회로(12)가 개개의 활성화 디바이스(14,15,20)에 의해 행으로 놓여진 다음 저장 디바이스(11)의 출력 회로와 함께 활성가능하며, 개개의 활성화 디바이스(14,15,20)가 연쇄적인 쌍안정(bistable) 트리거 회로(20)에 의해 형성된 시프트 레지스터 디바이스를 포함하며, 상기 트리거 회로(20)의 출력(25)이 연쇄적으로 다음 트리거 회로(20)의 입력에 접속되며, 각각의 활성화 디바이스(14,15,20)가 클럭 신호(CL)에 의해 스위칭되는 트리거 회로(20)들 중 하나와, 제1순간(t1)에서 시프트 레지스터 디바이스의 제1트리거 회로(20)에 (제1) 시작 펄스(ST)를 인가하여 클럭 신호(CL)에 일치하여 연쇄적인 트리거 회로(20)를 통해 시작펄스(ST)를 전파시키기 위해 시프트 레지스터 디바이스를 다시 인에이블시키며 제2순간(t10)에서 (제1) 시작 펄스(ST)의 전파를 인터럽트시키며 동시에 시프트 레지스터 디바이스의 제1트리거 회로(20)에 다음 시작 펄스(ST)를 인가하며 상기 다음 시작 펄스(ST)를 전파시키기 위해 시프트 레지스터 디바이스를 인에이블시키는 명령 디바이스를 포함하며, 상기 제1순간(t1)과 상기 제2순간(t10)사이의 시간구간은 선택가능한, 클럭신호(CL)의 주기의 정수배에 상당하며, 저장 디바이스(11)나 트리거 회로(20)의 수(n)가 적어도 클럭신호(CL)의 상기 배수(n)에 대응하는 회로 장치.
  3. 제2항에 있어서, 상기 명령 디바이스(35)가 카운팅 사이클이 클럭 신호(CL) 주기의 선택된 배수로 조절될 수 있으며 각 카운팅 사이클 후에 시작 펄스(ST)중 하나를 출력하는 프리셋 가능 카운팅 디바이스(40)를 포함하는 것을 특징으로 하는 회로 장치.
  4. 제2항 또는 제3항에 있어서, 상기 트리거 회로(20)가 클럭 신호(CL)에 의해 공통으로 클럭되는 개개의 D-플립플롭(21)을 포함하는 것을 특징으로 하는 회로 장치.
  5. 제4항에 있어서, 각 D-플립플롭(21)의 입력(23)에 앞서 AND-게이트(24)가 선행하며 여기에서 선행 트리거 회로(20)의 출력 신호(Q1-1)가 명령 디바이스(35)에서 나온 인에이블 신호(SHE)와 병합되는 것을 특징으로 하는 회로장치.
  6. 제5항에 있어서, 상기 시프트 레지스터 디바이스의 제1트리거 회로(20)가 다른 트리거 회로(20)에 인가된 인에이블 신호(SHE)의 반전을 수신하는 것을 특징으로 하는 회로장치.
  7. 제6항에 있어서, 상기 시프트 레지스터 디바이스이 제1트리거 회로(20)에 인가된 인에이블 신호가 클럭 신호의 한 주기만큼 시프트된 시작펄스(ST)에 대응하는 것을 특징으로 하는 회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930027735A 1992-12-15 1993-12-15 기능신호를지연시키는회로장치 KR100296208B1 (ko)

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