JP2015159513A - スイッチトキャパシタ回路、ａｄ変換器 - Google Patents

Abstract

【課題】スイッチトキャパシタ回路が縦列接続された構成にて、低消費電力でアンプ出力を高精度化する。
【解決手段】差動アナログ入力信号の正相入力信号または逆相入力信号のいずれかをサンプリングするための複数の入力容量を備える。あるサンプリング期間の前の演算期間において、複数の入力容量のそれぞれに入力されていた信号がハイサイドリファレンス信号であるかローサイドリファレンス信号であるかに応じて、当該サンプリング期間中に差動アナログ入力信号の正相入力信号をサンプリングする入力容量と、逆相入力信号をサンプリングする入力容量を切り替える。
【選択図】図１８

Description

本発明は、スイッチ操作により容量に入力信号をサンプルするスイッチトキャパシタ回路、スイッチトキャパシタ回路を用いたＡＤ変換器に関する。

パイプライン型のＡＤ変換器では、各ステージにスイッチトキャパシタ回路を設け、縦列接続する構成が一般的である。その場合、前段のスイッチトキャパシタ回路のアンプの出力が、後段のスイッチトキャパシタ回路の入力容量にそのまま入力される。

特開２００３−２４３９４９号公報

後段のスイッチトキャパシタ回路の入力容量に電荷が残留している場合、その残留電荷の影響により、前段のスイッチトキャパシタ回路のアンプの出力波形にデータ依存性が生じ、出力波形が歪むことがある。それを抑制するために駆動力が大きいアンプを使用することが考えられるが、駆動力が大きいアンプを使用すると消費電力が増加する。

本発明はこうした状況に鑑みてなされたものであり、その目的は、スイッチトキャパシタ回路が縦列接続された構成にて、低消費電力でアンプ出力を高精度化する技術を提供することにある。

上記課題を解決するために、本発明のある態様のＡＤ変換器は、複数の変換ステージを備えるパイプライン型のＡＤ変換器であって、前記変換ステージは、前のステージから入力される差動アナログ入力信号を、設定された分解能のデジタル信号に変換するサブＡＤ変換器と、前記サブＡＤ変換器と並列に、前のステージから入力される差動アナログ入力信号をサンプリングし、サンプリングした差動アナログ入力信号から、前記サブＡＤ変換器により変換されたデジタル信号に相当するアナログ信号を減算した差動残差アナログ信号を、前記分解能に応じた増幅率で増幅し、後のステージに出力するスイッチトキャパシタ回路と、を備える。前記複数の変換ステージの少なくも一つのスイッチトキャパシタ回路は、並列に設けられる複数の入力スイッチ回路と、並列に設けられる複数の入力容量と、演算期間中に、前記複数の入力容量にサンプリングされた差動入力信号が入力される差動増幅回路と、を有する。前記複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号または逆相入力信号のいずれか、ハイサイドリファレンス信号およびローサイドリファレンス信号の３種類のいずれかを選択し、前記複数の入力容量は、前記複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号または逆相入力信号のいずれかをサンプリングし、あるサンプリング期間の前の演算期間において、前記複数の入力容量のそれぞれに入力されていた信号がハイサイドリファレンス信号であるかローサイドリファレンス信号であるかに応じて、当該サンプリング期間中に差動アナログ入力信号の正相入力信号をサンプリングする入力容量と、逆相入力信号をサンプリングする入力容量を切り替える。

本発明の別の態様もまた、ＡＤ変換器である。このＡＤ変換器は、複数の変換ステージを備えるパイプライン型のＡＤ変換器であって、前記変換ステージは、前のステージから入力される差動アナログ入力信号を、設定された分解能のデジタル信号に変換するサブＡＤ変換器と、前記サブＡＤ変換器と並列に、前のステージから入力される差動アナログ入力信号をサンプリングし、サンプリングした差動アナログ入力信号から、前記サブＡＤ変換器により変換されたデジタル信号に相当するアナログ信号を減算した差動残差アナログ信号を、前記分解能に応じた増幅率で増幅し、後のステージに出力するスイッチトキャパシタ回路と、を備える。前記複数の変換ステージの少なくも一つのスイッチトキャパシタ回路は、並列に設けられる前記分解能に対応した、第１グループの複数の入力スイッチ回路と、並列に設けられる前記分解能に対応した、第１グループの複数の入力容量と、並列に設けられる前記分解能に対応した、第２グループの複数の入力スイッチ回路と、並列に設けられる前記分解能に対応した、第２グループの複数の入力容量と、並列に設けられる前記分解能に対応した、第３グループの複数の入力スイッチ回路と、並列に設けられる前記分解能に対応した、第３グループの複数の入力容量と、並列に設けられる前記分解能に対応した、第４グループの複数の入力スイッチ回路と、並列に設けられる前記分解能に対応した、第４グループの複数の入力容量と、演算期間中に、前記第１〜４グループの入力容量にサンプリングされた差動入力信号が入力される差動増幅回路と、前記第３グループの入力スイッチ回路に、正相入力信号を供給するか逆相入力信号を供給するか切り替え、前記第４グループの入力スイッチ回路に、正相入力信号を供給するか逆相入力信号を供給するか切り替える第１クロススイッチ部と、前記第３グループの入力容量の出力経路を前記差動増幅回路の第１入力端子と第２入力端子の間で切り替え、前記第４グループの入力容量の出力経路を前記差動増幅回路の第２入力端子と第１入力端子の間で切り替える第２クロススイッチ部と、を有する。前記第１グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、前記第１グループの複数の入力容量は、前記第１グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号をサンプリングし、前記第２グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の逆相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、前記第２グループの複数の入力容量は、前記第２グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の逆相入力信号をサンプリングし、前記第３グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号、逆相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、前記第３グループの複数の入力容量は、前記第３グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号または逆相入力信号をサンプリングし、前記第４グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号、逆相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、前記第４グループの複数の入力容量は、前記第４グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号または逆相入力信号をサンプリングし、前記第１〜第４グループの各入力容量は、前記分解能の最小単位に対応する容量値の半分の容量値に設定され、前記第１グループの入力容量に正相入力信号が入力され、前記第１グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第２グループの入力容量に逆相入力信号が入力され、前記第２グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、前記第３グループの入力容量に正相入力信号が入力され、前記第３グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、前記第４グループの入力容量に逆相入力信号が入力され、前記第４グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続される状態で差動アナログ入力信号をサンプリングする第１サンプリングフェーズと、前記第１グループの入力容量に正相入力信号が入力され、前記第１グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第２グループの入力容量に逆相入力信号が入力され、前記第２グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、前記第３グループの入力容量に逆相入力信号が入力され、前記第３グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第４グループの入力容量に正相入力信号が入力され、前記第４グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続される状態で差動アナログ入力信号をサンプリングする第２サンプリングフェーズと、を有する。

本発明のさらに別の態様は、スイッチトキャパシタ回路である。このスイッチトキャパシタ回路は、差動入力信号の正相入力信号をサンプリングするための正相側入力容量部と、前記正相側入力容量部にサンプリングされた信号が入力される正相側アンプと、前記正相側アンプの入力端子と出力端子間に接続される正相側帰還容量と、前記正相側アンプの入力端子と出力端子間に前記正相側帰還容量と並列に接続される正相側短絡スイッチと、差動入力信号の逆相入力信号をサンプリングするための逆相側入力容量部と、前記逆相側入力容量部にサンプリングされた信号が入力される逆相側アンプと、前記逆相側アンプの入力端子と出力端子間に接続される逆相側帰還容量と、前記逆相側アンプの入力端子と出力端子間に前記逆相側帰還容量と並列に接続される逆相側短絡スイッチと、前記正相側アンプの出力端子と前記逆相側アンプの入力端子間に接続される第１クロス容量と、前記逆相側アンプの出力端子と前記正相側アンプの入力端子間に接続される第２クロス容量と、を備える。

本発明によれば、スイッチトキャパシタ回路が縦列接続された構成にて、低消費電力でアンプ出力を高精度化できる。

本発明の実施例１と比較すべき差動スイッチトキャパシタ回路の構成を示す図である。 図１の差動スイッチトキャパシタ回路に含まれる制御部を示す図である。 本発明の実施例１に係る差動スイッチトキャパシタ回路の構成を示す図である。 図４（ａ）−（ｂ）は、図３の正相側入力部の構成例を示す図である。 本発明の実施例２に係る差動スイッチトキャパシタ回路の構成を示す図である。 図５の同相電圧制御部の構成例１を示す図である。 図５の同相電圧制御部の構成例２を示す図である。 図８（ａ）、（ｂ）は、本発明の実施例３に係る差動スイッチトキャパシタ回路を説明するための図である。 本発明の実施例３に係る差動スイッチトキャパシタ回路の差動入力部及びクロススイッチ部の構成を示す図である。 図９のクロススイッチ部の構成例を示す図である。 パイプライン型ＡＤ変換器の構成を示す図である。 図１１の各ステージの構成例を示す図である。 本発明の実施例４に係る差動入力部の構成例１を示す図である。 図１４（ａ）、（ｂ）は、図１３の入力回路を説明するための図である。 実施例４に係る、各ステージで実現すべき伝達関数を示す図である。 サブＡＤ変換器に入力される差動入力信号レベルと、複数の入力回路のスイッチの関係を示す図である。 本発明の実施例４に係る差動入力部の構成例２を示す図である。 本発明の実施例５に係る差動入力部の構成例を示す図である。 本発明の実施例５に係る差動スイッチトキャパシタ回路に含まれる制御部３０を示す図である。 図２０（ａ）−（ｄ）は、図１８の差動入力部の動作を説明するための模式図である。 実施例３の変形例に係る、差動スイッチトキャパシタ回路の構成を示す図である。

近年、ミリ波レーダーシステムにみられるように、車載レーダーシステムの開発が加速している。現在のミリ波レーダーシステムでは高精度化のため、変換周波数で数ギガヘルツの動作のＡＤ変換器を要求されることが多くなってきている。これら数ギガヘルツで動作し、８ビット以上の高分解能を持つＡＤ変換器を実現しようとすると、高速動作のために電圧電流利得の高いトランジスタを用いる必要がある。このようなトランジスタを用いると、回路の消費電流が非常に大きくなる。回路の消費電流を下げるには、低い動作電圧のアンプを使用することが有効である。例えば、電流源を持たない疑似差動型のアンプを用いることが有効である。

しかしながら、疑似差動型のアンプを用いて差動スイッチトキャパシタ回路を構成した場合、差動信号利得と同相信号利得が同じになる問題が生じる。また、このような同相信号利得が大きい回路を多段に縦列接続すると、初段の同相信号の揺れが後段に行くほど増幅され、同相信号ノイズに対して脆弱な回路となる問題がある。また疑似差動型のアンプは電流源を持たないため、同相信号を安定化させるのが難しいという問題がある。

また高周波信号を入力した場合にて、差動スイッチトキャパシタ回路の蓄積容量をスイッチにより短絡し、蓄積電荷をリセットしても、高周波信号がスイッチ抵抗に漏れるため完全に蓄積容量をリセットできない問題がある。また差動スイッチトキャパシタ回路を多段に縦列接続した場合、ある段のスイッチトキャパシタ回路の入力側に残留する電荷によって、前段のスイッチトキャパシタ回路のアンプ出力が影響を受ける。即ち、前段のスイッチトキャパシタ回路の出力に歪が生じる問題がある。

以上の問題を踏まえ下記実施例１−５では、上述の疑似差動型のアンプを用いた場合でも、同相信号利得が大きくならない差動スイッチトキャパシタ回路の構成を実現する。また上述の疑似差動型のアンプを各変換ステージに設けて、それら変換ステージを多段に縦列接続してパイプラインＡＤ変換器を構成した場合に、同相信号ノイズに強い回路構成を実現する。また上述の疑似差動型のアンプを用いても、同相電位をフィードバック可能な差動スイッチトキャパシタ回路を実現し、同相電圧出力を簡単に安定させることが可能なパイプラインＡＤ変換器を実現する。

また、入力信号が高周波信号の場合でも、蓄積容量を容易にリセット可能な差動スイッチトキャパシタ回路を実現し、高周波信号に対しても安定なパイプラインＡＤ変換器を実現する。また上述の疑似差動型のアンプを縦列接続しても、前段の差動スイッチトキャパシタ回路に、後段の差動スイッチトキャパシタ回路の残留電荷が影響を与えない回路構成を実現し、出力歪の少ないパイプラインＡＤ変換器を実現する。以上これらの回路構成を組み合わせることにより、パイプラインＡＤ変換器の低消費電力化と、ノイズ耐性および入力信号帯域の向上を両立させる。これにより、高精度、高速、低消費電力化されたＡＤ変換器を実現する。

（実施例１）
図１は、本発明の実施例１と比較すべき差動スイッチトキャパシタ回路１００の構成を示す図である。図２は、図１の差動スイッチトキャパシタ回路１００に含まれる制御部３０を示す図である。正相側入力スイッチは、差動入力信号の正相入力信号またはリファレンス信号を選択する。図１では正相側入力スイッチは、スイッチＳｉ１ｐ及びスイッチＳｉ２ｐを有する。リファレンス信号には例えば、アナログドメインのグラウンド電圧を使用できる。正相入力信号が選択されるとき、スイッチＳｉ１ｐがオンに制御され、スイッチＳｉ２ｐがオフに制御される。リファレンス信号が選択されるとき、スイッチＳｉ１ｐがオフに制御され、スイッチＳｉ２ｐがオンに制御される。正相側入力容量Ｃｉｎｐは、正相側入力スイッチを介して正相入力信号をサンプリングする。

逆相側入力スイッチは、差動入力信号の逆相入力信号またはリファレンス信号を選択する。図１では逆相側入力スイッチは、スイッチＳｉ１ｍ及びスイッチＳｉ２ｍを有する。リファレンス信号には例えば、アナログドメインのグラウンド電圧を使用できる。逆相入力信号が選択されるとき、スイッチＳｉ１ｍがオンに制御され、スイッチＳｉ２ｍがオフに制御される。リファレンス信号が選択されるとき、スイッチＳｉ１ｍがオフに制御され、スイッチＳｉ２ｍがオンに制御される。逆相側入力容量Ｃｉｎｍは、逆相側入力スイッチを介して正相入力信号をサンプリングする。

正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍは擬似差動型のアンプを構成する。正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍは、それぞれインバータアンプで構成される。一般的な差動増幅回路では基準電位間に、負荷（例えば、カレントミラー回路）、入力となる差動対、テイル電流源が直列に接続される。この回路構成の差動増幅回路を、上述のミリ波レーダーシステムのように、１．１Ｖ以下の動作電圧で数ギガヘルツの速度で動作させると、閾値電圧が高いトランジスタを使用しているテイル電流源が追従できなくなる。無理に追従させるには電流を増やす必要があり、低消費電力化に逆行する。

これに対してインバータでは、基準電位間にＰｃｈトランジスタとＮｃｈトランジスタが直列接続される。この構成ではＰｃｈトランジスタとＮｃｈトランジスタの両方の駆動能力を使用でき、低消費電力でありながら低電圧高速動作が可能である。

正相側帰還容量Ｃｆｐは、正相側アンプＩＮＡｐの入力端子と出力端子間に接続される。正相側短絡スイッチＳｆｐは、正相側アンプＩＮＡｐの入力端子と出力端子間に正相側帰還容量Ｃｆｐと並列に接続される。正相側アンプＩＮＡｐの入力端子に、正相側入力容量Ｃｉｎｐにサンプリングされた信号が入力される。

逆相側帰還容量Ｃｆｍは、逆相側アンプＩＮＡｍの入力端子と出力端子間に接続される。逆相側短絡スイッチＳｆｍは、逆相側アンプＩＮＡｍの入力端子と出力端子間に逆相側帰還容量Ｃｆｍと並列に接続される。逆相側アンプＩＮＡｍの入力端子に、逆相側入力容量Ｃｉｎｍにサンプリングされた信号が入力される。

制御部３０は、スイッチＳｉ１ｐ、スイッチＳｉ１ｍ、正相側短絡スイッチＳｆｐ、逆相側短絡スイッチＳｆｍに制御信号φ１を供給する。制御部３０は、スイッチＳｉ２ｐ、スイッチＳｉ２ｍに制御信号φ２を供給する。制御信号φ１は、差動入力信号のサンプリング期間を規定するクロック信号である。サンプリング期間は、容量のリセット期間と捉えることもできる。制御信号φ２は、擬似差動型のアンプの演算期間を規定するクロック信号である。演算期間は増幅期間と読み替えてもよい。制御信号φ１と制御信号φ２は図２に示すように、正論理で重なり合わない２相クロックであればよい。

図３は、本発明の実施例１に係る差動スイッチトキャパシタ回路１００の構成を示す図である。実施例１に係る差動スイッチトキャパシタ回路１００は差動入力部１０、増幅部２０、制御部３０（図３に不図示）を備える。制御部３０は制御信号φ１及び制御信号φ２で差動入力部１０を駆動し、制御信号φ１で増幅部２０を駆動する。差動入力部１０は正相側入力部１１、逆相側入力部１２を有する。

図４（ａ）−（ｂ）は、図３の正相側入力部１１の構成例を示す図である。図４（ａ）は第１構成例を示す。第１構成例は、図１の正相側入力スイッチ及び正相側入力容量Ｃｉｎｐの構成と同様である。即ち、スイッチＳｉ１ｐの一端に差動入力信号の正相側入力信号が入力される。スイッチＳｉ２ｐの一端にリファレンス信号が入力される。スイッチＳｉ１ｐ及びスイッチＳｉ２ｐの他端は、正相側入力容量Ｃｉｎｐの一端に接続される。正相側入力容量Ｃｉｎｐの他端は、正相側アンプＩＮＡｐの入力ノードＮ１に接続される。

制御部３０は、スイッチＳｉ１ｐに制御信号φ１を供給し、スイッチＳｉ２ｐに制御信号φ２を供給する。即ち、制御信号φ１がアクティブな期間、正相側入力容量Ｃｉｎｐの一端に差動入力信号の正相側入力信号が入力され、制御信号φ２がアクティブな期間、正相側入力容量Ｃｉｎｐの一端にリファレンス信号が入力される。正相側入力容量Ｃｉｎｐの他端は常時、正相側アンプＩＮＡｐの入力ノードＮ１に接続されている。

図４（ｂ）は第２構成例を示す。スイッチＳｉ１ｐの一端に差動入力信号の正相側入力信号が入力される。スイッチＳｉ２ｐの一端にリファレンス信号が入力される。スイッチＳｉ１ｐ及びスイッチＳｉ２ｐの他端は、正相側入力容量Ｃｉｎｐの一端に接続される。正相側入力容量Ｃｉｎｐの他端は、スイッチＳｉ３ｐ及びスイッチＳｉ４ｐの一端に並列に接続される。スイッチＳｉ３ｐの他端は、正相側アンプＩＮＡｐの入力ノードＮ１に接続される。スイッチＳｉ４ｐの他端にリファレンス信号が入力される。

制御部３０は、スイッチＳｉ１ｐ及びスイッチＳｉ４ｐに制御信号φ１を供給し、スイッチＳｉ２ｐ及びスイッチＳｉ３ｐに制御信号φ２を供給する。即ち、制御信号φ１がアクティブな期間、正相側入力容量Ｃｉｎｐの一端に差動入力信号の正相側入力信号が入力され、他端にリファレンス信号が入力される。制御信号φ２がアクティブな期間、正相側入力容量Ｃｉｎｐの一端にリファレンス信号が入力され、他端は正相側アンプＩＮＡｐの入力ノードＮ１に接続される。

図４（ａ）、（ｂ）のいずれの構成でも制御信号φ１がアクティブな期間に、正相側入力容量Ｃｉｎｐに、入力信号を電荷として蓄積し、制御信号φ２がアクティブな期間に、蓄積した信号を正相側アンプＩＮＡｐの入力ノードＮ１に出力する構成となっている。なお、逆相側入力部１２も図４（ａ）又は図４（ｂ）と同様の回路構成を用いることができる。

図３に戻る。増幅部２０は、正相側アンプＩＮＡｐ、正相側帰還容量Ｃｆｐ、正相側短絡スイッチＳｆｐ、逆相側アンプＩＮＡｍ、逆相側帰還容量Ｃｆｍ、逆相側短絡スイッチＳｆｍ、第１クロス容量Ｃｃ１及び第２クロス容量Ｃｃ２を有する。正相側アンプＩＮＡｐ、正相側帰還容量Ｃｆｐ、正相側短絡スイッチＳｆｐ、逆相側アンプＩＮＡｍ、逆相側帰還容量Ｃｆｍ及び逆相側短絡スイッチＳｆｍの接続関係は、図１のそれらの接続関係と同様であるため説明を省略する。

第１クロス容量Ｃｃ１は、正相側アンプＩＮＡｐの出力端子と逆相側アンプＩＮＡｍの入力端子間に接続される。第２クロス容量Ｃｃ２は、逆相側アンプＩＮＡｍの出力端子と正相側アンプＩＮＡｐの入力端子間に接続される。

図３の実施例１に係る差動スイッチトキャパシタ回路１００にて、正相側入力容量Ｃｉｎｐ、逆相側入力容量Ｃｉｎｍの値をＣｉｎ、正相側帰還容量Ｃｆｐ、逆相側帰還容量Ｃｆｍの値をＣｆ、及び第１クロス容量Ｃｃ１、第２クロス容量Ｃｃ２の値をＣｃとする。実施例１に係る差動スイッチトキャパシタ回路１００に係る差動入力信号と差動出力信号の差動信号利得は、Ｃｉｎ／（Ｃｆ−Ｃｃ）で定義される。また、その同相信号利得は、Ｃｉｎ／（Ｃｆ＋Ｃｃ）で定義される。

一方、図１の比較例に係る差動スイッチトキャパシタ回路１００では、第１クロス容量Ｃｃ１及び第２クロス容量Ｃｃ２が設けられていない。従って比較例に係る差動スイッチトキャパシタ回路１００に係る差動入力信号と差動出力信号の差動信号利得と、その同相信号利得は両方ともＣｉｎ／Ｃｆとなる。

後述するが、パイプラインＡＤ変換器を実現するためには、図３に示す差動スイッチトキャパシタ回路１００を複数段、縦列接続する必要がある。差動スイッチトキャパシタ回路１００の差動信号利得は通常２以上であるため、比較例では数段接続するだけで非常に大きな同相信号利得が発生する。

これに対して実施例１に係る差動スイッチトキャパシタ回路１００では、同相信号利得を１に設定しても差動信号利得を１を超える値に設定できる。例えば、Ｃｉｎ：Ｃｆ：Ｃｃ＝１：５／８：３／８に設定すれば、同相信号利得を１に設定しつつ差動信号利得を４に設定できる。このように実施例１に係る差動スイッチトキャパシタ回路１００は複数段、縦列接続しても同相信号利得が増加しない。従って同相信号ノイズが入力されても、安定した動作が保障される。

（実施例２）
実施例１で説明したように上述の正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍに、電流源を持たないインバータ構成を採用している。この場合、出力同相電圧を一定電圧に安定させるための補償電圧をフィードバックする制御電流源を設けることができない。

図５は、本発明の実施例２に係る差動スイッチトキャパシタ回路１００の構成を示す図である。実施例２に係る差動スイッチトキャパシタ回路１００は、差動入力部１０、増幅部２０及び制御部３０（不図示）に加えて同相電圧制御部４０を備える。同相電圧制御部４０は、増幅部２０の差動出力電圧をもとに同相電圧変動を検出し、その変動を補償するための電圧を増幅部２０の入力にフィードバックする。これにより差動スイッチトキャパシタ回路１００の同相電圧を安定化させる。

図６は、図５の同相電圧制御部４０の構成例１を示す図である。増幅部２０からの差動出力は中点電圧検出部４１に入力される。中点電圧検出部４１は、直列接続された同じ抵抗値の抵抗Ｒ４１と抵抗Ｒ４２を有し、抵抗Ｒ４１及び抵抗Ｒ４２は、増幅部２０から入力された差動出力電圧を分圧して同相出力電圧を出力する。出力された同相出力電圧は、スイッチＳ４１を介して容量Ｃ４１にサンプルされる。スイッチＳ４１は、制御信号φ２により制御される。容量Ｃ４１にサンプルされた増幅部２０の同相出力電圧は、正相増幅部４２に入力される。

図５における増幅部２０の同相信号利得の符号が基本的に負であるため、正相増幅部４２の利得の符号は正である必要がある。正相増幅部４２は、オペアンプＯＰ、抵抗Ｒ４３、容量Ｃ４２を有する。抵抗Ｒ４３は、オペアンプＯＰの反転入力端子に接続され、当該反転入力端子に同相基準電圧を入力する。容量Ｃ４２は、オペアンプＯＰの出力端子と反転入力端子間に接続される。容量Ｃ４１にサンプルされた増幅部２０の同相出力電圧は、オペアンプＯＰの非反転入力端子に入力される。このように構成された正相増幅部４２の出力は、入力された増幅部２０の同相出力電圧と、同相基準電圧の差電圧を積分したものとなり、その伝達関数の符号は正となる。

正相増幅部４２の出力電圧は、容量Ｃ４３及び容量Ｃ４４にサンプルされる。容量Ｃ４３にサンプルされた電圧は、増幅部２０の演算期間に、増幅部２０の第１入力ノードＮ１に出力される。容量Ｃ４４にサンプルされた電圧は、増幅部２０の演算期間に、増幅部２０の第２入力ノードＮ２に出力される。容量Ｃ４３は正相側入力容量Ｃｉｎｐの一部であってもよい。同様に容量Ｃ４４は逆相側入力容量Ｃｉｎｍの一部であってもよい。後述するようにパイプラインＡＤ変換器に差動スイッチトキャパシタ回路１００を使用する場合、正相側入力容量Ｃｉｎｐ及び逆相側入力容量Ｃｉｎｍはそれぞれ容量アレイで構成される。その場合、正相側容量アレイを構成する１個の容量を容量Ｃ４３に、逆相側容量アレイを構成する１個の容量を容量Ｃ４４に割り当てることができる。

図７は、図５の同相電圧制御部４０の構成例２を示す図である。正相増幅部４２の伝達関数は必ずしも積分操作を含むものでなくてもよい。図７の正相増幅部４２は、オペアンプＯＰ、抵抗Ｒ４３、抵抗Ｒ４４を有する。この正相増幅部４２では周波数にかかわらず固定の正利得を持つ。このように構成された正相増幅部４２の出力は、入力された増幅部２０の同相出力電圧と、同相基準電圧の差電圧を固定の正利得で増幅した値となる。正相増幅部４２の出力電圧は抵抗Ｒ４５及び抵抗Ｒ４６を介して、増幅部２０の第１入力ノードＮ１及び第２入力ノードＮ２にそれぞれフィードバックされる。

このように実施例２によれば、疑似差動アンプ等の電流源を持たないアンプを用いて差動スイッチトキャパシタ回路を構成しても、その差動出力信号から同相出力信号を検出して、その同相電圧ノイズを補償するフィードバック制御が可能となる。即ち、電流源を持たないアンプを用いた差動スイッチトキャパシタ回路の同相出力電圧を容易に安定させることができる。

（実施例３）
図８（ａ）、（ｂ）は、本発明の実施例３に係る差動スイッチトキャパシタ回路１００を説明するための図である。図８（ａ）、（ｂ）では説明を単純化するため正相側の構成のみを描いている。図８（ａ）は、比較例に係る差動スイッチトキャパシタ回路１００の正相側の模式図を示す。正相側短絡スイッチＳｆｐがオンすることにより、正相側アンプＩＮＡｐの入力端子と出力端子間が短絡される。入出力端子間が短絡すると、正相側アンプＩＮＡｐの入出力は安定した電位に収束する。

スイッチＳｉ１ｐがオンすると、差動入力信号の正相側入力信号が正相側入力容量Ｃｉｎｐに入力される。この時、正相側入力信号に含まれる周波数成分が非常に高い場合、正相側短絡スイッチＳｆｐのオン抵抗成分と、正相側入力容量Ｃｉｎｐによってハイパスフィルタが形成される。このハイパスフィルタにより、正相側入力信号の高周波成分が正相側短絡スイッチＳｆｐの両端に現れてしまう。この正相側入力信号の高周波成分は、正相側帰還容量Ｃｆｐに漏れ、差動スイッチトキャパシタ回路１００の動作に悪影響を及ぼす。

図８（ｂ）は、本発明の実施例３に係る差動スイッチトキャパシタ回路１００の正相側と、逆相側の一部の模式図を示す。図８（ｂ）では、差動入力信号の正相側入力信号を差動スイッチトキャパシタ回路１００にサンプリングする際、逆相側入力信号をサンプリングしている第２逆相側入力容量Ｃｉｎ２ｍの他端を、クロススイッチ部５０を介して正相側アンプＩＮＡｐの入力端子に接続する。これにより、正相側入力信号の高周波成分と、逆相側入力信号の高周波成分が正相側アンプＩＮＡｐの仮想接地点に入力されることになり、両高周波成分が正相側アンプＩＮＡｐの仮想接地点で打ち消される。従って差動入力信号のサンプリング時に、正相側入力信号の高周波成分が正相側帰還容量Ｃｆｐに悪影響を与えることがなく、高周波信号入力時にも差動スイッチトキャパシタ回路１００の安定動作が可能となる。

本発明の実施例３に係る差動スイッチトキャパシタ回路１００は、差動入力部１０、増幅部２０及び制御部３０に加えて、クロススイッチ部５０を備える。図９は、本発明の実施例３に係る差動スイッチトキャパシタ回路１００の差動入力部１０及びクロススイッチ部５０の構成を示す図である。

実施例３では図３の正相側入力部１１が、第１正相側入力部１１と第２正相側入力部１３に分割される。同様に図３の逆相側入力部１２が、第１逆相側入力部１２と第２逆相側入力部１４に分割される。これに伴い図４（ａ）、（ｂ）の正相側入力容量Ｃｉｎｐが、第１正相側入力容量Ｃｉｎ１ｐと第２正相側入力容量Ｃｉｎ２ｐに分割される。同様に逆相側入力容量Ｃｉｎｍが、第１逆相側入力容量Ｃｉｎ１ｍと第２逆相側入力容量Ｃｉｎ２ｍに分割される。第１正相側入力容量Ｃｉｎ１ｐと第２正相側入力容量Ｃｉｎ２ｐは、容量値が実質的に等しくなるよう分割される。同様に第１逆相側入力容量Ｃｉｎ１ｍと第２逆相側入力容量Ｃｉｎ２ｍも、容量値が実質的に等しくなるよう分割される。

第１正相側入力容量Ｃｉｎ１ｐの出力経路は、正相側アンプＩＮＡｐの入力端子に固定的に接続される。第１逆相側入力容量Ｃｉｎ１ｍの出力経路は、逆相側アンプＩＮＡｍの入力端子に固定的に接続される。このように第１正相側入力容量Ｃｉｎ１ｐを含む第１正相側入力部１１と、第１逆相側入力容量Ｃｉｎ１ｍを含む第１逆相側入力部１２の出力経路の接続関係は、実施例１と同様である。

クロススイッチ部５０は、第２正相側入力容量Ｃｉｎ２ｐの出力経路を正相側アンプＩＮＡｐの入力端子と逆相側アンプＩＮＡｍの入力端子の間で切り替える。また第２逆相側入力容量Ｃｉｎ２ｍの出力経路を逆相側アンプＩＮＡｍの入力端子と正相側アンプＩＮＡｐの入力端子との間で切り替える。以下、具体的な構成例を挙げる。

図１０は、図９のクロススイッチ部５０の構成例を示す図である。スイッチＳ５１は、第２正相側入力部１３の出力端子と正相側アンプＩＮＡｐの入力端子間に挿入される。スイッチＳ５２は、第２逆相側入力部１４の出力端子と逆相側アンプＩＮＡｍの入力端子間に挿入される。スイッチＳ５３は、第２正相側入力部１３の出力端子と逆相側アンプＩＮＡｍの入力端子間に挿入される。スイッチＳ５４は、第２逆相側入力部１４の出力端子と正相側アンプＩＮＡｐの入力端子間に挿入される。

スイッチＳ５１及びスイッチＳ５２は制御信号φ２で制御され、スイッチＳ５３及びスイッチＳ５４は制御信号φ１で制御される。差動入力信号のサンプリング時には制御信号φ１がアクティブとなるため、スイッチＳ５３及びスイッチＳ５４がオンし、スイッチＳ５１及びスイッチＳ５２がオフする。正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍの演算期間には制御信号φ２がアクティブとなるため、スイッチＳ５１及びスイッチＳ５２がオンし、スイッチＳ５３及びスイッチＳ５４がオフする。

第１正相側入力部１１、第２正相側入力部１３、第１逆相側入力部１２及び第２逆相側入力部１４による差動入力信号のサンプリング期間中、図１０の構成のクロススイッチ部５０は、第２正相側入力容量Ｃｉｎ２ｐの出力経路を逆相側アンプＩＮＡｍの入力端子に接続し、第２逆相側入力容量Ｃｉｎ２ｍの出力経路を正相側アンプＩＮＡｐの入力端子に接続する。当該サンプリング期間中、正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオンし、第１正相側入力部１１及び第２正相側入力部１３にそれぞれ含まれる正相側入力スイッチは正相入力信号を選択し、第１逆相側入力部１２及び第２逆相側入力部１４にそれぞれ含まれる逆相側入力スイッチは逆相入力信号を選択する。

正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍの演算期間中、図１０の構成のクロススイッチ部５０は、第２正相側入力容量Ｃｉｎ２ｐの出力経路を正相側アンプＩＮＡｐの入力端子に接続し、第２逆相側入力容量Ｃｉｎ２ｍの出力経路を逆相側アンプＩＮＡｍの入力端子に接続する。当該演算期間中、正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオフし、第１正相側入力部１１及び第２正相側入力部１３にそれぞれ含まれる正相側入力スイッチはリファレンス信号を選択し、第１逆相側入力部１２及び第２逆相側入力部１４にそれぞれ含まれる逆相側入力スイッチもリファレンス信号を選択する。

以上の構成及び動作ではサンプリング期間中、正相側アンプＩＮＡｐに漏れる第１正相側入力容量Ｃｉｎ１ｐからの高周波信号と、第２逆相側入力容量Ｃｉｎ２ｍからの高周波信号が逆相となる。従って正相側アンプＩＮＡｐの仮想接地点で互いに打ち消し合って信号成分を略ゼロにできる。同様に逆相側アンプＩＮＡｍに漏れる第１逆相側入力容量Ｃｉｎ１ｍからの高周波信号と、第２正相側入力容量Ｃｉｎ２ｐからの高周波信号も逆相となり、逆相側アンプＩＮＡｍの仮想接地点で互いに打ち消し合って信号成分を略ゼロにできる。

なお第１正相側入力容量Ｃｉｎ１ｐと第２正相側入力容量Ｃｉｎ２ｐは、実施例１の正相側入力容量Ｃｉｎｐを等分割したものである。従って第１正相側入力容量Ｃｉｎ１ｐと第２正相側入力容量Ｃｉｎ２ｐにサンプリングされる電荷は、実施例１の正相側入力容量Ｃｉｎｐにサンプリングされる電荷と等しくなる。演算期間中は、第１正相側入力容量Ｃｉｎ１ｐと第２正相側入力容量Ｃｉｎ２ｐの出力経路が両方とも正相側アンプＩＮＡｐの入力ノードＮ１に接続される。従って高周波成分を相殺する作用を除き、実施例１と実施例３では同様の演算結果となる。

このように実施例３によれば、正相側入力容量と逆相側入力容量をそれぞれ２系統に分割し、クロススイッチ部５０を設ける。これにより、差動入力信号のサンプリング時に正相側帰還容量Ｃｆｐ及び逆相側帰還容量Ｃｆｍに、差動入力信号の高周波成分がノイズとして蓄積されることを防止できる。従って差動スイッチトキャパシタ回路１００の安定動作が可能となる。

（実施例４）
実施例４は、実施例１−３に係る差動スイッチトキャパシタ回路１００をパイプライン型ＡＤ変換器に適用する例を説明する。図１１は、パイプライン型ＡＤ変換器５００の構成を示す図である。パイプライン型ＡＤ変換器５００は、複数のパイプラインステージ（以下、単にステージという）２００、サブＡＤ変換器３００及びビット合成論理回路４００を備える。各ステージ２００及びサブＡＤ変換器３００はそれぞれ、設定されたビット数のデジタル信号をビット合成論理回路４００に出力し、ビット合成論理回路４００はそれらデジタル信号を組み立てて最終的なデジタル信号を生成する。

図１２は、図１１の各ステージ２００の構成例を示す図である。各ステージ２００は、差動入力部１０、増幅部２０、制御部３０（不図示）、同相電圧制御部４０及びサブＡＤ変換器２５０を備える。前のステージから入力される差動アナログ入力信号は、差動入力部１０とサブＡＤ変換器２５０で並列にサンプリングされる。

サブＡＤ変換器２５０は入力される差動アナログ入力信号を、設定された分解能のデジタル信号に変換する。サブＡＤ変換器２５０は例えば、差動構成のフラッシュ型ＡＤ変換器で構成される。フラッシュ型ＡＤ変換器は複数のコンパレータ及びエンコーダを有する。複数のコンパレータの一方の端子には、ハイサイド基準電位とローサイド基準電位間の電圧を抵抗ラダーで等分割した電圧がそれぞれ入力される。複数のコンパレータの他方の端子には、サンプリングされたアナログ信号が並列に入力される。複数のコンパレータの出力は温度計コードとなる。複数のコンパレータは温度計コードを差動入力部１０及びエンコーダに出力する。エンコーダは、複数のコンパレータから出力された温度計コードをバイナリコードに変換してビット合成論理回路４００に出力する。

差動入力部１０、増幅部２０、制御部３０（不図示）及び同相電圧制御部４０は、差動スイッチトキャパシタ回路１００を構成する。差動スイッチトキャパシタ回路１００は、前のステージから入力される差動アナログ入力信号をサンプリングする。差動スイッチトキャパシタ回路１００は、サンプリングした差動アナログ入力信号から、サブＡＤ変換器２５０により変換されたデジタル信号に相当するアナログ信号を減算して差動残差アナログ信号を生成する。当該デジタル信号は、サブＡＤ変換器２５０から上記の温度計コードで渡される。差動スイッチトキャパシタ回路１００は、サブＡＤ変換器２５０の分解能に応じた増幅率で差動残差アナログ信号を増幅し、後のステージに出力する。

増幅部２０の構成は実施例１で説明した通りであり、同相電圧制御部４０の構成は実施例２で説明した通りである。実施例４では、実施例３で説明した差動入力部１０の構成を応用する。

実施例４、５では、３個のステージ２００を備えるパイプライン型ＡＤ変換器５００で、アナログ信号を９ビットのデジタル信号に変換する例を想定する。その内訳は、第１ステージ２００で２ビット、第２ステージ２００で２ビット、第３ステージ２００で２ビット、最後のサブＡＤ変換器３００で３ビットをそれぞれ変換する。第１〜第３ステージ２００に搭載されるサブＡＤ変換器２５０には、２．５ビット仕様の変換器を使用する。

図１３は、本発明の実施例４に係る差動入力部１０の構成例１を示す図である。第１正相側入力部１１は複数の入力回路１１１〜１１８を有し、第２正相側入力部１３は複数の入力回路１３１〜１３８を有し、第１逆相側入力部１２は複数の入力回路１２１〜１２８を有し、第２逆相側入力部１４は複数の入力回路１４１〜１４８を有する。

図１４（ａ）、（ｂ）は、図１３の入力回路１１１を説明するための図である。図１４（ａ）は、図１３の入力回路１１１の構成を示す図である。入力回路１１１は、スイッチＳｉ１１ｐ、スイッチＳｉ１２ｐ、スイッチＳｉ１３ｐ、容量Ｃｉｎ１１ｐを有する。スイッチＳｉ１１ｐの一端には差動入力信号の正相入力信号が入力される。スイッチＳｉ１２ｐの一端には、ハイサイドリファレンス信号ＶＲＨが印加される。スイッチＳｉ１３ｐの一端には、ローサイドリファレンス信号ＶＲＬが印加される。スイッチＳｉ１１ｐ、スイッチＳｉ１２ｐ及びスイッチＳｉ１３ｐの他端は、容量Ｃｉｎ１１ｐの一端に接続される。容量Ｃｉｎ１１ｐの他端は、正相側アンプＩＮＡｐの入力ノードＮ１に接続される。スイッチＳｉ１１ｐは制御信号φ１で制御され、スイッチＳｉ１２ｐは制御信号φ３で制御され、スイッチＳｉ１３ｐは制御信号φ４で制御される。

図１４（ｂ）は、制御信号φ３、制御信号φ４の生成回路の構成例を示す図である。当該生成回路は、サブＡＤ変換器２５０と差動入力部１０の間に設けられる。当該生成回路はＡＮＤゲート６１とＡＮＤゲート６２を有する。ＡＮＤゲート６１の一方の入力端子には制御信号φ２が制御され、他方の入力端子にサブＡＤ変換器２５０の正相出力信号（上述の温度計コード）が入力される。ＡＮＤゲート６１は両信号の論理積信号を制御信号φ３として出力する。ＡＮＤゲート６２の一方の入力端子には制御信号φ２が制御され、他方の入力端子にサブＡＤ変換器２５０の正相出力信号（上述の温度計コード）の反転信号が入力される。ＡＮＤゲート６１は両信号の論理積信号を制御信号φ４として出力する。

ＡＮＤゲート６１とＡＮＤゲート６２により構成される生成回路は、制御信号φ２がハイレベルの期間において、サブＡＤ変換器２５０の出力信号がハイレベルのとき制御信号φ３をハイレベル、制御信号φ４をローレベルとし、サブＡＤ変換器２５０の出力信号がローレベルのとき制御信号φ３をローレベル、制御信号φ４をハイレベルとする。

入力回路１１２〜１１８も入力回路１１１と同様の構成である。また第２正相側入力部１３の入力回路１３１〜１３８も入力回路１１１と同様の構成である。第１逆相側入力部１２の入力回路１２１〜１２８及び第２逆相側入力部１４の入力回路１４１〜１４８は、入力回路１１１に対して以下の点が変更される。スイッチＳｉ１１ｐの一端には差動入力信号の正相入力信号ではなく逆相入力信号が入力される。ＡＮＤゲート６１及びＡＮＤゲート６２のそれぞれの他方の入力端子に、サブＡＤ変換器２５０の正相出力信号ではなく、逆相出力信号が入力される。

２．５ビット仕様のサブＡＤ変換器２５０を使用する場合、第１正相側入力部１１、第２正相側入力部１３、第１逆相側入力部１２及び第２逆相側入力部１４は、それぞれ８個の入力回路を有する。

図１５は、実施例４に係る、各ステージ２００で実現すべき伝達関数を示す図である。図１５は、２．５ビット仕様のサブＡＤ変換器２５０に対応した７区間に分割されたロバートソン・プロットを示している。この例ではｎ＝３となる。

図１６は、サブＡＤ変換器２５０に入力される差動入力信号レベルと、複数の入力回路のスイッチの関係を示す図である。差動入力信号の正相入力信号レベルまたは逆相入力信号レベルは７区分される。従ってサブＡＤ変換器２５０の分解能は７である。通常、容量アレイは偶数個の容量で構成されるため第１正相側入力部１１、第２正相側入力部１３、第１逆相側入力部１２及び第２逆相側入力部１４には、それぞれ８個の容量が必要となる。

図１６では、差動入力信号の正相入力信号レベルまたは逆相入力信号レベルと、第１正相側入力部１１、第２正相側入力部１３、第１逆相側入力部１２または第２逆相側入力部１４に含まれる８個の入力回路内のスイッチの関係を示している。以下、入力された差動入力信号の正相入力信号レベルが５／８〜１の範囲内の場合の例を説明する。

この場合、第１正相側入力部１１または第２正相側入力部１３に含まれる７個の入力回路１１１〜１１７のスイッチＳｉ１２ｐが制御信号φ３によりオンされ、１個の入力回路１１８のスイッチＳｉ１３ｐが制御信号φ４によりオンされる。これにより正相側アンプＩＮＡｐの増幅期間中、第１正相側入力部１１の８個の容量のうち７個の容量の一端にハイサイドリファレンス信号ＶＲＨが印加され、１個の容量の一端にローサイドリファレンス信号ＶＲＨが印加される。

これにより、サブＡＤ変換器２５０に入力された正相入力信号が、８個の容量の合成容量のリファレンス信号として復元される。これら８個の容量から正相側帰還容量Ｃｆｍに転送される電荷は、サンプリングされた信号の電圧とリファレンス信号の電圧との差分電圧と、８個の容量の合成容量値にもとづき決定される。当該リファレンス信号がゼロでない場合、８個の容量の一端に印加される電圧を減じることになる。サブＡＤ変換器２５０に入力される差動入力信号の正相入力信号レベルが大きいほど、ハイサイドリファレンス信号ＶＲＨが選択されるスイッチが多くなり、大きな電圧を減じることになる。

以上の原理により差動スイッチトキャパシタ回路１００は、サンプリングしたアナログ入力信号から、サブＡＤ変換器２５０により変換されたデジタル信号に相当するアナログ信号を減算した残差アナログ信号を生成できる。２．５ビット仕様のサブＡＤ変換器２５０を使用する場合、差動スイッチトキャパシタ回路１００は、生成した残差アナログ信号を４倍に増幅して後のステージ２００に出力する。４倍にすることにより、各ステージ２００の差動スイッチトキャパシタ回路１００及びサブＡＤ変換器２５０の使用する電圧レンジを合わせることができる。

以下、回路構成を具体的に説明する。以下、図１４（ａ）のスイッチＳｉ１１ｐ、スイッチＳｉ１２ｐ、スイッチＳｉ１３ｐの３個のスイッチを総称して正相側入力スイッチと呼ぶ。それら３個のスイッチに対応する逆相側の３個のスイッチを総称して逆相側入力スイッチと呼ぶ。正相側入力スイッチは、前のステージから入力される差動アナログ入力信号の正相入力信号、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬのいずれかを選択して、１個の正相側入力容量に供給する。正相側入力スイッチは並列に複数設けられる。逆相側入力スイッチは、前のステージから入力される差動アナログ入力信号の逆相入力信号、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬのいずれかを選択して、１個の逆相側入力容量に供給する。逆相側入力スイッチも並列に複数設けられる。図１３の例では、正相側入力スイッチ及び逆相側入力スイッチはそれぞれ１６個設けられる。

正相側入力容量は並列に複数設けられ、複数の正相側入力スイッチをそれぞれ介して正相入力信号をサンプリングする。複数の正相側入力容量は、第１グループの正相側入力容量と第２グループの正相側入力容量に実質的に等分割される。複数の正相側入力容量は、サブＡＤ変換器２５０の分解能の２倍の数に対応した数（図１３の例では１６個）の容量であり、８個の第１グループの正相側入力容量と８個の第２グループの正相側入力容量に分割される。各正相側入力容量は、当該分解能の最小単位に対応する容量値の半分の容量値に設定される。

逆相側入力容量は並列に複数設けられ、複数の逆相側入力スイッチをそれぞれ介して逆相入力信号をサンプリングする。複数の逆相側入力容量は、第１グループの逆相側入力容量と第２グループの逆相側入力容量に実質的に等分割される。複数の逆相側入力容量は、サブＡＤ変換器２５０の分解能の２倍の数に対応した数（図１３の例では１６個）の容量であり、８個の第１グループの逆相側入力容量と８個の第２グループの逆相側入力容量に分割される。各逆相側入力容量は、当該分解能の最小単位に対応する容量値の半分の容量値に設定される。

第１グループの正相側入力容量は、第１正相側入力部１１に設けられる８個の容量であり、第２グループの正相側入力容量は、第２正相側入力部１３に設けられる８個の容量である。第１グループの逆相側入力容量は、第１逆相側入力部１２に設けられる８個の容量であり、第２グループの逆相側入力容量は、第２逆相側入力部１４に設けられる８個の容量である。

第１及び第２グループの正相側入力容量にサンプリングされた信号は、正相側アンプＩＮＡｐの演算期間中に正相側アンプＩＮＡｐに入力される。第１及第２グループの逆相側入力容量にサンプリングされた信号は、逆相側アンプＩＮＡｍの演算期間中に逆相側アンプＩＮＡｍに入力される。

クロススイッチ部５０は、第２グループの正相側入力容量の出力経路を正相側アンプＩＮＡｐの入力端子と逆相側アンプＩＮＡｍの入力端子の間で切り替える。またクロススイッチ部５０は、第２グループの逆相側入力容量の出力経路を逆相側アンプＩＮＡｍの入力端子と正相側アンプＩＮＡｐの入力端子の間で切り替える。第１グループの正相側入力容量の出力経路は、正相側アンプＩＮＡｐの入力端子に固定的に接続される。第１グループの逆相側入力容量の出力経路は、逆相側アンプＩＮＡｍの入力端子に固定的に接続される。

第１及び第２グループの正相側入力容量および第１及び第２グループの逆相側入力容量による差動アナログ入力信号のサンプリング中、クロススイッチ部５０は、第２グループの正相側入力容量の出力経路を逆相側アンプＩＮＡｍの入力端子に接続し、第２グループの逆相側入力容量の出力経路を正相側アンプＩＮＡｐの入力端子に接続する。当該サンプリング中、正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオンし、複数の正相側入力スイッチは正相入力信号を選択し、複数の逆相側入力スイッチは逆相入力信号を選択する。

正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍの演算期間中、クロススイッチ部５０は、第２グループの正相側入力容量の出力経路を正相側アンプＩＮＡｐの入力端子に接続し、第２グループの逆相側入力容量の出力経路を逆相側アンプＩＮＡｍの入力端子に接続する。当該演算期間中、正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオフする。当該演算期間中、複数の正相側入力スイッチのそれぞれは、サブＡＤ変換器２５０により変換されたデジタル信号に応じて、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬを選択する。当該演算期間中、複数の逆相側入力スイッチのそれぞれは、サブＡＤ変換器２５０により変換されたデジタル信号に応じて、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬを選択する。

図１７は、本発明の実施例４に係る差動入力部１０の構成例２を示す図である。第１正相側入力部１１は複数の入力回路１１１〜１１４を有し、第２正相側入力部１３は複数の入力回路１３５〜１３８を有し、第１逆相側入力部１２は複数の入力回路１２１〜１２４を有し、第２逆相側入力部１４は複数の入力回路１４５〜１４８を有する。

複数の正相側入力容量は、第１グループの正相側入力容量と第２グループの正相側入力容量に実質的に等分割される。構成例２では複数の正相側入力容量は、サブＡＤ変換器２５０の分解能の数に対応した数（図１７の例では８個）の容量であり、４個の第１グループの正相側入力容量と４個の第２グループの正相側入力容量に分割される。各正相側入力容量は、当該分解能の最小単位に対応する容量値に設定される。

複数の逆相側入力容量は、第１グループの逆相側入力容量と第２グループの逆相側入力容量に実質的に等分割される。構成例２では複数の逆相側入力容量は、サブＡＤ変換器２５０の分解能の数に対応した数（図１７の例では８個）の容量であり、４個の第１グループの逆相側入力容量と４個の第２グループの逆相側入力容量に分割される。各逆相側入力容量は、当該分解能の最小単位に対応する容量値に設定される。

第１グループの正相側入力容量は、第１正相側入力部１１に設けられる４個の容量であり、第２グループの正相側入力容量は、第２正相側入力部１３に設けられる４個の容量である。第１グループの逆相側入力容量は、第１逆相側入力部１２に設けられる４個の容量であり、第２グループの逆相側入力容量は、第２逆相側入力部１４に設けられる４個の容量である。

このように実施例４によれば、実施例３で述べたサンプリング時に差動入力信号の高周波成分が漏れてノイズとして蓄積することを防止できる差動スイッチトキャパシタ回路１００を、パイプライン型ＡＤ変換器５００の各ステージ２００に適用できる。従って、差動入力信号に高周波信号が含まれる場合でも、パイプライン型ＡＤ変換器５００の各ステージ２００の動作を高精度で安定したものにできる。

なお実施例４で述べた差動スイッチトキャパシタ回路１００は、パイプライン型ＡＤ変換器５００の全てのステージ２００に適用してもよいし、一部のステージ２００に適用してもよい。一部のステージ２００に適用する場合、最も高精度が要求される最上位のステージ２００に適用することが望ましい。また最上位のステージ２００から下位側に順番に所定数のステージ２００に適用してもよい。

実施例４の構成例２では正相側および逆相側のそれぞれにおいて、入力容量の容量値を変えずに入力容量の数を半分に分ける例を示した。入力容量の数が奇数の場合は、相殺する高周波成分同士が対称とならないため、構成例２は入力容量の数が偶数の場合に使用することが望ましい。

（実施例５）
実施例４で述べたように正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍの演算期間中、各入力容量には２種類の異なる電圧（ハイサイドリファレンス信号ＶＲＨ、ローサイドリファレンス信号ＶＲＬ）のいずれかが印加される。従って自己のステージ２００の入力容量に蓄積された電荷の影響を受けてから、前のステージ２００の出力信号がセトリングすることになる。その残留電荷の影響によりセトリングが遅くなることもある。このように各ステージ２００の出力信号は、後のステージ２００の入力容量に対して信号依存性を持つため、歪みやすくなる。実施例５では、この信号依存性がなくなるよう制御することにより、各ステージ２００の出力信号を歪みにくくする。

図１８は、本発明の実施例５に係る差動入力部１０の構成例を示す図である。図１９は、本発明の実施例５に係る差動スイッチトキャパシタ回路１００に含まれる制御部３０を示す図である。第１入力部１１ａは複数の入力回路１１１〜１１８を有し、第２入力部１２ａは複数の入力回路１２１〜１２８を有し、第３入力部１３ａは複数の入力回路１３１〜１３８を有し、第４入力部１４ａは複数の入力回路１４１〜１４８を有する。

第１入力部１１ａ、第２入力部１２ａ、第３入力部１３ａ及び第４入力部１４ａは、図１３の第１正相側入力部１１、第１逆相側入力部１２、第２正相側入力部１３及び第２逆相側入力部１４にそれぞれ対応する。ただし実施例５では第３入力部１３ａ及び第４入力部１４ａがサンプリングする信号が正相入力信号または逆相入力信号に固定されないため名称を変更している。

実施例５に係る差動スイッチトキャパシタ回路１００は、第１クロススイッチ部５０ａと第２クロススイッチ部５０ｂを有する。第２クロススイッチ部５０ｂは、実施例３、４のクロススイッチ部５０に対応する。第１クロススイッチ部５０ａは差動入力信号の正相入力信号の入力先を、第３入力部１３ａと第４入力部１４ａの間で切り替える。また第１クロススイッチ部５０ａは差動入力信号の逆相入力信号の入力先を、第４入力部１４ａと第３入力部１３ａの間で切り替える。

第２クロススイッチ部５０ｂは、第３入力部１３ａの出力経路を正相側アンプＩＮＡｐの入力ノードＮ１と逆相側アンプＩＮＡｍの入力ノードＮ２の間で切り替える。また第２クロススイッチ部５０ｂは、第４入力部１４ａの出力経路を逆相側アンプＩＮＡｍの入力ノードＮ２と正相側アンプＩＮＡｐの入力ノードＮ１との間で切り替える。

制御部３０は制御信号φ１、制御信号φ２、制御信号φ１’及び制御信号φ２’を各素子に供給する。制御信号φ１、制御信号φ２、制御信号φ１’及び制御信号φ２’は、図１９に示すように正論理で重なり合わない４相クロックである。制御信号φ１及び制御信号φ１’は、差動入力信号のサンプリング期間を規定するクロック信号である。制御信号φ２及び制御信号φ２’は、正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍの演算期間を規定するクロック信号である。制御信号φ２及び制御信号φ２’のアクティブ期間にサブＡＤ変換器２５０はデジタル信号ＡＤ８−１を、差動入力部１０及びビット合成論理回路４００に出力する。サブＡＤ変換器２５０のデジタル信号ＡＤ８−１は、制御信号φ１及び制御信号φ３の立ち下がりエッジタイミングで確定する。

信号選択部６５は、サブＡＤ変換器２５０と差動入力部１０の間に設けられる。サブＡＤ変換器２５０の出力デジタル信号ＡＤ８−１は、第１入力部１１ａ及び第２入力部１２ａに信号選択部６５を介さずに供給され、第３入力部１３ａ及び第４入力部１４ａに信号選択部６５を介して供給される。

信号選択部６５は、制御信号φ２’がノンアクティブな期間に入力される当該出力デジタル信号ＡＤ８−１の正相出力信号を第３入力部１３ａに供給し、その逆相出力信号を第４入力部１４ａに供給する。信号選択部６５は、制御信号φ２’がアクティブな期間に入力される当該出力デジタル信号ＡＤ８−１の正相出力信号を第４入力部１４ａに供給し、その逆相出力信号を第３入力部１３ａに供給する。図１８では信号選択部６５を通った後の出力デジタル信号をＡＤ’８−１と表記している。

図２０（ａ）−（ｄ）は、図１８の差動入力部１０の動作を説明するための模式図である。図２０（ａ）は、制御信号φ１がアクティブとなるリセットフェーズ（サンプリングフェーズ）の第１入力部１１ａ〜第４入力部１４ａの状態を示す。図２０（ｂ）は、制御信号φ２がアクティブとなるアンプフェーズ（演算フェーズ）の第１入力部１１ａ〜第４入力部１４ａの状態を示す。図２０（ｃ）は、制御信号φ１’がアクティブとなるリセットフェーズの第１入力部１１ａ〜第４入力部１４ａの状態を示す。図２０（ｄ）は、制御信号φ４がアクティブとなるアンプフェーズの第１入力部１１ａ〜第４入力部１４ａの状態を示す。

まず図２０（ｂ）の、制御信号φ２がアクティブとなるアンプフェーズを説明する。このアンプフェーズ時点でサブＡＤ変換器２５０の出力デジタル信号ＡＤ８−１は確定している。従って第１入力部１１ａ及び第３入力部１３ａの各々に含まれる８個の容量の内、いくつにハイサイドリファレンス信号ＶＲＨが入力され、いくつにローサイドリファレンス信号ＶＲＬが入力されるかも確定している。一方、第２入力部１２ａ及び第４入力部１４ａの各々に含まれる８個の容量に入力されるリファレンス信号は、第１入力部１１ａ及び第３入力部１３ａの逆になる。第１入力部１１ａ及び第３入力部１３ａの出力経路は正相側アンプＩＮＡｐの入力端子に接続され、第２入力部１２ａ及び第４入力部１４ａの出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。

以下、第１入力部１１ａ及び第３入力部１３ａの各々に含まれる８個の容量の内、６個にハイサイドリファレンス信号ＶＲＨが入力され、２個にローサイドリファレンス信号ＶＲＬが入力される例を考える。この場合、第２入力部１２ａ及び第４入力部１４ａの各々に含まれる８個の容量の内、２個にハイサイドリファレンス信号ＶＲＨが入力され、６個にローサイドリファレンス信号ＶＲＬが入力されることになる。

図２０（ａ）−（ｄ）では、第１入力部１１ａ及び第３入力部１３ａの各々に含まれる複数の容量の内、ハイサイドリファレンス信号ＶＲＨが入力される個数をＰと表記し、ローサイドリファレンス信号ＶＲＬが入力される個数をＭと表記している。第２入力部１２ａ及び第４入力部１４ａの入力個数は、第１入力部１１ａ及び第３入力部１３ａと逆になるためＰ、Ｍにバーを付加している。第１入力部１１ａのＰと第２入力部１２ａのＰの合計は常に８であり、第１入力部１１ａのＭと第２入力部１２ａのＭの合計も常に８である。第３入力部１３ａと第４入力部１４ａの関係も同様である。

次に図２０（ｃ）の、制御信号φ１’がアクティブとなるリセットフェーズを説明する。このリセットフェーズでは差動入力信号の正相入力信号が第１入力部１１ａ及び第４入力部１４ａにサンプリングされ、逆相入力信号が第２入力部１２ａ及び第３入力部１３ａにサンプリングされる。第１入力部１１ａ及び第３入力部１３ａの出力経路は正相側アンプＩＮＡｐの入力端子に接続され、第２入力部１２ａ及び第４入力部１４ａの出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。従って実施例３、４で説明したように正相入力信号の高周波成分と逆相入力信号の高周波成分を相殺しながらサンプリングできる。

図２０（ｃ）には、図２０（ｂ）に示した直前のアンプフェーズの容量の接続関係（Ｐ、Ｍ）を引き続き表記している。第１入力部１１ａ及び第４入力部１４ａに含まれる１６個の容量の内、直前のアンプフェーズでハイサイドリファレンス信号ＶＲＨが入力されている個数は８個であり、ローサイドリファレンス信号ＶＲＬが入力されている個数も８個である。同様に第２入力部１２ａ及び第３入力部１３ａに含まれる１６個の容量の内、直前のアンプフェーズでハイサイドリファレンス信号ＶＲＨが入力されている個数は８個であり、ローサイドリファレンス信号ＶＲＬが入力されている個数も８個である。

次に図２０（ｄ）の、制御信号φ２’がアクティブとなるアンプフェーズを説明する。このアンプフェーズ時点でサブＡＤ変換器２５０の新たな出力デジタル信号ＡＤ８−１は確定している。第１入力部１１ａ及び第４入力部１４ａの出力経路は正相側アンプＩＮＡｐの入力端子に接続され、第２入力部１２ａ及び第３入力部１３ａの出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。直前のリセットフェーズで第１入力部１１ａ及び第４入力部１４ａに正相入力信号をサンプリングし、第２入力部１２ａ及び第３入力部１３ａに逆相入力信号をサンプリングしているため、第３入力部１３ａ及び第４入力部１４ａの出力経路はクロス接続となる。

最後に図２０（ａ）の、制御信号φ１がアクティブとなるリセットフェーズを説明する。このリセットフェーズでは差動入力信号の正相入力信号が第１入力部１１ａ及び第３入力部１３ａにサンプリングされ、逆相入力信号が第２入力部１２ａ及び第４入力部１４ａにサンプリングされる。第１入力部１１ａ及び第４入力部１４ａの出力経路は正相側アンプＩＮＡｐの入力端子に接続され、第２入力部１２ａ及び第３入力部１３ａの出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。従って実施例３、４で説明したように正相入力信号の高周波成分と逆相入力信号の高周波成分を相殺しながらサンプリングできる。

図２０（ａ）には、図２０（ｄ）に示した直前のアンプフェーズの容量の接続関係（Ｐ、Ｍ）を引き続き表記している。第１入力部１１ａ及び第３入力部１３ａに含まれる１６個の容量の内、直前のアンプフェーズでハイサイドリファレンス信号ＶＲＨが入力されている個数は８個であり、ローサイドリファレンス信号ＶＲＬが入力されている個数も８個である。同様に第２入力部１２ａ及び第４入力部１４ａに含まれる１６個の容量の内、直前のアンプフェーズでハイサイドリファレンス信号ＶＲＨが入力されている個数は８個であり、ローサイドリファレンス信号ＶＲＬが入力されている個数も８個である。

図２０（ａ）〜２０（ｄ）に示すように制御信号φ１→制御信号φ２→制御信号φ１’→制御信号φ２’→の順番で各スイッチを繰り返し切り替える。これにより前のステージのアンプ出力に対する、アンプフェーズ時に入力容量に蓄積された電荷の影響を一定にできる。

以下、回路構成を具体的に説明する。第１入力部１１ａは第１グループの入力スイッチと第１グループの入力容量を有する。第２入力部１２ａは第２グループの入力スイッチと第２グループの入力容量を有する。第３入力部１３ａは第３グループの入力スイッチと第３グループの入力容量を有する。第４入力部１４ａは第４グループの入力スイッチと第４グループの入力容量を有する。

第１グループの入力スイッチは、サブＡＤ変換器２５０の分解能に対応した、並列に設けられる複数のスイッチである。各入力スイッチは、前のステージから入力される差動アナログ入力信号の正相入力信号、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬのいずれかを選択する。第１グループの入力容量は、サブＡＤ変換器２５０の分解能に対応した、並列に設けられる複数の容量である。第１グループの入力容量は、第１グループの入力スイッチをそれぞれ介して正相入力信号をサンプリングする。図１８の例では、第１グループの入力スイッチ及び第１グループの入力容量はそれぞれ８個設けられる。

第２グループの入力スイッチは、サブＡＤ変換器２５０の分解能に対応した、並列に設けられる複数のスイッチである。各入力スイッチは、前のステージから入力される差動アナログ入力信号の逆相入力信号、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬのいずれかを選択する。第２グループの入力容量は、サブＡＤ変換器２５０の分解能に対応した、並列に設けられる複数の容量である。第２グループの入力容量は、第２グループの入力スイッチをそれぞれ介して逆相入力信号をサンプリングする。図１８の例では、第２グループの入力スイッチ及び第２グループの入力容量もそれぞれ８個設けられる。

第３グループの入力スイッチは、サブＡＤ変換器２５０の分解能に対応した、並列に設けられる複数のスイッチである。各入力スイッチは、前のステージから入力される差動アナログ入力信号の正相入力信号、逆相入力信号、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬのいずれかを選択する。第３グループの入力容量は、サブＡＤ変換器２５０の分解能に対応した、並列に設けられる複数の容量である。第３グループの入力容量は、第３グループの入力スイッチをそれぞれ介して正相入力信号または逆相入力信号をサンプリングする。図１８の例では、第３グループの入力スイッチ及び第３グループの入力容量もそれぞれ８個設けられる。

第４グループの入力スイッチ及び第４グループの入力容量は、第３グループの入力スイッチ及び第３グループの入力容量と同じである。第１〜第４グループの各入力容量は、サブＡＤ変換器２５０の最小単位に対応する容量値の半分の容量値に設定される。

第１グループの入力容量と第３又は第４グループの入力容量にサンプリングされた信号は、正相側アンプＩＮＡｐの演算期間中に正相側アンプＩＮＡｐに入力される。第２グループの入力容量と第４又は第３グループの入力容量にサンプリングされた信号は、逆相側アンプＩＮＡｍの演算期間中に逆相側アンプＩＮＡｍに入力される。

第１クロススイッチ部５０ａは第３グループの入力スイッチに、正相入力信号を供給するか逆相入力信号を供給するか切り替える。また第４グループの入力スイッチに、正相入力信号を供給するか逆相入力信号を供給するか切り替える。第２クロススイッチ部５０ｂは、第３グループの入力容量の出力経路を正相側アンプＩＮＡｐの入力端子と逆相側アンプＩＮＡｍの入力端子の間で切り替える。また第４グループの入力容量の出力経路を逆相側アンプＩＮＡｍの入力端子と正相側アンプＩＮＡｐの入力端子の間で切り替える。第１グループの入力容量の出力経路は、正相側アンプＩＮＡｐの入力端子に固定的に接続される。第２グループの入力容量の出力経路は、逆相側アンプＩＮＡｍの入力端子に固定的に接続される。

第１サンプリングフェーズでは、第１グループの入力容量に正相入力信号が入力され、第１グループの入力容量の出力経路は正相側アンプＩＮＡｐの入力端子に接続される。第２グループの入力容量に逆相入力信号が入力され、第２グループの入力容量の出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。第３グループの入力容量に正相入力信号が入力され、第３グループの入力容量の出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。第４グループの入力容量に逆相入力信号が入力され、第４グループの入力容量の出力経路は正相側アンプＩＮＡｐの入力端子に接続される。正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオンし、第１及び第３グループの入力スイッチは正相入力信号を選択し、第２及び第４グループの入力スイッチは逆相入力信号を選択する。この状態で第１〜第４グループの入力容量に、差動アナログ入力信号をサンプリングする。

第１サンプリングフェーズの後の第１演算フェーズでは、第１及び第３グループの入力容量の出力経路が正相側アンプＩＮＡｐの入力端子に接続され、第２及び第４グループの入力容量の出力経路が逆相側アンプＩＮＡｍの入力端子に接続される。正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオフする。第１〜第４グループの入力スイッチのそれぞれは、サブＡＤ変換器２５０により変換されたデジタル信号に応じて、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬを選択する。

第２サンプリングフェーズでは、第１グループの入力容量に正相入力信号が入力され、第１グループの入力容量の出力経路は正相側アンプＩＮＡｐの入力端子に接続される。第２グループの入力容量に逆相入力信号が入力され、第２グループの入力容量の出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。第３グループの入力容量に逆相入力信号が入力され、第３グループの入力容量の出力経路は正相側アンプＩＮＡｐの入力端子に接続される。第４グループの入力容量に正相入力信号が入力され、第４グループの入力容量の出力経路は逆相側アンプＩＮＡｍの入力端子に接続される。正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオンし、第１及び第４グループの入力スイッチは正相入力信号を選択し、第２及び第３グループの入力スイッチは逆相入力信号を選択する。この状態で第１〜第４グループの入力容量に、差動アナログ入力信号をサンプリングする。

第２サンプリングフェーズの後の第２演算フェーズでは、第１及び第４グループの入力容量の出力経路が正相側アンプＩＮＡｐの入力端子に接続され、第２及び第３グループの入力容量の出力経路が逆相側アンプＩＮＡｍの入力端子に接続される。正相側短絡スイッチＳｆｐ及び逆相側短絡スイッチＳｆｍはオフする。第１〜第４グループの入力スイッチのそれぞれは、サブＡＤ変換器２５０により変換されたデジタル信号に応じて、ハイサイドリファレンス信号ＶＲＨまたはローサイドリファレンス信号ＶＲＬを選択する。

制御部３０は、前のステージ２００から変換対象の差動アナログ入力信号が入力される度に、第１サンプルフェーズと第２サンプルフェーズを切り替える。

以上の説明したように実施例５では、あるサンプリングフェーズの前の演算フェーズにおいて、第１〜第４グループの入力容量のそれぞれに入力されていたハイサイドリファレンス信号ＶＲＨとローサイドリファレンス信号ＶＲＬの影響が前段アンプから見て一定となるように、当該サンプリングフェーズに差動アナログ入力信号の正相入力信号をサンプリングする入力容量と、逆相入力信号をサンプリングする入力容量を切り替える。これにより前のステージ２００のアンプ出力に対する、アンプフェーズ時に入力容量に蓄積された電荷の影響を一定にできる。従って、前のステージ２００のアンプ出力の信号依存性をなくすことができ、歪の少ない高品質なスイッチトキャパシタ動作が可能となる。また実施例４で説明した正相入力信号の高周波成分と逆相入力信号の高周波成分の相殺効果も享受できる。

以上、本発明を実施例１−５をもとに説明した。これらの実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施例１では差動入力信号と差動出力信号の同相信号利得を１に設定しつつ、その差動信号利得を１を超える値に設定する回路構成を示した。変形例では入力容量Ｃｉｎｐ、入力容量Ｃｉｎｍ、正相側帰還容量Ｃｆｐ、逆相側帰還容量Ｃｆｍ、第１クロス容量Ｃｃ１及び第２クロス容量Ｃｃ２の少なくも一つを、インピーダンスを持つ他の素子に置き換えることができる。例えば、全ての容量を抵抗に置き換えて連続時間入力に対応する増幅回路が形成されてもよい。なお各素子の種別を統一したほうがゲイン設定が容易であるが、必ずしも統一されている必要はない。

図２１は、実施例３の変形例に係る、差動スイッチトキャパシタ回路１００の構成を示す図である。実施例３では擬似差動型のアンプとして、正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍを使用する例を挙げた。正相側アンプＩＮＡｐ及び逆相側アンプＩＮＡｍの代わりに一般的な差動アンプＤＡを用いてもよい。その場合、正相側アンプＩＮＡｐの入力端子を差動アンプＤＡの反転入力端子、正相側アンプＩＮＡｐの出力端子を差動アンプＤＡの非反転入力端子、逆相側アンプＩＮＡｍの入力端子を差動アンプＤＡの非反転出力端子、逆相側アンプＩＮＡｍの出力端子を差動アンプＤＡの反転出力端子とそれぞれ読み替えればよい。この場合も、正相入力信号の高周波成分と逆相入力信号の高周波成分の相殺効果を享受できる。

１０ 差動入力部、 １１ 第１正相側入力部、 １２ 第１逆相側入力部、 １３ 第２正相側入力部、 １４ 第２逆相側入力部、 ２０ 増幅部、 ３０ 制御部、 ４０ 同相電圧制御部、 ４１ 中点電圧検出部、 ４２ 正相増幅部、 ５０ クロススイッチ部、 ５０ａ 第１クロススイッチ部、 ５０ｂ 第２クロススイッチ部、 ６１，６２ ＡＮＤゲート、 ６５ 信号選択部、 差動スイッチトキャパシタ回路、 １１１〜１１８，１２１〜１２８，１３１〜１３８，１４１〜１４８ 入力回路、 ２００ ステージ、 ４００ ビット合成論理回路、 ５００ パイプライン型ＡＤ変換器、 ＩＮＡｐ 正相側アンプ、 ＩＮＡｍ 逆相側アンプ、 Ｃｃ１ 第１クロス容量、 Ｃｃ２ 第２クロス容量、 Ｃｉｎ１ｍ 第１逆相側入力容量、 Ｃｉｎ１ｐ 第１正相側入力容量、 Ｃｉｎ２ｍ 第２逆相側入力容量、 Ｃｉｎ２ｐ 第２正相側入力容量、 Ｃｆｐ 正相側帰還容量、 Ｃｆｍ 逆相側帰還容量、 Ｃ４１〜Ｃ４４ 容量、 Ｒ４１〜Ｒ４６ 抵抗、 Ｓｆｐ 正相側短絡スイッチ、 Ｓｆｍ 逆相側短絡スイッチ、 Ｓ４１，Ｓ５１〜Ｓ５４，Ｓｉ１ｍ，Ｓｉ１ｐ，Ｓｉ２ｍ，Ｓｉ２ｐ，Ｓｉ３ｐ，Ｓｉ４ｐ，Ｓｉ１１ｐ，Ｓｉ１２ｐ，Ｓｉ１３ｐ スイッチ。

Claims (6)

1. 複数の変換ステージを備えるパイプライン型のＡＤ変換器であって、
   前記変換ステージは、
   前のステージから入力される差動アナログ入力信号を、設定された分解能のデジタル信号に変換するサブＡＤ変換器と、
   前記サブＡＤ変換器と並列に、前のステージから入力される差動アナログ入力信号をサンプリングし、サンプリングした差動アナログ入力信号から、前記サブＡＤ変換器により変換されたデジタル信号に相当するアナログ信号を減算した差動残差アナログ信号を、前記分解能に応じた増幅率で増幅し、後のステージに出力するスイッチトキャパシタ回路と、を備え、
   前記複数の変換ステージの少なくも一つのスイッチトキャパシタ回路は、
   並列に設けられる複数の入力スイッチ回路と、
   並列に設けられる複数の入力容量と、
   演算期間中に、前記複数の入力容量にサンプリングされた差動入力信号が入力される差動増幅回路と、を有し、
   前記複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号または逆相入力信号のいずれか、ハイサイドリファレンス信号およびローサイドリファレンス信号の３種類のいずれかを選択し、
   前記複数の入力容量は、前記複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号または逆相入力信号のいずれかをサンプリングし、
   あるサンプリング期間の前の演算期間において、前記複数の入力容量のそれぞれに入力されていた信号がハイサイドリファレンス信号であるかローサイドリファレンス信号であるかに応じて、当該サンプリング期間中に差動アナログ入力信号の正相入力信号をサンプリングする入力容量と、逆相入力信号をサンプリングする入力容量を切り替えることを特徴とするＡＤ変換器。
2. 複数の変換ステージを備えるパイプライン型のＡＤ変換器であって、
   前記変換ステージは、
   前のステージから入力される差動アナログ入力信号を、設定された分解能のデジタル信号に変換するサブＡＤ変換器と、
   前記サブＡＤ変換器と並列に、前のステージから入力される差動アナログ入力信号をサンプリングし、サンプリングした差動アナログ入力信号から、前記サブＡＤ変換器により変換されたデジタル信号に相当するアナログ信号を減算した差動残差アナログ信号を、前記分解能に応じた増幅率で増幅し、後のステージに出力するスイッチトキャパシタ回路と、を備え、
   前記複数の変換ステージの少なくも一つのスイッチトキャパシタ回路は、
   並列に設けられる前記分解能に対応した、第１グループの複数の入力スイッチ回路と、
   並列に設けられる前記分解能に対応した、第１グループの複数の入力容量と、
   並列に設けられる前記分解能に対応した、第２グループの複数の入力スイッチ回路と、
   並列に設けられる前記分解能に対応した、第２グループの複数の入力容量と、
   並列に設けられる前記分解能に対応した、第３グループの複数の入力スイッチ回路と、
   並列に設けられる前記分解能に対応した、第３グループの複数の入力容量と、
   並列に設けられる前記分解能に対応した、第４グループの複数の入力スイッチ回路と、
   並列に設けられる前記分解能に対応した、第４グループの複数の入力容量と、
   演算期間中に、前記第１〜４グループの入力容量にサンプリングされた差動入力信号が入力される差動増幅回路と、
   前記第３グループの入力スイッチ回路に、正相入力信号を供給するか逆相入力信号を供給するか切り替え、前記第４グループの入力スイッチ回路に、正相入力信号を供給するか逆相入力信号を供給するか切り替える第１クロススイッチ部と、
   前記第３グループの入力容量の出力経路を前記差動増幅回路の第１入力端子と第２入力端子の間で切り替え、前記第４グループの入力容量の出力経路を前記差動増幅回路の第２入力端子と第１入力端子の間で切り替える第２クロススイッチ部と、を有し、
   前記第１グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、
   前記第１グループの複数の入力容量は、前記第１グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号をサンプリングし、
   前記第２グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の逆相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、
   前記第２グループの複数の入力容量は、前記第２グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の逆相入力信号をサンプリングし、
   前記第３グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号、逆相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、
   前記第３グループの複数の入力容量は、前記第３グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号または逆相入力信号をサンプリングし、
   前記第４グループの複数の入力スイッチ回路の各スイッチ回路は、前のステージから入力される差動アナログ入力信号の正相入力信号、逆相入力信号、ハイサイドリファレンス信号およびローサイドリファレンス信号のいずれかを選択し、
   前記第４グループの複数の入力容量は、前記第４グループの複数の入力スイッチ回路をそれぞれ介して、差動アナログ入力信号の正相入力信号または逆相入力信号をサンプリングし、
   前記第１〜第４グループの各入力容量は、前記分解能の最小単位に対応する容量値の半分の容量値に設定され、
   前記第１グループの入力容量に正相入力信号が入力され、前記第１グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第２グループの入力容量に逆相入力信号が入力され、前記第２グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、前記第３グループの入力容量に正相入力信号が入力され、前記第３グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、前記第４グループの入力容量に逆相入力信号が入力され、前記第４グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続される状態で差動アナログ入力信号をサンプリングする第１サンプリングフェーズと、
   前記第１グループの入力容量に正相入力信号が入力され、前記第１グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第２グループの入力容量に逆相入力信号が入力され、前記第２グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、前記第３グループの入力容量に逆相入力信号が入力され、前記第３グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第４グループの入力容量に正相入力信号が入力され、前記第４グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続される状態で差動アナログ入力信号をサンプリングする第２サンプリングフェーズと、
   を有することを特徴とするＡＤ変換器。
3. 前記第１サンプリングフェーズの後の演算フェーズでは、前記第１グループの入力容量および前記第３グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第２グループの入力容量および前記第４グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、
   前記第２サンプリングフェーズの後の演算フェーズでは、前記第１グループの入力容量および前記第４グループの入力容量の出力経路が前記差動増幅回路の第１入力端子に接続され、前記第２グループの入力容量および前記第３グループの入力容量の出力経路が前記差動増幅回路の第２入力端子に接続され、
   前のステージから変換対象の差動アナログ入力信号が入力される度に、前記第１サンプリングフェーズと前記第２サンプリングフェーズが切り替えられることを特徴とする請求項２に記載のＡＤ変換器。
4. 前記差動増幅回路は、
   演算期間中に、前記第１グループの入力容量と、前記第３または第４グループの入力容量にサンプリングされた信号が入力される正相側アンプと、
   演算期間中に、前記第２グループの入力容量と、前記第４または第３グループの入力容量にサンプリングされた信号が入力される逆相側アンプと、を有し、
   前記スイッチトキャパシタ回路は、
   前記正相側アンプの入力端子と出力端子間に接続される正相側帰還容量と、
   前記正相側アンプの入力端子と出力端子間に前記正相側帰還容量と並列に接続される正相側短絡スイッチ回路と、
   前記逆相側アンプの入力端子と出力端子間に接続される逆相側帰還容量と、
   前記逆相側アンプの入力端子と出力端子間に前記逆相側帰還容量と並列に接続される逆相側短絡スイッチ回路と、をさらに有し、
   前記第１サンプリングフェーズでは、前記正相側短絡スイッチ回路及び前記逆相側短絡スイッチ回路はオンし、前記第１及び第３グループの入力スイッチ回路は正相入力信号を選択し、前記第２及び第４グループの入力スイッチ回路は逆相入力信号を選択し、
   前記第２サンプリングフェーズでは、前記正相側短絡スイッチ回路及び前記逆相側短絡スイッチ回路はオンし、前記第１及び第４グループの入力スイッチ回路は正相入力信号を選択し、前記第２及び第３グループの入力スイッチ回路は逆相入力信号を選択し、
   前記第１及び第２サンプリングフェーズの後の演算フェーズでは、前記正相側短絡スイッチ回路及び前記逆相側短絡スイッチ回路はオフし、前記第１〜第４グループの入力スイッチ回路のそれぞれは、前記サブＡＤ変換器により変換されたデジタル信号に応じて、ハイサイドリファレンス信号またはローサイドリファレンス信号を選択することを特徴とする請求項２または３に記載のＡＤ変換器。
5. 差動入力信号の正相入力信号をサンプリングするための正相側入力容量部と、
   前記正相側入力容量部にサンプリングされた信号が入力される正相側アンプと、
   前記正相側アンプの入力端子と出力端子間に接続される正相側帰還容量と、
   前記正相側アンプの入力端子と出力端子間に前記正相側帰還容量と並列に接続される正相側短絡スイッチと、
   差動入力信号の逆相入力信号をサンプリングするための逆相側入力容量部と、
   前記逆相側入力容量部にサンプリングされた信号が入力される逆相側アンプと、
   前記逆相側アンプの入力端子と出力端子間に接続される逆相側帰還容量と、
   前記逆相側アンプの入力端子と出力端子間に前記逆相側帰還容量と並列に接続される逆相側短絡スイッチと、
   前記正相側アンプの出力端子と前記逆相側アンプの入力端子間に接続される第１クロス容量と、
   前記逆相側アンプの出力端子と前記正相側アンプの入力端子間に接続される第２クロス容量と、
   を備えることを特徴とするスイッチトキャパシタ回路。
6. 前記正相側アンプ及び前記逆相側アンプは、それぞれインバータアンプで構成されることを特徴とする請求項５に記載のスイッチトキャパシタ回路。

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