JP2010239372A - デルタシグマa/dコンバータ - Google Patents
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Abstract
【課題】高精度のデルタシグマA/Dコンバータの提供。
【解決手段】入力信号と出力側からの第1のフィードバック信号とに基づいて、第1の信号を生成する第1の積分回路と、前記第1の信号を第1の被変換信号に変換する第1の信号変換回路と、補償信号を生成し、当該補償信号を前記第1のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第2のフィードバック信号に応じて出力するループ遅延補償回路と、前記第1の被変換信号と前記補償信号とを加算する加算回路と、前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマA/Dコンバータ。前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、前記補償用信号変換回路と前記第1の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とする。
【選択図】図1
【解決手段】入力信号と出力側からの第1のフィードバック信号とに基づいて、第1の信号を生成する第1の積分回路と、前記第1の信号を第1の被変換信号に変換する第1の信号変換回路と、補償信号を生成し、当該補償信号を前記第1のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第2のフィードバック信号に応じて出力するループ遅延補償回路と、前記第1の被変換信号と前記補償信号とを加算する加算回路と、前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマA/Dコンバータ。前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、前記補償用信号変換回路と前記第1の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とする。
【選択図】図1
Description
本発明は、デルタシグマA/Dコンバータに関し、特に連続時間デルタシグマA/Dコンバータに関する。
高精度のアナログ/デジタル(A/D)コンバータは、回路が複雑かつ構成部品数が多く、回路面積の大型化、消費電力の増大を招く。近年、オーバーサンプリング技術により、構成部品数が少なくても高精度化が可能なデルタシグマ(ΔΣ)A/Dコンバータの開発が活発であり、様々な回路方式が検討されている。ΔΣA/Dコンバータでは、一般的に、出力デジタル変換信号を入力のアナログ信号にフィードバックし、周波数特性を変調して、所望の変換帯域、精度を確保する。ΔΣA/Dコンバータでは、変換信号帯域より数十倍の高速クロックが必要となる。そのため、回路も高速化が要求されるが、MOSトランジスタの高速化により実現可能となった。
特許文献1の図1には、ΔΣA/Dコンバータの構成例が開示されている。このΔΣA/Dコンバータでは、複数の積分回路から構成されるフィルタ回路の出力に、量子化器が接続されている。量子化器からの出力信号はエンコーダを介して出力されるとともに、D/Aコンバータを介してフィルタ回路へフィードバックされる。
ここで、特許文献1に開示されたΔΣA/Dコンバータは離散時間型である。一方、離散時間型よりも低消費電力であって、高速高周波信号に適した連続時間型が注目されている。連続時間ΔΣA/Dコンバータでは、量子化器の出力信号をサンプリングしてからフィルタ回路へフィードバックされるまでのループ遅延(ELD:Excess Loop Delay)は、ほとんど0であると仮定されている。しかしながら、サンプリングクロックが高速になると、ELDが無視できなくなる。
非特許文献1の図2には、このELDを補償した構成が開示されている。図6は、非特許文献1の図2に開示された連続時間ΔΣA/Dコンバータのブロック図である。この連続時間ΔΣA/Dコンバータは、加算回路1〜3、積分回路4〜6、電圧・電流変換回路K4〜K7、Kz、内部ADC(A/Dコンバータ)、2つのDAC(D/Aコンバータ)−A、B、2つのD−LATCH(Dラッチ)を備えている。
この連続時間ΔΣコンバータでは、電圧・電流変換回路K4〜K7によりアナログ入力信号IN及び積分回路4〜6の出力信号を電流信号に変換し、内部ADCの前段の加算回路3において電流を加算する。すなわち、この連続時間ΔΣコンバータは、フィードフォワード型である。
量子化器である内部ADCは、加算回路3の出力信号を5bitのデジタル値に変換し、デジタル出力信号OUTを出力する。DAC−Aは、デジタル出力信号OUTに応じたアナログ電流を加算回路1にフィードバックする。また、DAC−Bは、デジタル出力信号OUTに応じたアナログ電流を加算回路3へフィードバックし、内部ADCの遅延補償を行っている。
ここで、内部A/DコンバータADCの出力信号OUTは、加算回路3から入力される信号の振幅等により遅延時間が大きく変動する。この変動を少なくするため、DAC−Aには、2つのD−LATCHを介して内部ADCの出力信号OUTがフィードバックされる。他方、出力信号OUTから入力信号INへのフィードバックが定常的に1クロック遅延し、サンプリング時点から次のサンプリング時点までの期間はフィードバックが行われない。この問題を補償するため、出力信号OUTがDAC−Aよりも半クロックだけ早く入力されるDAC−Bを設け、内部ADCの直前の加算回路3へフィードバックしている。
DAC−Bからの信号は、DAC−Aからの信号と異なり、積分回路3〜6へは入力されない。そのため、DAC−Bによるフィードバックの影響は、DAC−Aのフィードバックが行われないサンプリング時点から次のサンプリング時点までの期間に限定される。従って、DAC−A及びDAC−Bを組み合わせても、系としては問題なく動作する。ここで、DAC−Bのフィードバック係数は、インパルス応答等価法を用いて計算することができる。
Yan, S.、他1名、「A continuous-time ΣΔ modulator with 88-dB dynamic range and 1.1-MHz signal bandwidth」、IEEE Journal of Solid-State Circuits、2004年1月、Vol.39、No.1、p.75−86
非特許文献1では、DAC−Bとして、DAC−Aと同様のカレントスイッチ型の回路が用いられている。ここで、電圧・電流変換回路K4−K7の加算係数は、温度変動により変化する。しかしながら、非特許文献1では、電圧・電流変換回路K4〜K7の変換特性に応じて、DAC−Bからの出力電流を変化させていない。そのため、補償係数が設計値からずれてしまい、却って連続時間ΔΣA/Dコンバータ全体としての精度が悪化するという問題があった。
本発明に係るデルタシグマA/Dコンバータは
入力信号と出力側からの第1のフィードバック信号とに基づいて、第1の信号を生成する第1の積分回路と、
前記第1の信号を第1の被変換信号に変換する第1の信号変換回路と、
補償信号を生成し、当該補償信号を前記第1のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第2のフィードバック信号に応じて出力するループ遅延補償回路と、
前記第1の被変換信号と前記補償信号とを加算する加算回路と、
前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマA/Dコンバータであって、
前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、
前記補償用信号変換回路と前記第1の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とするものである。
入力信号と出力側からの第1のフィードバック信号とに基づいて、第1の信号を生成する第1の積分回路と、
前記第1の信号を第1の被変換信号に変換する第1の信号変換回路と、
補償信号を生成し、当該補償信号を前記第1のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第2のフィードバック信号に応じて出力するループ遅延補償回路と、
前記第1の被変換信号と前記補償信号とを加算する加算回路と、
前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマA/Dコンバータであって、
前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、
前記補償用信号変換回路と前記第1の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とするものである。
前記補償用信号変換回路と前記第1の信号変換回路との変換係数の温度による変化率が実質的に等しいことにより、高精度のデルタシグマA/Dコンバータを提供することができる。
本発明によれば、高精度のデルタシグマA/Dコンバータを提供することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
(実施の形態1)
図1は、本発明の第1の実施の形態に係る連続時間ΔΣA/Dコンバータのブロック図である。この連続時間ΔΣA/Dコンバータは、2個の積分回路ITF1、ITF2、2個の加算回路ADD1、ADD2、2個の電圧・電流変換回路VIC1、VIC2、コンパレータCMP、ELD補償D/AコンバータDAC1、フィードバックD/AコンバータDAC2、2個のDラッチDL1、DL2を備えている。なお、一例として積分回路が2個の場合について説明するが、積分回路、加算回路などの個数は任意である。
図1は、本発明の第1の実施の形態に係る連続時間ΔΣA/Dコンバータのブロック図である。この連続時間ΔΣA/Dコンバータは、2個の積分回路ITF1、ITF2、2個の加算回路ADD1、ADD2、2個の電圧・電流変換回路VIC1、VIC2、コンパレータCMP、ELD補償D/AコンバータDAC1、フィードバックD/AコンバータDAC2、2個のDラッチDL1、DL2を備えている。なお、一例として積分回路が2個の場合について説明するが、積分回路、加算回路などの個数は任意である。
加算回路ADD1は、入力信号INとフィードバックD/AコンバータDAC2により出力信号OUTからアナログ変換されたフィードバック信号(第1のフィードバック信号)を加算する。
積分回路ITF1(第1の積分回路)は、加算回路ADD1から出力された信号を積分し、入力電圧信号Vin1(第1の信号)を出力する。この入力電圧信号Vin1は電圧・電流変換回路VIC1(第1の信号変換回路)を介して電流(第1の被変換信号)に変換され、加算回路ADD2へフィードフォワードされる。
積分回路ITF2(第2の積分回路)は、積分回路ITF1から出力された入力電圧信号Vin1を積分し、入力電圧信号Vin2(第2の信号)を出力する。この入力電圧信号Vin2は電圧・電流変換回路VIC2(第2の信号変換回路)を介して電流(第2の被変換信号)に変換され、加算回路ADD2へ入力される。
積分回路ITF1(第1の積分回路)は、加算回路ADD1から出力された信号を積分し、入力電圧信号Vin1(第1の信号)を出力する。この入力電圧信号Vin1は電圧・電流変換回路VIC1(第1の信号変換回路)を介して電流(第1の被変換信号)に変換され、加算回路ADD2へフィードフォワードされる。
積分回路ITF2(第2の積分回路)は、積分回路ITF1から出力された入力電圧信号Vin1を積分し、入力電圧信号Vin2(第2の信号)を出力する。この入力電圧信号Vin2は電圧・電流変換回路VIC2(第2の信号変換回路)を介して電流(第2の被変換信号)に変換され、加算回路ADD2へ入力される。
加算回路ADD2は、上記電圧・電流変換回路VIC1、VIC2から出力された電流と、ELD補償D/AコンバータDAC1からフィードバックされたELD補償電流IELDとを加算し、出力電圧信号Voutを出力する。
コンパレータ(比較器)CMPは、加算回路ADD2からの出力された出力電圧信号Voutを量子化する。ここで、本実施の形態に係るコンパレータCMPは、クロック信号CLKの立ち上がりエッジでサンプリングする。
コンパレータ(比較器)CMPは、加算回路ADD2からの出力された出力電圧信号Voutを量子化する。ここで、本実施の形態に係るコンパレータCMPは、クロック信号CLKの立ち上がりエッジでサンプリングする。
DラッチDL1は、コンパレータCMPと逆のクロックエッジでデータをラッチする。また、DラッチDL2は、コンパレータと同じクロックエッジでデータをラッチする。DラッチDL2から出力信号OUTが出力される。
ELD補償D/Aコンバータ(ループ遅延補償回路)DAC1は、DラッチDL1からフィードバックされたデジタル信号(第2のフィードバック信号)に基づいて、ELD補償電流IELDを生成し、加算回路ADD2へ出力する。
フィードバックD/AコンバータDAC2は、出力信号OUTに基づいて、フィードバック信号を生成し、加算回路ADD1へ出力する。
フィードバックD/AコンバータDAC2は、出力信号OUTに基づいて、フィードバック信号を生成し、加算回路ADD1へ出力する。
図2は、図1における電圧・電流変換回路VIC1、VIC2、加算回路ADD2、ELD補償D/AコンバータDAC1についての回路図である。ここで、ELD補償D/AコンバータDAC1は、差動スイッチ回路SW1、電圧・電流変換回路VIC3(補償用信号変換回路)を備えている。
図2に示すように、電圧・電流変換回路VIC1の(+)(−)両出力端子は、それぞれ負荷抵抗RLを介して電源VDDに接続されている。同様に、電圧・電流変換回路VIC2の(+)(−)両出力端子は、それぞれ負荷抵抗RLを介して電源VDDに接続されている。また、電圧・電流変換回路VIC1、VIC2の(+)出力端子同士、(−)出力端子同士が互いに接続されている。そして、電圧・電流変換回路VIC1、VIC2の(−)出力端子と負荷抵抗RLとの間のノードから差動出力電圧信号Vout(+)が、電圧・電流変換回路VIC1、VIC2の(+)出力端子と負荷抵抗RLとの間のノードから差動出力電圧信号Vout(−)が出力される。
ここで、積分回路ITF1、ITF2から出力される差動入力電圧信号Vin1、Vin2は、それぞれ電圧・電流変換回路VIC1、VIC2により差動電流信号に変換される。そして、(−)出力端子の電流同士、(+)出力端子の電流同士が加算される。各加算電流は、負荷抵抗RLにより電圧信号に変換され、差動出力電圧信号Vout(+)、Vout(−)として出力される。
電圧・電流変換回路VIC1、VIC2では、(+)入力端子の電圧が(−)入力端子の電圧より高い場合、(−)出力端子から電流が出力され、(+)出力端子へ電流が吸い込まれる。具体的には、電圧・電流変換回路VIC1の差動入力電圧信号Vin1が正の場合、出力電圧信号Vout(+)が上がり、出力電圧信号Vout(−)が下がる。
電圧・電流変換回路VIC3は、電圧・電流変換回路VIC1、VIC2と同一構成である。この入力端子には、ELD補償用のELD参照電圧Vrefが入力される。この参照電圧Vrefの値は、当該ΔΣA/Dコンバータ内のフィルタのインパルス応答が等しくなるように設定され、入力信号INの範囲から一義的に決定される。すなわち、電圧・電流変換回路VIC1〜VIC3の特性値とは無関係である。
ELD参照電圧Vref(参照信号)は電圧・電流変換回路VIC3により差動電流信号に変換される。ここで、(+)出力端子の電流と(−)出力端子の電流とが加算され、ELD補償電流IELD(補償信号)が生成される。ここで、DラッチDL1の出力信号SELDに応じて、差動スイッチ回路SW1がELD補償電流IELDの接続先を切り替える。そのため、ELD補償電流IELDは、電圧・電流変換回路VIC1、VIC2の(−)出力端子の加算電流又は(+)出力端子の加算電流へ加算される。これにより、出力電圧信号Voutが補正される。
具体的には、加算回路ADD2の差動出力電圧信号Voutが正の場合、コンパレータCMPは'1'を出力し、負の場合、'0'を出力する。そして、DラッチDL1の出力信号SELD=1の場合、ELD補償D/AコンバータDAC1は出力電圧信号Vout(+)側からELD補償電流IELDを引き込み、出力電圧信号Vout(+)を低くするように動作する。一方、DラッチDL1の出力信号SELD=0の場合、出力電圧信号Vout(−)側からELD補償電流IELDを引き込み、出力電圧信号Vout(−)を低くするように動作する。すなわち、ELD補償D/AコンバータDAC1は、加算回路ADD2の出力電圧信号Voutが正であれば、負の方向に、逆に負であれば、正の方向に、ネガティブフィードバックする。ここで、フィードバック量は、ELD補償電流IELDにより決まる。
次に、数式を用いて本実施の形態の原理について説明する。図1のELD補償D/AコンバータDAC1を設けた場合、加算回路ADD2は次の式(1)を満たす。
Vout=a1・Vin1+a2・Vin2−AELD・s・・・(1)
式(1)において、a1、a2は積分回路ITF1、ITF2の出力加算係数、AELDはELD補償係数である。また、sは、DラッチDL1からの出力信号SELDに応じた値であり、1又は−1である。具体的には、加算回路ADD2の出力電圧信号Voutが正の場合すなわちSELD=1の場合にs=1,加算回路ADD2の出力電圧信号Voutが負の場合すなわちSELD=0の場合にs=−1となる。
Vout=a1・Vin1+a2・Vin2−AELD・s・・・(1)
式(1)において、a1、a2は積分回路ITF1、ITF2の出力加算係数、AELDはELD補償係数である。また、sは、DラッチDL1からの出力信号SELDに応じた値であり、1又は−1である。具体的には、加算回路ADD2の出力電圧信号Voutが正の場合すなわちSELD=1の場合にs=1,加算回路ADD2の出力電圧信号Voutが負の場合すなわちSELD=0の場合にs=−1となる。
また、図3に示すように、加算回路ADD2の出力電圧信号Voutは、コンパレータCMPによりクロック信号CLKの立ち上がりエッジでサンプリングされる。そして、DラッチDL1の出力信号SELDは、このサンプリングから時間τ経過後、出力される。出力加算係数a1、a2及びELD補償係数AELDの値は、時間τにより決まる。ここで時間τの値は、回路として実現しやすいように、半クロックとされることが多い。
次に、(1)式を図2に当てはめると、(2)式を得る。
Vout=RL・[gm1・(Vin1p−Vin1n)+gm2・(Vin2p−Vin2n)
−gm3・(Vrefp−Vrefn)・s]・・・(2)
ここで、Vin1p、Vin1nは、それぞれ電圧・電流変換回路VIC1の(+)入力端子、(−)入力端子に与えられる電圧である。Vin2p、Vin2n、Vrefp、Vrefnについても同様である。ここで、Vin1=Vin1p−Vin1n、Vin2=Vin2p−Vin2n、Vref=Vrefp−Vrefnである。また、(1)式と比較して、a1=gm1・RL、a2=gm2・RL、AELD=gm3・RL・Vrefとなる。よって、電圧・電流変換回路VIC1、VIC2、VIC3の変換係数gm1、gm2、gm3、ELD参照電圧Vrefの値を適切な値とすればよい。
Vout=RL・[gm1・(Vin1p−Vin1n)+gm2・(Vin2p−Vin2n)
−gm3・(Vrefp−Vrefn)・s]・・・(2)
ここで、Vin1p、Vin1nは、それぞれ電圧・電流変換回路VIC1の(+)入力端子、(−)入力端子に与えられる電圧である。Vin2p、Vin2n、Vrefp、Vrefnについても同様である。ここで、Vin1=Vin1p−Vin1n、Vin2=Vin2p−Vin2n、Vref=Vrefp−Vrefnである。また、(1)式と比較して、a1=gm1・RL、a2=gm2・RL、AELD=gm3・RL・Vrefとなる。よって、電圧・電流変換回路VIC1、VIC2、VIC3の変換係数gm1、gm2、gm3、ELD参照電圧Vrefの値を適切な値とすればよい。
ここで、図2における電圧・電流変換回路VIC1、VIC2の変換係数gm1、gm2はトランジスタの特性で定まり、温度やトランジスタの特性ばらつきで変化する。このため、ELD参照電圧VrefによるELD補償D/AコンバータDAC1の補償量も、変換係数gm1、gm2の特性ばらつきに応じて変化させる必要がある。
本実施の形態では、電圧・電流変換回路VIC3も電圧・電流変換回路VIC1、VIC2と同一回路構成であるため、(2)式における変換係数gm3も変換係数gm1、gm2と同様に変化する。すなわち、温度が変化しても変換係数gm1、gm2、gm3の比は一定である。これについて、以下に詳細に説明する。
電圧・電流変換回路VIC1、VIC2、VIC3の変換係数gm1、gm2、gm3の比は、電圧・電流変換回路VIC1、VIC2、VIC3のそれぞれにおいてゲート端子に電圧信号が入力されるMOSトランジスタのゲート幅の比により定まる。
また、温度T0における変換係数gm1、gm2、gm3の値をそれぞれ、gm10、gm20、gm30とし、温度T1における変換係数gm1、gm2、gm3の値をそれぞれ、gm11、gm21、gm31とすると、以下の式(3)が成立する。
gm11=α1gm10
gm21=α2gm20
gm31=α3gm30・・・(3)
ここで、α1、α2、α3は変換係数gm1、gm2、gm3の温度による変化率であって、正の実数である。
gm11=α1gm10
gm21=α2gm20
gm31=α3gm30・・・(3)
ここで、α1、α2、α3は変換係数gm1、gm2、gm3の温度による変化率であって、正の実数である。
ここで、電圧・電流変換回路VIC1、VIC2、VIC3における変化率α1、α2、α3は実質的に等しい値となるように設計されている。すなわち、α1=α2=α3=αとなる。従って、温度が変化しても変換係数gm1、gm2、gm3の比は一定とすることができる。なお、本実施の形態では、電圧・電流変換回路VIC1、VIC2、VIC3のそれぞれにおいてゲート端子に電圧信号が入力されるMOSトランジスタは、ゲート幅が異なるのみである。
ここで、温度T0における出力電圧信号VoutをVout0、温度T1における出力電圧信号VoutをVout1とすると、式(2)、(3)から次式(4)を得る。
Vout1=αVout0・・・(4)
Vout1=αVout0・・・(4)
加算回路ADD2の出力電圧信号Voutは、コンパレータCMPの入力信号であって、その値が正であるか負であるかのみが問題となる。式(4)において、αは正の実数であって、Vout0とVout1とに正負の変化は生じない。そのため、温度変化はΔΣA/Dコンバータの精度に影響しない。以上説明したとおり、本実施の形態により、温度変化に対し、ΔΣA/Dコンバータとして高い精度を維持しつつ、ELD補償することができる。
図4は、実施の形態1に係るELD補償D/AコンバータDAC1のトランジスタを用いた具体的回路構成の一例である。ELD補償D/AコンバータDAC1は、電圧・電流変換回路VIC1、VIC2と同じ構成の電圧・電流変換回路VIC3、カレントミラーCM1、CM2、CM3及び差動スイッチ回路SW1aを備えている。
図4に示すように、電圧・電流変換回路VIC3は、カレントソースCS1、CS2、NMOSトランジスタN1、N2、抵抗R1を備えている。カレントソースCS1、CS2の一端は共に接地されている。カレントソースCS1、CS2の他端は、それぞれNMOSトランジスタN1、N2のソースに接続され、かつ、抵抗R1を介して互いに接続されている。NMOSトランジスタN1、N2のドレインは、それぞれカレントミラーCM1を構成するPMOSトランジスタP1、P2のドレインに接続されている。NMOSトランジスタN1、N2のゲートには、それぞれELD参照電圧Vrefn、Vrefpが与えられている。
カレントミラーCM1は、PMOSトランジスタP1、P2から構成されている。PMOSトランジスタP1、P2のソースは共に電源VDDに接続されている。PMOSトランジスタP1、P2のゲートは互いに接続され、かつ、PMOSトランジスタP1のドレインに接続されている。
カレントミラーCM2は、PMOSトランジスタP3、P4から構成されている。PMOSトランジスタP3、P4のソースは共に電源VDDに接続されている。PMOSトランジスタP3、P4のゲートは互いに接続され、かつ、PMOSトランジスタP3のドレイン及びカレントミラーCM1を構成するPMOSトランジスタP2のドレインに接続されている。PMOSトランジスタP4のドレインは、カレントミラーCM3を構成するNMOSトランジスタN3のドレインに接続されている。
カレントミラーCM3は、NMOSトランジスタN3、N4から構成されている。NMOSトランジスタN3、N4のソースは共に接地されている。NMOSトランジスタN3、N4のゲートは互いに接続され、かつ、NMOSトランジスタN3のドレインに接続されている。NMOSトランジスタN4のドレインは、差動スイッチ回路SW1aを構成するNMOSトランジスタN5、N6のソースに共通に接続されている。
差動スイッチ回路SW1aは、NMOSトランジスタN5、N6及びインバータINV1から構成されている。NMOSトランジスタN5、N6のドレインはそれぞれELD補償D/AコンバータDAC1の出力OUT(−)、OUT(+)に接続されている。NMOSトランジスタN5のゲートには、DラッチDL1の出力信号SELDのインバータINV1による反転信号が入力される。NMOSトランジスタN6のゲートには、DラッチDL1の出力信号SELDが入力される。
具体的には、DラッチDL1の出力信号SELD=1の場合、NMOSトランジスタN5がオフ、NMOSトランジスタN6がオンとなる。一方、DラッチDL1の出力信号SELD=0の場合、NMOSトランジスタN5がオン、NMOSトランジスタN6がオフとなる。
次に動作について説明する。ELD参照電圧Vref(Vrefp、Vrefn)により電圧・電流変換回路VIC3の差動出力に電流差が生じる。カレントミラーCM1を介して、この差動の電流差がカレントミラーCM2に入力される。このカレントミラーCM2の出力電流は、さらにカレントミラーCM3により折り返えされる。そして、差動スイッチ回路SW1aにより、カレントミラーCM3の出力電流の出力先が、ELD補償D/AコンバータDAC1の出力OUT(+)又は出力OUT(−)のいずれかに切り替えられる。
本実施の形態では、電圧・電流変換回路VIC3が電圧・電流変換回路VIC1、VIC2と同じ構成であるため、電圧・電流変換回路VIC1、VIC2の変換係数gm1、gm2の変動に伴い、電圧・電流変換回路VIC3の変換係数gm3も変動する。そのため、各カレントミラーCM1〜CM3に流れる電流値もこれに合わせて変動する。この電流を加算回路ADD2にフィードバックすることで安定動作のELD補償が可能となる。本構成は、トランジスタの縦積み段数が、カレントソースCS1、CS2も入れて3段と少ない。そのため、低電圧動作向きの回路と言える。
(実施の形態2)
次に、図5を参照して本発明の第2の実施の形態について説明する。
図5は、実施の形態2に係るELD補償D/AコンバータDAC1のトランジスタを用いた具体的回路構成の一例である。ELD補償D/AコンバータDAC1は、電圧・電流変換回路VIC3及び差動スイッチ回路SW1bを備えている。図5に示すように、電圧・電流変換回路VIC3は、図4の電圧・電流変換回路VIC3と同一構成であるため、説明を省略する。
次に、図5を参照して本発明の第2の実施の形態について説明する。
図5は、実施の形態2に係るELD補償D/AコンバータDAC1のトランジスタを用いた具体的回路構成の一例である。ELD補償D/AコンバータDAC1は、電圧・電流変換回路VIC3及び差動スイッチ回路SW1bを備えている。図5に示すように、電圧・電流変換回路VIC3は、図4の電圧・電流変換回路VIC3と同一構成であるため、説明を省略する。
差動スイッチ回路SW1bは、4つのPMOSトランジスタP5〜P8及びインバータINV1から構成されている。PMOSトランジスタP5、P6のドレインは、共通にNMOSトランジスタN1のドレインに接続されている。PMOSトランジスタP5、P6のソースはそれぞれ出力OUT(−)、OUT(+)に接続されている。PMOSトランジスタP5のゲートには、DラッチDL1の出力信号SELDのインバータINV1による反転信号が入力される。PMOSトランジスタP6のゲートには、DラッチDL1の出力信号SELDが入力される。
具体的には、DラッチDL1の出力信号SELD=1の場合、PMOSトランジスタP6、P7がオフ、PMOSトランジスタP5、P8がオンとなる。一方、DラッチDL1の出力信号SELD=0の場合、PMOSトランジスタN5がP6、P7がオン、PMOSトランジスタP5、P8がオフとなる。
PMOSトランジスタP7、P8のドレインは、共通にNMOSトランジスタN2のドレインに接続されている。PMOSトランジスタP7、P8のソースはそれぞれ出力OUT(−)、OUT(+)に接続されている。PMOSトランジスタP7のゲートには、DラッチDL1の出力信号SELDが入力される。PMOSトランジスタP8のゲートには、DラッチDL1の出力信号SELDのインバータINV1による反転信号が入力される。
本実施の形態に係る電圧・電流変換回路VIC3も、電圧・電流変換回路VIC1、VIC2と同じ構成である。ELD参照電圧Vrefp、Vrefnにより生成された差動出力電流が、DラッチDL1の出力信号SELDにより、そのままELD補償D/AコンバータDAC1の出力OUT(−)、OUT(+)から出力されるか、左右交差して出力OUT(+)、OUT(−)から出力される。
本実施の形態でも、電圧・電流変換回路VIC1、VIC2の変換係数gm1、gm2の変動に伴い、電圧・電流変換回路VIC3の変換係数gm3も変動する。そのため、電圧・電流変換回路VIC1の出力電流差もこれに合わせて変動する。この出力電流差を加算回路ADD2にフィードバックすることで安定動作のELD補償が可能となる。本構成は、図4の構成に比べ、電流パスが減っているため、低電流となる。一方、トランジスタの縦積み段数が3段であることに加え、負荷抵抗RLによる電圧降下を考慮する必要がある。そのため、図4の回路構成に比べると高電圧向きの回路と言える。
なお、上記実施の形態1、2における、電圧・電流変換回路VIC1〜VIC3を、電圧信号を電圧信号に変換する変換回路あるいは電流信号を電流信号に変換する変換回路に置き換えることも原理的には可能である。
ADD1、ADD2 加算回路
CM1〜CM3 カレントミラー
CMP コンパレータ
CS1、CS2 カレントソース
DAC1 ELD補償D/Aコンバータ
DAC2 フィードバックD/Aコンバータ
DL1、DL2 Dラッチ
ITF1、ITF2 積分回路
INV1 インバータ
N1〜N6 NMOSトランジスタ
P1〜P8 PMOSトランジスタ
R1 抵抗
RL 負荷抵抗
SW1、SW1a、SW1b スイッチ回路
VIC1、VIC2、VIC3 電圧・電流変換回路
CM1〜CM3 カレントミラー
CMP コンパレータ
CS1、CS2 カレントソース
DAC1 ELD補償D/Aコンバータ
DAC2 フィードバックD/Aコンバータ
DL1、DL2 Dラッチ
ITF1、ITF2 積分回路
INV1 インバータ
N1〜N6 NMOSトランジスタ
P1〜P8 PMOSトランジスタ
R1 抵抗
RL 負荷抵抗
SW1、SW1a、SW1b スイッチ回路
VIC1、VIC2、VIC3 電圧・電流変換回路
Claims (10)
- 入力信号と出力側からの第1のフィードバック信号とに基づいて、第1の信号を生成する第1の積分回路と、
前記第1の信号を第1の被変換信号に変換する第1の信号変換回路と、
補償信号を生成し、当該補償信号を前記第1のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第2のフィードバック信号に応じて出力するループ遅延補償回路と、
前記第1の被変換信号と前記補償信号とを加算する加算回路と、
前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマA/Dコンバータであって、
前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、
前記補償用信号変換回路と前記第1の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とするデルタシグマA/Dコンバータ。 - 前記補償用信号変換回路は、ゲート端子に参照信号が与えられ、前記補償信号を生成する第1のMOSトランジスタを備え、
前記第1の信号変換回路は、ゲート端子に前記第1の信号が与えられる第2のMOSトランジスタを備え、
前記補償用信号変換回路と前記第1の信号変換回路との変換係数の比が、前記第1のMOSトランジスタと第2のMOSトランジスタとのゲート幅の比から定まることを特徴とする請求項1に記載のデルタシグマA/Dコンバータ。 - 前記補償用信号変換回路の回路構成と、前記第1の信号変換回路の回路構成とが、同一であることを特徴とする請求項2に記載のデルタシグマA/Dコンバータ。
- 前記第1の信号に基づいて、第2の信号を生成する第2の積分回路と、
前記第2の信号を第2の被変換信号に変換する第2の信号変換回路と、を更に備え、
前記加算回路において、前記第2の信号も加算され、かつ、
前記補償用信号変換回路と前記第2の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とする請求項1〜3のいずれか一項に記載のデルタシグマA/Dコンバータ。 - 前記補償用信号変換回路が、一対の前記第1のMOSトランジスタを備える差動型の電流・電圧変換回路であることを特徴とする請求項2〜4のいずれか一項に記載のデルタシグマA/Dコンバータ。
- 前記補償用信号変換回路が、
前記一対の第1のMOSトランジスタにより生成される電流の差を出力する第1のカレントミラーを更に備えることを特徴とする請求項5に記載のデルタシグマA/Dコンバータ。 - 前記補償用信号変換回路が、
前記第1のカレントミラーから出力される電流に基づいて、第1のミラー電流を生成する第2のカレントミラーを更に備えることを特徴とする請求項6に記載のデルタシグマA/Dコンバータ。 - 前記補償用信号変換回路が、
前記第1のミラー電流に基づいて、第2のミラー電流を生成する第3のカレントミラーを更に備えることを特徴とする請求項7に記載のデルタシグマA/Dコンバータ。 - 前記第2のフィードバック信号を出力する第1のラッチ回路と、
前記第1のフィードバック信号を出力する第2のラッチ回路と、を更に備えることを特徴とする請求項1〜8のいずれか一項に記載のデルタシグマA/Dコンバータ。 - 連続時間型であることを特徴とする請求項1〜9のいずれか一項に記載のデルタシグマA/Dコンバータ。
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