JP2014057135A - 半導体装置 - Google Patents

Abstract

【課題】差動電流信号からシングルエンド信号への高精度な変換をより小規模な回路構成で実現する。
【解決手段】本半導体装置（１）は、第１ノード（Ｂ）に供給された第１電流（ＩＢ）を複製するとともに、複製した電流と第２ノード（Ａ）に供給された第２電流（ＩＡ）との差に応じた出力電流（ＩＯＵＴ）を生成するカレントミラー電流生成部（１０１）と、前記出力電流を電圧に変換する電流電圧変換部（１０２）と、を有する。カレントミラー電流生成部は、第１電流を入力するための入力側のトランジスタと、複製した電流を出力するための出力側のトランジスタとを切り替えるチョッパ動作が可能にされる。
【選択図】図５

Description

本発明は、半導体装置に関し、特に、差動信号をシングルエンド信号に変換する半導体装置に適用して有効な技術に関する。

ディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路（以下、ＤＡＣ（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）と称する。）として、差動電流出力型のＤＡＣが知られている。差動電流出力型のＤＡＣは、例えば、入力されたディジタル信号の値に応じた差動電流をＤＡＣデバイス（ＩＣチップ）によって生成し、その差動電流をＩ／Ｖ変換器によって差動電圧に変換するとともに、減算回路によって差動電圧をシングルエンド信号に変換することでディジタル／アナログ変換を実現する。

Ｉ／Ｖ変換器の従来例として、特許文献１に開示がある。特許文献１に開示されたＩ／Ｖ変換器は、入力端子に供給された電流とバイアス電流とを加算した電流をカレントミラー回路によって折り返し、その電流から上記バイアス電流を差し引いた電流を電圧に変換する。

特開２００４−３０４２３４号公報

差動電流出力型のＤＡＣのうちΔΣ変調方式のＤＡＣは、特にオーディオ用途において高いノイズ特性（高いＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｒａｔｉｏ））と高い歪特性（高いＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ａｎｄ Ｄｉｓｔｏｔｉｏｎ Ｒａｔｉｏ））が要求される。そのため、差動電流信号からシングルエンド信号に変換するためのＩ／Ｖ変換器及び減算回路は、ＤＡＣデバイスとは別に高精度なアンプを用いた外付け回路で実現されることが多く、ＤＡＣの面積の増大を招いていた。例えば、Ｉ／Ｖ変換器には差動電流を夫々変換するための高精度なアンプが２個必要とされ、減算回路には高精度なアンプが１個必要とされるため、アンプの個数が面積増大の一因となっている。

また、特許文献１のようなカレントミラー回路は、半導体集積回路装置の製造バラつき等によってカレントミラー回路を構成する２つのトランジスタにミスマッチが生ずると、入力側の電流と出力側の電流にずれが生ずる。このずれはＩ／Ｖ変換器における変換精度を大きく劣化させ、仮に差動電流出力型のＤＡＣに適用したとすると、ディジタル／アナログ変換の変換精度を劣化させる虞があることを、本願発明者は見出した。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

すなわち、本半導体装置は、第１ノードに供給された第１電流を複製するとともに、複製した電流と前記第２ノードに供給された第２電流との差に応じた出力電流を生成するカレントミラー電流生成部と、前記出力電流を電圧に変換する電流電圧変換部と、を有する。カレントミラー電流生成部は、第１電流を入力するための入力側のトランジスタと、複製した電流を出力するための出力側のトランジスタとを切り替えるチョッパ動作が可能にされる。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本半導体装置によれば、回路規模の増大を抑えつつ、差動電流信号からシングルエンド信号への変換をより高精度に実現することができる。

図１は、本願の代表的な実施の形態に係る半導体装置を例示するブロック図である。 図２は、実施の形態１に係る半導体装置を例示するブロック図である。 図３は、ＤＡＣアナログ部１０の構成の概略を例示する説明図である。 図４は、電流源アレー回路１００の回路構成を例示するブロック図である。 図５は、差動／シングルエンド変換部１０１及びＩ／Ｖ変換部１０２の回路構成を例示するブロック図である。 図６は、実施の形態２に係るＤＡＣアナログ部の回路構成を例示するブロック図である。 図７は、実施の形態３に係るＤＡＣアナログ部の回路構成を例示するブロック図である。 図８は、実施の形態４に係るＤＡＣアナログ部の回路構成を例示するブロック図である。 図９は、実施の形態５に係るＤＡＣアナログ部の回路構成を例示するブロック図である。 図１０は、実施の形態６に係るＤＡＣアナログ部の回路構成を例示するブロック図である。 図１１は、実施の形態７に係るＤＡＣアナログ部の回路構成を例示するブロック図である。 図１２は、電流源アレー回路７００の内部構成を例示するブロック図である。 図１３は、実施の形態８に係るＤＡＣアナログ部の回路構成を例示するブロック図である。 図１４は、実施の形態９に係るＤＡＣアナログ部の回路構成を例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（チョッピング動作が可能なカレントミラー回路を用いた差動・シングルエンド変換部を備える半導体装置）
本願の代表的な実施の形態に係る半導体装置（１）は、図１に示されるように、第１電流（ＩＢ）が供給される第１ノード（Ｂ）と、第２電流（ＩＡ）が供給される第２ノード（Ａ）と、第１ノードに供給された第１電流を複製するとともに、複製した電流と第２ノードに供給された第２電流との差に応じた出力電流（ＩＯＵＴ）を生成するカレントミラー電流生成部（１０１）とを有する。本半導体装置は更に、前記出力電流を電圧（ＶＯＵＴ）に変換する電流電圧変換部（１０２）を有する。前記カレントミラー電流生成部は、前記第１電流を入力するための入力側のトランジスタと、前記複製した電流を出力するための出力側のトランジスタとを切り替えるチョッパ動作が可能にされる。

これによれば、従来のようにアンプを３個用いた回路構成よりも小規模な回路構成によって、差動信号からシングルエンド信号への変換を実現することができる。本半導体装置をＤＡＣに適用すれば、ＤＡＣの小型化を図ることができる。また、カレントミラー電流生成部は、入力側のトランジスタと出力側のトランジスタとがチョッパ動作によって切り替え可能にされるから、半導体装置の製造バラつき等によって上記２つのトランジスタの間に生じたミスマッチによる影響が抑えられ、差動信号をシングルエンド信号に変換する変換精度の劣化を抑えることができる。

〔２〕（カレントミラー電流生成部の詳細）
項１の半導体装置において、前記カレントミラー電流生成部は、第３ノード（Ｃ）と基準となる電圧が供給される基準ノード（グラウンドノード）との間に設けられた第１トランジスタ（Ｍ１）と、第４ノード（Ｄ）と前記基準ノードとの間に設けられ、制御端子が前記第１トランジスタの制御端子（ゲート）と共通に接続される第２トランジスタ（Ｍ２）とを有する。また、前記カレントミラー電流生成部は、前記第１ノードの電圧が所定のバイアス電圧（ＶＣＯＭ）と等しくなるように前記第１トランジスタ及び前記第２トランジスタの前記制御端子を駆動する第１増幅部（ＡＭＰ＿Ｂ）を有する。更に前記カレントミラー電流生成部は、前記第１ノードを前記第３ノードに接続し、且つ前記第２ノードを前記第４ノードに接続する第１状態と、前記第１ノードを前記第４ノードに接続し、且つ前記第２ノードを前記第３ノードに接続する第２状態とを交互に切り替えるチョッパ回路（１０１１）とを有する。

これによれば、カレントミラー回路を構成する前記第１トランジスタと前記第２トランジスタの役割を容易に切り替えることができる。また、前記第１増幅部によって前記第１ノードの電圧が安定し、カレントミラー回路としての定電流性を高めることができる。更に、前記カレントミラー電流生成部は、生成される第３電流が第１増幅部を構成するトランジスタのデバイスノイズ（１／ｆ雑音及び熱雑音）の影響を受け難い構成であるので、第１増幅部の回路規模を小さくすること（例えば、差動入力段を構成するトランジスタサイズを小さくすること等）が可能である。

〔３〕（電流電圧変換部の詳細）
項２の半導体装置において、前記電流電圧変換部は、前記第２ノードの電圧が前記所定のバイアス電圧と等しくなるように制御することにより、前記第２ノードから入力した電流（ＩＯＵＴ）を電圧（ＶＯＵＴ）に変換するための第２増幅部（ＡＭＰ＿Ａ）を更に有する。

これによれば、前記第２ノードの電圧が前記第１ノードの電圧と等しくなるように制御されるため、第１トランジスタ及び第２トランジスタのチャネル変調効果によるカレントミラー比のずれを抑えることができる。

〔４〕（チョッパ回路の上部のゲート接地回路）
項２又は３の半導体装置において、前記カレントミラー電流生成部（２０１）は、前記第１ノードと前記チョッパ回路との間の電流経路、及び前記第２ノードと前記チョッパ回路との間の電流経路に設けられた第１ゲート接地回路（１０１２）を更に有する。

これによれば、チョッパ回路のチョッピング動作に起因するスイッチングノイズによる、前記第１ノード及び前記第２ノードの電位変動を抑えることができる。

〔５〕（ソース抵抗）
項２乃至４の何れかの半導体装置において、前記第１トランジスタ及び前記第２トランジスタは、ＭＩＳトランジスタである。また、前記電流生成部は、前記第１トランジスタのソース側に接続される第１抵抗（Ｒ１）と、前記第２トランジスタのソース側に接続される第２抵抗（Ｒ２）とを更に有する。

これによれば、第１トランジスタ及び第２トランジスタのデバイスノイズ（１／ｆノイズ及び熱雑音）を抑えつつ、カレントミラー回路の電流源としての出力インピーダンスを向上させることができる。

〔６〕（第１ノードに接続された容量）
項３乃至５の何れかの半導体装置は、前記第１ノードとグラウンドノードとの間に設けられた第１容量（ＣｒｅｇＢ）を更に有する。

これによれば、第１増幅部の負荷駆動能力が低い場合であっても、第１ノードの電位変動を抑えることができる。

〔７〕（電流源アレー回路とカレントミラー電流生成部との間のゲート接地回路）
項３乃至６の何れかの半導体装置は、入力されたディジタル信号に応じて、複数の電流源（Ｉｒｅｆ１〜Ｉｒｅｆｎ）から出力される夫々の電流の供給先を前記電流源毎に前記第１ノード又は前記第２ノードに選択的に切り替えることにより、前記第１電流及び前記第２電流を生成する電流源アレー回路（１００，７００）を有する。本半導体装置は更に、前記電流源アレー回路と前記第１ノードとの間の電流経路、及び前記電流アレー回路と前記第２ノードとの間の電流経路に設けられた第２ゲート接地回路（６０１）を有する。

これによれば、電流源アレー回路において入力されるディジタル信号の切り替わりに応じて発生したスイッチングノイズによって、第１ノード及び第２ノードの電位が変動することを抑えることができる。

〔８〕（第２ノードに接続された容量）
項３乃至７の何れかの半導体装置は、前記第２ノードとグラウンドノードとの間に設けられた第２容量（ＣｒｅｇＡ）を更に有する。

これによれば、仮に、第２増幅部の負荷駆動能力が低い場合であっても、第２ノードの電位変動を抑えることができる。

〔９〕（ΔΣＤＡＣ）
項３乃至８の何れかの半導体装置は、入力したディジタル信号をオーバーサンプリングして出力するディジタルフィルタ（１２）と、前記ディジタルフィルタから出力された信号に対してデルタ・シグマ変調を行い、変調結果に基づくディジタル信号を前記電流源アレー回路に出力する変調部（１１＿１，１１＿２）とを有する。本半導体装置は更に、前記電流電圧変換部によって変換された電圧を出力するための出力端子（ＯＵＴＶ＿Ｒ，ＯＵＴＶ＿Ｌ）を有する。

これによれば、高精度なΔΣ変調方式のＤＡＣをより小面積で実現することができる。

〔１０〕（チョッピング周波数）
項９の半導体装置において、前記チョッパ回路は、前記変調部によるディジタル信号の出力サイクルよりも短いサイクルで前記第１状態と前記第２状態を切り替える。

〔１１〕（アンプを含むカレントミラー回路のチョッピング動作が可能な差動・シングルエンド変換部を備える半導体装置）
本願の代表的な別の実施の形態に係る半導体装置は、入力されたディジタル信号に応じた差動信号として第１電流及び第２電流を生成し、第１ノード（Ｂ）及び第２ノード（Ａ）に供給する電流源アレー回路（７００）を有する。また、本半導体装置は、前記第１ノードと基準となる電圧が供給される基準ノード（グラウンドノード）との間に設けられた第１トランジスタ（Ｍ１）と、前記第２ノードと前記基準ノードとの間に設けられ、制御端子（ゲート）が前記第１トランジスタの制御端子と共通に接続される第２トランジスタ（Ｍ２）と、を有する。また、本半導体装置は、所定のバイアス電圧（ＶＣＯＭ）が供給される第１入力端子（反転入力端子（−））と、前記第１入力端子と異なる第２入力端子（非反転入力端子（＋））とを有し、前記第１入力端子と前記第２入力端子の電圧が等しくなるように、前記第１トランジスタ及び前記第２トランジスタの前記制御端子を駆動する第１増幅部（ＡＭＰ＿Ｂ）を有する。また、本半導体装置は、前記所定のバイアス電圧が供給される第３入力端子（非反転入力端子（＋））と、前記第３入力端子と異なる第４入力端子（反転入力端子（−））とを有し、前記第３入力端子と前記第４入力端子の電圧が等しくなるように制御することで前記第４入力端子に入力された電流を電圧に変換する第２増幅部（ＡＭＰ＿Ａ）を有する。更に、本半導体装置は、前記第１ノードを前記第２入力端子に接続し、且つ前記第２ノードを前記第４入力端子に接続する第１状態と、前記第１ノードを前記第４入力端子に接続し、且つ前記第２ノードを前記第２入力端子に接続する第２状態とを交互に切り替えるチョッパ回路（７０２）と、を有する。本半導体装置において、前記電流源アレー回路は、前記第１ノードに前記第１電流を供給し、前記第２ノードに前記第２電流を供給する第１出力状態と、前記第１ノードに前記第２電流を供給し、前記第２ノードに前記第１電流を供給する第２出力状態とを、前記チョッパ回路の切り替え動作に同期して切り替える。

これによれば、項１と同様に、差動信号からシングルエンド信号への変換を行う機能部を小面積な回路構成で実現することができる。また、チョッパ回路により、第１ノード及び第２ノードの接続先の切り替えが可能にされるから、カレントミラー回路を構成する２つのトランジスタのミスマッチの影響と第１増幅部のオフセットの影響を抑えることができ、差動信号をシングルエンド信号に変換する変換精度の劣化を更に抑えることができる。

〔１２〕（電流源アレー回路の下部に設けられたゲート接地回路）
項１１の半導体装置において、前記電流源アレー回路と前記第１ノードとの間の電流経路、及び前記電流アレー回路と前記第２ノードとの間の電流経路の夫々に設けられたゲート接地回路（８０１）を更に有する。

これによれば、チョッパ回路のチョッピング動作に起因するスイッチングノイズによる、前記第１ノード及び前記第２ノードの電位変動を抑えることができる。

〔１３〕（ソース抵抗）
項１１又は１２の半導体装置は、前記第１トランジスタと前記基準ノードとの間に設けられた第１抵抗（Ｒ１）と、前記第２トランジスタと前記基準ノードとの間に設けられた第２抵抗（Ｒ２）とを更に有する。

これによれば、第１トランジスタ及び第２トランジスタのデバイスノイズ（１／ｆノイズ及び熱雑音）を抑えつつ、カレントミラー回路の電流源としての出力インピーダンスを向上させることができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

≪実施の形態１≫
図２は、本願の一実施の形態に係る半導体装置を例示するブロック図である。同図に示される半導体装置１は、例えばオーディオ用のΔΣ変調方式のＤＡＣを構成する。半導体装置１は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された１チップの半導体集積回路である。半導体装置１を構成する各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。本実施の形態において、特にそうでない旨明示した場合及び文脈から明らかにそうでない場合を除き、各トランジスタはＭＯＳトランジスタであるものとして説明するが、厳密にそれに限定されるものではない。

半導体装置１は、例えば、ディジタルフィルタ部（ＩＰＦ）１２と、ΔΣ変調部（ΔΣＭＯＤ）１１＿１、１１＿２と、ＤＡＣアナログ部（ＤＡＣ＿ＡＮＬＧ）１０＿１、１０＿２と、複数の外部端子と、その他の図示されない入出力インターフェース回路等を含んで構成される。なお同図には、説明の便宜上、複数の外部端子として、端子ＤＡＴＡ＿ＩＮ、端子ＯＵＴＶ＿Ｒ、及び端子ＯＵＴＶ＿Ｌが代表的に例示されている。

端子ＤＡＴＡ＿ＩＮは、再生すべき音声信号に対応したデータ（ディジタル信号）を入力するための入力端子である。端子ＯＵＴＶ＿Ｒ、ＯＵＴＶ＿Ｌは、入力されたディジタル信号がディジタル／アナログ変換されたアナログ信号を、電圧形式で出力するための出力端子である。端子ＯＵＴＶ＿Ｒからは、Ｒチャネルの音声信号に対応したアナログ電圧が出力され、端子ＯＵＴＶ＿Ｌからは、Ｌチャネルの音声信号に対応したアナログ電圧が出力される。

ディジタルフィルタ部１２は、例えば、補間フィルタ（インタポレーションフィルタ：ｉｎｔｅｒｐｏｌａｔｉｏｎ ｆｉｌｔｅｒ）を含んで構成される。ディジタルフィルタ部１２は、補間フィルタによって、入力されたディジタル信号をオーバーサンプリングし、オーバーサンプリングしたデータをローパスフィルタを通して出力する。このとき、ディジタルフィルタ部１２は、Ｒチャネル側のデータをΔΣ変調部１１＿１に出力し、Ｌチャネル側のデータをΔΣ変調部１１＿２に出力する。

ΔΣ変調部１１＿１、１１＿２は、ディジタルフィルタ部１２から出力されたデータに対してΔΣ変調を行うことにより１ビットのデータ列を生成し、そのデータ列を多ビット化して一定の時間間隔で出力する。ΔΣ変調器１１＿１、１１＿２により、低周波数領域でのノイズがオーバーサンプリングした高い周波数領域に移動し、低周波数領域でのノイズが低減する（ノイズシェービング）。

ＤＡＣアナログ部１０＿１は、ΔΣ変調部１１＿１から出力された多ビットのディジタル信号をアナログ信号（電圧）に変換し、出力電圧ＶＯＵＴ＿Ｒとして端子ＯＵＴＶ＿Ｒに出力する。同様に、ＤＡＣアナログ部１０＿２は、ΔΣ変調部１１＿２から出力された多ビットのディジタル信号をアナログ信号（電圧）に変換し、出力電圧ＶＯＵＴ＿Ｌとして端子ＯＵＴＶ＿Ｌに出力する。

以下、ＤＡＣアナログ部１０＿１、１０＿２について詳細に説明する。特に制限されないが、本実施の形態ではＤＡＣアナログ部１０＿１及び１０＿２を同一の回路構成とし、総称してＤＡＣアナログ部１０と表記する。

図３は、ＤＡＣアナログ部１０の構成の概略を例示する説明図である。同図に示されるように、ＤＡＣアナログ部１０は、電流源アレー回路（Ｉ＿ＡＲＹ）１００と、差動／シングルエンド変換部（ＤＩＦ／ＳＧＬ＿ＣＮＶＴＲ）１０１と、Ｉ／Ｖ変換部（Ｉ／Ｖ＿ＣＮＶＴＲ）１０２と、を含んで構成される。

電流源アレー回路１００は、ΔΣ変調部１１＿１（１１＿２）から出力された多ビットのディジタル信号の値に応じた差動電流を生成する。図４に、電流源アレー回路１００の回路構成を例示する。同図に示されるように、電流源アレー回路１００は、例えば、複数の定電流源Ｉｒｅｆ１〜Ｉｒｅｆｎ（ｎは、２以上の整数）と、定電流源毎に対応して設けられた複数のスイッチ回路とを含んで構成される。なお、参照符号Ｉｒｅｆ１〜Ｉｒｅｆｎは、定電流源のみならず、各定電流源から出力される電流をも表すものとする。

定電流源Ｉｒｅｆ１〜Ｉｒｅｆｎと上記スイッチ回路は、ΔΣ変調部１１＿１（１１＿２）から出力される多ビットのディジタル信号のビット毎に対応して設けられる。電流Ｉｒｅｆ１〜Ｉｒｅｆｎは、例えば、相互に異なる大きさの電流である。上記スイッチ回路は、定電流源Ｉｒｅｆ１〜Ｉｒｅｆｎ毎に対応して設けられた２つのスイッチ素子から構成される差動型のスイッチ回路であって、対応するビットの論理値に応じて、対応する定電流源の電流をノードＢ又はノードＡに選択的に供給する。例えば、定電流源Ｉｒｅｆ１に対応するスイッチ回路は、スイッチ素子ＭＳＡ＿１、ＭＳＢ＿１から構成され、入力された論理値に応じて、定電流源Ｉｒｅｆ１の電流をノードＢ又はノードＡに選択的に供給する。定電流源Ｉｒｅｆ２〜Ｉｒｅｆｎに対応するスイッチ回路も同様である。スイッチ素子ＭＳＢ＿１〜ＭＳＢ＿ｎ、ＭＳＡ＿１〜ＭＳＡ＿ｎは、特に制限されないが、Ｐチャネル型のＭＯＳトランジスタである。例えば、スイッチ素子ＭＳＢ＿１〜ＭＳＢ＿ｎ−１がオン（スイッチ素子ＭＳＡ＿１〜ＭＳＡ＿ｎ−１がオフ）し、スイッチ素子ＭＳＡ＿ｎがオン（スイッチ素子ＭＳＢ＿ｎがオフ）した場合、ノードＢに流れる電流ＩＢは“Ｉｒｅｆ１＋Ｉｒｅｆ２＋・・・＋Ｉｒｅｆｎ−１”となり、ノードＡに流れる電流ＩＡは“Ｉｒｅｆｎ”となる。

差動／シングルエンド変換部１０１は、電流源アレー回路１００から供給された２つの電流ＩＡ、ＩＢの差に応じた電流ＩＯＵＴを生成する。Ｉ／Ｖ変換部１０２は、差動／シングルエンド変換部１０１によって生成された電流ＩＯＵＴを電圧に変換する。

図５に、差動／シングルエンド変換部１０１及びＩ／Ｖ変換部１０２の回路構成を例示する。同図に示されるように、差動／シングルエンド変換部１０１は、例えば、カレントミラー回路を構成するトランジスタＭ１、Ｍ２と、トランジスタＭ１、Ｍ２のゲートを駆動するアンプＡＭＰ＿Ｂと、位相補償用の抵抗Ｒｃ及び容量Ｃｃと、チョッパ回路１０１１と、を含んで構成される。また、Ｉ／Ｖ変換部１０２は、例えば、アンプＡＭＰ＿Ａと、抵抗Ｒ３と、容量Ｃ１と、を含んで構成される。

トランジスタＭ１、Ｍ２は、例えば、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＭ１、Ｍ２は、ゲートが共通に接続され、ソースがグラウンドノードに共通に接続される。トランジスタＭ１のドレインはノードＣに接続され、トランジスタＭ２のドレインはノードＤに接続される。アンプＡＭＰ＿Ｂは、例えば差動増幅回路であり、その反転入力端子（−）には基準電圧ＶＣＯＭが供給され、その非反転入力端子（＋）はノードＢに接続される。アンプＡＭＰ＿Ｂの出力端子は、例えばトランジスタＭ１、Ｍ２のゲートに接続される。このように、トランジスタＭ１、Ｍ２及びアンプＡＭＰ＿Ｂによってカレントミラー回路を構成することにより、負帰還効果によりノードＢの電圧が固定（電圧ＶＣＯＭに固定）され、カレントミラー回路の定電流性が増す。また、特に制限されないが、アンプＡＭＰ＿Ｂの出力端子と非反転入力端子の間に、位相補償用の抵抗Ｒｃ及び容量Ｃｃが接続することにより、アンプＡＭＰ＿Ｂを含む負帰還回路の安定性を向上させることができる。

ノードＢに供給された電流ＩＢは、チョッパ回路１０１１を介してトランジスタＭ１、Ｍ２に供給され、上記カレントミラー回路によって電流ＩＢを複製した電流が生成される。これにより、電流源アレー回路１００から供給された電流ＩＡと電流ＩＢを複製した電流との差電流が出力電流ＩＯＵＴ（＝ＩＡ−ＩＢ）としてノードＡから出力される。なお、チョッパ回路１０１１については後述する。

アンプＡＭＰ＿Ａは、例えば差動増幅回路であり、その非反転入力端子（＋）には基準電圧ＶＣＯＭが供給され、その反転入力端子（−）はノードＡに接続される。アンプＡＭＰ＿Ａの出力端子と反転入力端子との間に抵抗Ｒ３が接続される。これにより、ノードＡから出力された電流ＩＯＵＴが電圧に変換されてアンプＡＭＰ＿Ａの出力端子から出力される。出力電圧ＶＯＵＴ（ＶＯＵＴ＿Ｒ、ＶＯＵＴ＿Ｌ）は、“ＶＣＯＭ−ＩＯＵＴ×Ｒ３”で表される。基準電圧ＶＣＯＭの大きさは、出力電圧ＶＯＵＴの基準となる電圧であり、例えば、出力電圧ＶＯＵＴを受ける後段の回路の入力電圧範囲に応じて変更可能である。

このようにＩ／Ｖ変換部１０２を構成することにより、アンプＡＭＰ＿Ａの仮想接地の効果により、ノードＡの電圧が固定され、ノードＡの電圧とノードＢの電圧とを略ＶＣＯＭに揃えることができる。これにより、トランジスタＭ１、Ｍ２のチャネル長変調効果に起因する電流のずれを抑えることができ、出力電流ＩＯＵＴの精度劣化が抑えられる。また、特に制限されないが、図５に示されるように、抵抗Ｒ３と並列に容量Ｃ１が接続されることにより、Ｉ／Ｖ変換部１０２はローパスフィルタとしても機能し、出力電流ＩＯＵＴに含まれる高周波成分を除去することができる。

上記のようにトランジスタＭ１、Ｍ２及びアンプＡＭＰ＿Ｂを含む差動／シングルエンド変換部１０１とＩ／Ｖ変換部１０２とを組み合わせた回路構成によれば、３個の高精度なアンプが必要だった従来の回路構成に比べてアンプの個数を減らすことができ、より小規模な回路構成によって差動／シングルエンド変換を実現することができる。また、上記組み合わせによる回路構成において、出力電流ＩＯＵＴがアンプＡＭＰ＿Ｂを構成するトランジスタ等のデバイスノイズ（例えば、１／ｆ雑音、及び熱雑音）の影響を受け難いので、アンプＡＭＰ＿Ｂの回路規模を小さくすること（例えば、差動入力段を構成するトランジスタサイズを小さくすること等）ができ、更なるＤＡＣの回路規模の縮小を図ることができる。

次に、チョッパ回路１０１１について説明する。チョッパ回路１０１１は、ノードＢをノードＣに接続し、且つノードＡをノードＤに接続する第１状態と、ノードＢをノードＤに接続し、且つノードＡをノードＣに接続する第２状態とを交互に切り替えるチョッピング動作が可能とされる。具体的にチョッパ回路１０１１は、例えばスイッチ素子ＭＣ１、ＭＣ１Ｂ、ＭＣ２、ＭＣ２Ｂを含んで構成される。スイッチ素子ＭＣ１、ＭＣ１Ｂ、ＭＣ２、ＭＣ２Ｂは、特に制限されないが、Ｎチャネル型のＭＯＳトランジスタから構成される。スイッチ素子ＭＣ１は、そのドレインがノードＢに接続され、そのソースがノードＣに接続される。スイッチ素子ＭＣ１Ｂは、そのドレインがノードＢに接続され、そのソースがノードＤに接続される。スイッチ素子ＭＣ２は、そのドレインがノードＡに接続され、そのソースがノードＤに接続される。スイッチ素子ＭＣ２Ｂは、そのドレインがノードＡに接続され、そのソースがノードＣに接続される。スイッチ素子ＭＣ１、ＭＣ２は、制御信号Φによってゲートが駆動され、オン・オフが制御される。スイッチ素子ＭＣ１Ｂ、ＭＣ２Ｂは、制御信号ΦＢによってゲートが駆動され、オン・オフが制御される。制御信号Φ及び制御信号ΦＢは、相互に反対の論理を有するパルス信号である。制御信号Φ及び制御信号ΦＢの周期は、ΔΣ変調部１１＿１がディジタル信号を出力する出力サイクルよりも十分に短い。例えば、再生されるアナログ信号の周波数が２０ｋＨｚの場合、制御信号Φ及び制御信号ΦＢの周波数は、例えば２．８ＭＨｚとされる。制御信号Φ及び制御信号ΦＢとして、例えば、ディジタルフィルタ部１２やΔΣ変調部１１＿１、１１＿２に供給される基準クロック信号等を用いることができる。

このようなチョッパ回路１０１１をトランジスタＭ１、Ｍ２の上部に設けることにより、半導体装置１の製造バラつき等によってトランジスタＭ１、Ｍ２の間に生じたミスマッチによるカレントミラー比のずれを抑えることができ、差動／シングルエンド変換の変換精度の劣化を抑えることができる。

以上、実施の形態１に係るＤＡＣによれば、高精度なＤＡＣを小面積で実現することができる。すなわち、本半導体装置１におけるＤＡＣアナログ部１０＿１、１０＿２によれば、上述したように、差動／シングルエンド変換を実現するために３個の高精度なアンプが必要だった従来の回路構成に比べて、必要なアンプの個数を減らすことができ、回路規模の縮小を図ることができる。また、半導体装置１のようにＩ／Ｖ変換部１０２までを１チップで実現したとしても、チップ面積の増大を抑えることができ、コストを低減することができる。更に、差動／シングルエンド変換部１０１におけるカレントミラー回路の上段にチョッパ回路１０１１を設けることで、トランジスタＭ１、Ｍ２のミスマッチに基づくカレントミラー比のずれを抑えることができ、差動／シングルエンド変換の変換精度の劣化を抑えることができる。

≪実施の形態２≫
図６は、実施の形態２に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部２０は、チョッパ回路１０１１の上部にゲート接地回路１０１２を備える点で、実施の形態１に係るＤＡＣアナログ部１０と相違する。なお、ＤＡＣアナログ部２０におけるその他の構成は、ＤＡＣアナログ部１０と同様であるため、図６においてＤＡＣアナログ部１０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

具体的に、ＤＡＣアナログ部２０における差動／シングルエンド変換部２０１は、ノードＢとチョッパ回路１０１１との間の電流経路、及びノードＡとチョッパ回路１０１１との間の電流経路に、ゲート接地回路１０１２を備える。ゲート接地回路１０１２は、例えば、トランジスタＭ３、Ｍ４を含んで構成される。トランジスタＭ３、Ｍ４は、例えばＮチャネル型のＭＯＳトランジスタである。トランジスタＭ３は、そのドレインがノードＢに接続され、そのソースがノードＥに接続される。トランジスタＭ４は、そのドレインがノードＡに接続され、そのソースがノードＦに接続される。トランジスタＭ３、Ｍ４のゲートには、共通にバイアス電圧ＶＣが供給される。

チョッパ回路１０１１によってスイッチングノイズが発生し、ノードＡ及びノードＢの電位が変動する虞がある。そこで、実施の形態２に係るＤＡＣアナログ部２０のようにゲート接地回路１０１２を設けることで、チョッパ回路１０１１のスイッチングノイズのノードＡ及びノードＢへの伝播を抑え、ノードＡ及びノードＢの電位変動を抑えることができる。例えば、回路シミュレーションによって、４．８ｋＨｚのアナログ信号を再生したときの量子化ノイズの電力と高調波成分の電力との和に対する出力信号（ＶＯＵＴ）の電力の比率を算出すると、チョッパ回路１０１１及びゲート接地回路１０１２を有しない回路構成のＤＡＣアナログ部では７３ｄＢ程度であるのに対し、本ＤＡＣアナログ部２０では９８ｄＢ程度となる。すなわち、チョッパ回路１０１１及びゲート接地回路１０１２の挿入によって、ノイズ特性及び歪特性が大幅に向上する。

以上のように、実施の形態２に係るＤＡＣアナログ部２０によれば、差動／シングルエンド変換の変換精度の劣化を更に抑えることができ、小規模で高精度なＤＡＣの実現に資する。

≪実施の形態３≫
図７は、実施の形態３に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部３０は、カレントミラー回路を構成するトランジスタＭ１、Ｍ２のソース側に抵抗Ｒ１、Ｒ２を備える点で、実施の形態２に係るＤＡＣアナログ部２０と相違する。なお、図７におけるＤＡＣアナログ部３０において、ＤＡＣアナログ部１０、２０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

具体的に、ＤＡＣアナログ部３０の差動／シングルエンド変換部３０１は、トランジスタＭ１のソースとグラウンドノードとの間に接続される抵抗Ｒ１と、トランジスタＭ２のソースとグラウンドノードとの間に接続される抵抗Ｒ２とを更に備える。

カレントミラー回路を構成するトランジスタＭ１、Ｍ２のトランジスタサイズによっては、そのデバイスノイズが出力電流ＩＯＵＴに与える影響を無視できない場合がある。そこで、ＤＡＣアナログ部３０のようにトランジスタＭ１、Ｍ２のソースに抵抗Ｒ１、Ｒ２を接続することで、トランジスタＭ１、Ｍ２のデバイスノイズを抑えつつ、カレントミラー回路の電流源としての出力インピーダンスを向上させることができる。これにより、差動／シングルエンド変換の変換精度の劣化を更に抑えることができ、小規模で高精度なＤＡＣの実現に資する。

≪実施の形態４≫
図８は、実施の形態４に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部４０は、ノードＢに接続される容量ＣｒｅｇＢを備える点で、実施の形態３に係るＤＡＣアナログ部３０と相違する。なお、図８におけるＤＡＣアナログ部４０において、ＤＡＣアナログ部１０〜３０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

具体的に、ＤＡＣアナログ部４０の差動／シングルエンド変換部４０１は、ノードＢとグラウンドノードとの間に接続される容量ＣｒｅｇＢを更に備える。

ノードＢは電流源アレー回路１００の動作によるスイッチングノイズの影響を受け易い。特に、アンプＡＭＰ＿Ｂの出力段の負荷駆動能力が低い場合にノイズの影響を受け易い。そこで、ＤＡＣアナログ部４０のようにノードＢとグラウンドノードとの間に容量ＣｒｅｇＢを接続することで、ノードＢの電位変動を抑えることができる。これにより、差動／シングルエンド変換の変換精度の劣化を更に抑えることができ、小規模で高精度なＤＡＣの実現に資する。

≪実施の形態５≫
図９は、実施の形態５に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部５０は、ノードＡに接続される容量ＣｒｅｇＡを備える点で、実施の形態４に係るＤＡＣアナログ部４０と相違する。なお、図９におけるＤＡＣアナログ部５０において、ＤＡＣアナログ部１０〜４０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

具体的に、ＤＡＣアナログ部５０の差動／シングルエンド変換部５０１は、ノードＡとグラウンドノードとの間に接続される容量ＣｒｅｇＡを更に備える。ノードＡの電位の安定性は、主にアンプＡＭＰ＿Ａの出力段の負荷駆動能力に依存する。そこで、ＤＡＣアナログ部５０のようにノードＡとグラウンドノードとの間に容量ＣｒｅｇＡを接続することで、アンプＡＭＰ＿Ａの出力段の負荷駆動能力が低い場合であっても、ノードＡの電位変動を抑えることができる。これにより、差動／シングルエンド変換の変換精度の劣化を更に抑えることができ、小規模で高精度なＤＡＣの実現に資する。

≪実施の形態６≫
図１０は、実施の形態６に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部６０は、電流アレー回路１００と差動／シングルエンド変換部３０１との間にゲート接地回路６０１を備える点で、実施の形態２に係るＤＡＣアナログ部２０と相違する。なお、図６のＤＡＣアナログ部６０において、ＤＡＣアナログ部１０〜５０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

具体的に、ＤＡＣアナログ部６０は、電流源アレー回路１００とノードＢとの間の電流経路、及び電流源アレー回路１００とノードＡとの間の電流経路に、ゲート接地回路６０１を更に備える。ゲート接地回路６０１は、例えば、トランジスタＭ５、Ｍ６を含んで構成される。トランジスタＭ５、Ｍ６は、例えばＰチャネル型のＭＯＳトランジスタである。トランジスタＭ５は、そのドレインがノードＢに接続され、そのソースが電流源アレー回路１００の電流ＩＢを出力するノードに接続される。トランジスタＭ６は、そのドレインがノードＡに接続され、そのソースが電流源アレー回路１００の電流ＩＡを出力するノードに接続される。トランジスタＭ５、Ｍ６のゲートには、共通にバイアス電圧ＶＤが供給される。

このようにゲート接地回路６０１を設けることで、電流源アレー回路１００からのスイッチングノイズがノードＡ及びノードＢに伝播することを抑制することができ、ノードＡ及びノードＢの電位変動を更に抑えることができる。これにより、差動／シングルエンド変換の変換精度の劣化を更に抑えることができ、小規模で高精度なＤＡＣの実現に資する。

≪実施の形態７≫
図１１は、実施の形態７に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部７０は、トランジスタＭ１、Ｍ２のミスマッチのみならずアンプＡＭＰ＿Ｂのオフセットの影響を抑えることが可能とされる点で実施の形態１に係るＤＡＣアナログ部１０と相違する。なお、図１１のＤＡＣアナログ部７０において、ＤＡＣアナログ部１０〜６０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

図１１に示されるように、ＤＡＣアナログ部７０は、電流源アレー回路７００、差動／シングルエンド変換部７０１、及びＩ／Ｖ変換部１０２を備える。差動／シングルエンド変換部７０１は、例えば、カレントミラー回路を構成するトランジスタＭ１、Ｍ２と、トランジスタＭ１、Ｍ２のゲートを駆動するアンプＡＭＰ＿Ｂと、チョッパ回路７０２と、抵抗Ｒ１、Ｒ２を含んで構成される。トランジスタＭ１、Ｍ２は、ゲートが共通に接続される。トランジスタＭ１は、そのドレインがノードＢに接続され、そのソースが抵抗Ｒ１を介してグラウンドノードに接続される。トランジスタＭ２は、そのドレインがノードＡに接続され、そのソースが抵抗Ｒ２を介してグラウンドノードに接続される。アンプＡＭＰ＿Ｂは、その反転入力端子（−）に基準電圧ＶＣＯＭが供給され、その非反転入力端子（＋）はノードＧに接続される。Ｉ／Ｖ変換部１０２の入力端子（アンプＡＭＰ＿Ａの反転入力端子）は、ノードＨに接続される。

チョッパ回路７０２は、ノードＢをノードＧに接続し、且つノードＡをノードＨに接続する第１状態と、ノードＢをノードＨに接続し、且つノードＡをノードＧに接続する第２状態とを交互に切り替えるチョッピング動作が可能とされる。チョッパ回路７０２は、例えば、チョッパ回路１０１１と同様の回路構成とされ、制御信号Φ及び制御信号ΦＢによってチョッピング動作が制御される。

差動／シングルエンド変換部７０１のチョッピング動作による出力電流ＩＯＵＴの極性の切り替りを防止するため、電流源アレー回路７００は、差動／シングルエンド変換部７０１のチョッピング動作に同期したチョッピング動作が可能にされる。

図１２は、電流源アレー回路７００の内部構成を例示するブロック図である。同図に示されるように、電流源アレー回路７００は、前述の電流源アレー回路１００の構成要素に加え、夫々のスイッチ回路とΔΣ変調部１１＿１（１１＿２）との間に接続されたチョッパ回路７０＿１〜７０＿ｎを更に備える。チョッパ回路７０＿１〜７０＿ｎは、例えばチョッパ回路１０１１と同様の回路構成とされ、制御信号Φ及び制御信号ΦＢによってチョッピング動作が制御される。これによれば、差動／シングルエンド変換部７０１のチョッピング動作に応じて、電流ＩＡ、ＩＢの供給先がノードＡとノードＢとの間で切り替わるので、出力電流ＩＯＵＴの極性が切り替ることなく出力することができる。

以上、実施の形態７に係るＤＡＣアナログ部７０によれば、トランジスタＭ１、Ｍ２のミスマッチの影響のみならず、アンプＡＭＰ＿Ｂのオフセットの影響をも抑えることができるから、差動信号をシングルエンド信号に変換する変換精度の劣化を更に抑えることができ、小規模で高精度なＤＡＣの実現に資する。

≪実施の形態８≫
図１３は、実施の形態８に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部８０は、電流源アレー回路７００と差動／シングルエンド変換部７０１との間にゲート接地回路８０１を備える点で、実施の形態７に係るＤＡＣアナログ部７０と相違する。なお、図１３のＤＡＣアナログ部８０において、ＤＡＣアナログ部１０〜７０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

具体的にＤＡＣアナログ部８０は、電流源アレー回路７００とノードＢとの間の電流経路、及び電流源アレー回路７００とノードＡとの間の電流経路に、ゲート接地回路８０１を備える。ゲート接地回路８０１は、例えば、トランジスタＭ７、Ｍ８を含んで構成される。トランジスタＭ７、Ｍ８は、例えばＰチャネル型のＭＯＳトランジスタである。トランジスタＭ７は、そのドレインがノードＢに接続され、そのソースが電流源アレー回路７００の電流（電流ＩＢ又は電流ＩＡ）を出力する一方のノードに接続される。トランジスタＭ８は、そのドレインがノードＡに接続され、そのソースが電流源アレー回路７００の電流を出力する他方のノードに接続される。トランジスタＭ７、Ｍ８のゲートには、共通にバイアス電圧ＶＤが供給される。

このようにゲート接地回路８０１を設けることで、電流源アレー回路７００のスイッチングノイズのノードＡ及びノードＢへの伝播を抑え、ノードＡ及びノードＢの電位変動を更に抑えることができる。これにより、差動／シングルエンド変換の変換精度の劣化を更に抑えることができ、小規模で高精度なＤＡＣの実現に資する。

≪実施の形態９≫
図１４は、実施の形態９に係るＤＡＣアナログ部の回路構成を例示するブロック図である。同図に示されるＤＡＣアナログ部９０は、チョッパ回路１０１１及びゲート接地回路１０１２を含まない回路構成とされる点で、図８に示した実施の形態４に係るＤＡＣアナログ部４０と相違する。なお、図１４のＤＡＣアナログ部９０において、ＤＡＣアナログ部１０〜８０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

図１４に示されるように、差動／シングルエンド変換部９０１において、カレントミラー回路を構成するトランジスタＭ１、Ｍ２のドレインは、ノードＢとノードＡに夫々接続される。その他の構成要素の接続関係は、図８と同様である。

これによれば、実施の形態１と同様に、回路規模の縮小を図ることができる。特に、カレントミラー回路を構成するトランジスタのマッチング精度が気にならないような、高い変換精度が要求されないＤＡＣ等に適用することで、ＤＡＣの更なる小面積化を図ることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施の形態１乃至９に係る半導体装置を、オーディオ用のＤＡＣに適用する場合を例示したが、これに限られず、要求される帯域が比較的狭い用途のＤＡＣであれば、適用することができる。例えば、計測用のＤＡＣや通信用のＤＡＣにも適用することができる。

実施の形態１乃至９において、電流源アレー回路のみならず差動／シングルエンド変換部及びＩ／Ｖ変換部をまでを１チップとする半導体装置を例示したが、これに限られず、差動／シングルエンド変換部までを１チップの半導体装置で実現し、Ｉ／Ｖ変換部を外付け回路によって実現しても良い。この場合、当該半導体装置は、電圧を出力するための端子ＯＵＴＶ＿Ｒ、ＯＵＴＶ＿Ｌの代わりに、Ｒチャネル側の出力電流ＩＯＵＴ＿Ｒを出力するための第１電流出力端子と、Ｌチャネル側の出力電流ＩＯＵＴ＿Ｌを出力するための第２電流出力端子とを備える構成とされる。ここで、出力電流ＩＯＵＴ＿Ｒは、Ｒチャネル側のＤＡＣアナログ部１０＿１における差動／シングルエンド変換部１０１（２０１〜９０１）から出力される出力電流ＩＯＵＴであり、出力電流ＩＯＵＴ＿Ｌは、Ｌチャネル側のＤＡＣアナログ部１０＿２における差動／シングルエンド変換部１０１（２０１〜９０１）から出力される出力電流ＩＯＵＴである。

実施の形態１乃至９において、電流源アレー回路１００、７００として、電源側を基準とした差電流を生成する回路構成（スイッチ素子や電流源等をＰチャネル型のＭＯＳトランジスタで実現した回路構成）を例示したが、グラウンド側を基準とした差動電流を生成する回路構成（スイッチ素子や電流源等をＮチャネル型のＭＯＳトランジスタで実現した回路構成）であっても良い。この場合、差動／シングルエンド変換部１０１〜９０１は、カレントミラー回路等はＰチャネル型のＭＯＳトランジスタを用いて構成される。これによれば、Ｎチャネル型のＭＯＳトランジスタで構成した場合と同様に、実施の形態１乃至９に例示したチョッパ回路１０１１やゲート接地回路１０１２等を適用することで、同様の効果を得ることができる。この場合、チョッパ回路１０１１やゲート接地回路１０１２等を構成するトランジスタの導電型は、各素子のバイアス状態等を考慮して適宜選択すればよい。

実施の形態１乃至６、９において、位相補償用の抵抗Ｒｃ及び容量Ｃｃは、アンプＡＭＰ＿Ｂの回路構成によっては省略することが可能である。逆に、実施の形態７、８において、アンプＡＭＰ＿Ｂの出力端子と非反転入力端子の間に位相補償用の抵抗Ｒｃ及び容量Ｃｃを接続することも可能である。

容量ＣｒｅｇＢや容量ＣｒｅｇＡは、図８や図９の回路のみならず、図１０、１１、１３等の回路にも適用することができる。また、容量ＣｒｅｇＢは、アンプＡＭＰ＿Ｂの負荷駆動能力が高い場合には省略可能である。同様に、容量ＣｒｅｇＡは、アンプＡＭＰ＿Ａの負荷駆動能力が高い場合には省略可能である。

チョッパ回路１０１１は、チョッピング動作が可能にされる回路構成であれば良く、図５等に示される回路構成に限定されない。

Ｉ／Ｖ変換部１０２は、入力された電流ＩＯＵＴを電圧に変換することができる回路構成であれば良く、図５等に示される回路構成に限定されない。同様にローパスフィルタの機能も別の回路構成で実現しても良いし、Ｉ／Ｖ変換部１０２とは別にフィルタ回路を設けても良い。

１ 半導体装置
１０１ 差動／シングルエンド変換部
１０２ Ｉ／Ｖ変換部
アンプ ＡＭＰ＿Ｂ、ＡＭＰ＿Ａ
Ｃ１、Ｃｃ 容量
Ｒ３、Ｒｃ 抵抗
Ｍ１、Ｍ２ トランジスタ
１０１１ チョッパ回路
ＶＣＯＭ 基準電圧
Ａ、Ｂ ノード
ＩＡ、ＩＢ 電流
ＩＯＵＴ 出力電流
ＶＯＵＴ 出力電圧
ＤＡＴＡ＿ＩＮ、ＯＵＴＶ＿Ｒ、ＯＵＴＶ＿Ｌ 端子
１２ ディジタルフィルタ部（ＩＰＦ）
１１＿１、１１＿２ ΔΣ変調部（ΔΣＭＯＤ）
１０＿１、１０＿２ ＤＡＣアナログ部（ＤＡＣ＿ＡＮＬＧ）
ＶＯＵＴ＿Ｒ Ｒチャネル側の出力電圧
ＶＯＵＴ＿Ｌ Ｌチャネル側の出力電圧
１００ 電流源アレー回路（Ｉ＿ＡＲＹ）
１０１ 差動／シングルエンド変換部（ＤＩＦ／ＳＧＬ＿ＣＮＶＴＲ）
１０２ Ｉ／Ｖ変換部（Ｉ／Ｖ＿ＣＮＶＴＲ）
Ｉｒｅｆ１〜Ｉｒｅｆｎ 定電流源、電流
スイッチ素子 ＭＳＡ＿１〜ＭＳＡ＿ｎ、ＭＳＢ＿１〜ＭＳＢ＿ｎ
１０ ＤＡＣアナログ部
スイッチ素子 ＭＣ１、ＭＣ１Ｂ、ＭＣ２、ＭＣ２Ｂ
Ｃ，Ｄ ノード
Φ、ΦＢ 制御信号
２０ ＤＡＣアナログ部
２０１ 差動／シングルエンド変換部
１０１２ ゲート接地回路
Ｅ，Ｆ ノード
３０ ＤＡＣアナログ部
３０１ 差動／シングルエンド変換部
Ｒ１、Ｒ２ 抵抗
４０ ＤＡＣアナログ部
４０１ 差動／シングルエンド変換部
ＣｒｅｇＢ 容量
５０ ＤＡＣアナログ部
５０１ 差動／シングルエンド変換部
ＣｒｅｇＡ 容量
６０ ＤＡＣアナログ部
６０１ ゲート接地回路
７０ ＤＡＣアナログ部
７００ 電流源アレー回路
７０１ 差動／シングルエンド変換部
７０２ チョッパ回路
Ｇ、Ｈ ノード
７０＿１〜７０＿ｎ チョッパ回路
８０ ＤＡＣアナログ部
８０１ チョッパ回路
９０ ＤＡＣアナログ部
９０１ 差動／シングルエンド変換部

Claims (13)

1. 第１電流が供給される第１ノードと、
   第２電流が供給される第２ノードと、
   前記第１ノードに供給された前記第１電流を複製するとともに、複製した電流と前記第２ノードに供給された前記第２電流との差に応じた出力電流を生成するカレントミラー電流生成部と、
   前記出力電流を電圧に変換する電流電圧変換部と、を有し、
   前記カレントミラー電流生成部は、前記第１電流を入力するための入力側のトランジスタと、前記複製した電流を出力するための出力側のトランジスタとを切り替えるチョッパ動作が可能にされる半導体装置。
2. 前記カレントミラー電流生成部は、
   第３ノードと基準となる電圧が供給される基準ノードとの間に設けられた第１トランジスタと、
   第４ノードと前記基準ノードとの間に設けられ、制御端子が前記第１トランジスタの制御端子と共通に接続される第２トランジスタと、
   前記第１ノードの電圧が所定のバイアス電圧と等しくなるように前記第１トランジスタ及び前記第２トランジスタの前記制御端子を駆動する第１増幅部と、
   前記第１ノードを前記第３ノードに接続し、且つ前記第２ノードを前記第４ノードに接続する第１状態と、前記第１ノードを前記第４ノードに接続し、且つ前記第２ノードを前記第３ノードに接続する第２状態とを交互に切り替えるチョッパ回路と、を有する請求項１に記載の半導体装置。
3. 前記電流電圧変換部は、前記第２ノードの電圧が前記所定のバイアス電圧と等しくなるように制御することにより、前記第２ノードから入力した電流を電圧に変換するための第２増幅部を有する請求項２に記載の半導体装置。
4. 前記カレントミラー電流生成部は、
   前記第１ノードと前記チョッパ回路との間の電流経路、及び前記第２ノードと前記チョッパ回路との間の電流経路の夫々に設けられた第１ゲート接地回路を更に有する請求項３に記載の半導体装置。
5. 前記第１トランジスタと前記基準ノードとの間に設けられた第１抵抗と、
   前記第２トランジスタと前記基準ノードとの間に設けられた第２抵抗と、を更に有する請求項４に記載の半導体装置。
6. 前記第１ノードとグラウンドノードとの間に設けられた第１容量を更に有する請求項４に記載の半導体装置。
7. 入力されたディジタル信号に応じて、複数の電流源から出力される夫々の電流の出力先を、前記電流源毎に、前記第１ノード又は前記第２ノードに選択的に切り替えることにより、前記第１電流及び前記第２電流を生成する電流源アレー回路と、
   前記電流源アレー回路と前記第１ノードとの間の電流経路、及び前記電流アレー回路と前記第２ノードとの間の電流経路に設けられた第２ゲート接地回路と、を更に有する請求項４に記載の半導体装置。
8. 前記第２ノードとグラウンドノードとの間に設けられた第２容量を更に有する請求項７に記載の半導体装置。
9. 入力したディジタル信号をオーバーサンプリングして出力するディジタルフィルタと、
   前記ディジタルフィルタから出力された信号に対してデルタ・シグマ変調を行い、変調結果に基づくディジタル信号を前記電流源アレー回路に出力する変調部と、
   前記電流電圧変換部によって変換された電圧を出力するための出力端子と、を更に有する請求項７に記載の半導体装置。
10. 前記チョッパ回路は、前記変調部によるディジタル信号の出力サイクルよりも短いサイクルで前記第１状態と前記第２状態を切り替える請求項９に記載の半導体装置。
11. 入力されたディジタル信号に応じて第１電流及び第２電流を生成し、第１ノード及び第２ノードに供給する電流源アレー回路と、
    前記第１ノードと基準となる電圧が供給される基準ノードとの間に設けられた第１トランジスタと、
    前記第２ノードと前記基準ノードとの間に設けられ、制御端子が前記第１トランジスタの制御端子と共通に接続される第２トランジスタと、
    所定のバイアス電圧が供給される第１入力端子と、前記第１入力端子と異なる第２入力端子とを有し、前記第１入力端子と前記第２入力端子の電圧が等しくなるように、前記第１トランジスタ及び前記第２トランジスタの制御端子を駆動する第１増幅部と、
    所定のバイアス電圧が供給される第３入力端子と、前記第３入力端子と異なる第４入力端子とを有し、前記第３入力端子と前記第４入力端子の電圧が等しくなるように制御することで前記第４入力端子に入力された電流を電圧に変換する第２増幅部と、
    前記第１ノードを前記第２入力端子に接続し、且つ前記第２ノードを前記第４入力端子に接続する第１状態と、前記第１ノードを前記第４入力端子に接続し、且つ前記第２ノードを前記第２入力端子に接続する第２状態とを交互に切り替えるチョッパ回路と、を有し、
    前記電流源アレー回路は、前記第１ノードに前記第１電流を供給し、前記第２ノードに前記第２電流を供給する第１出力状態と、前記第１ノードに前記第２電流を供給し、前記第２ノードに前記第１電流を供給する第２出力状態とを、前記チョッパ回路の切り替え動作に同期して切り替える半導体装置。
12. 前記電流源アレー回路と前記第１ノードとの間の電流経路、及び前記電流アレー回路と前記第２ノードとの間の電流経路の夫々に設けられたゲート接地回路を更に有する請求項１１に記載の半導体装置。
13. 前記第１トランジスタと前記基準ノードとの間に設けられた第１抵抗と、
    前記第２トランジスタと前記基準ノードとの間に設けられた第２抵抗と、を更に有する請求項１２に記載の半導体装置。

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