WO2017179301A1 - 参照電圧安定化回路およびこれを備えた集積回路 - Google Patents

参照電圧安定化回路およびこれを備えた集積回路 Download PDF

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circuit
transistor
resistor
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野間崎　大輔
森江　隆史
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株式会社ソシオネクスト
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Definitions

  • the present disclosure relates to a circuit for stabilizing a reference voltage, and more particularly, to a reference voltage stabilizing circuit suitable for an AD converter.
  • AD converters are widely used in various signal processing fields, and their conversion accuracy is an important performance index.
  • an AD converter performs AD conversion by comparing an input signal with a reference voltage. For this reason, in order to maintain high conversion accuracy, it is extremely important to keep the reference voltage constant with high accuracy.
  • noise in the mV order is often superimposed on the reference voltage, leading to degradation of AD conversion accuracy. Therefore, it is important to stabilize the reference voltage so that the reference voltage does not fluctuate due to disturbance noise, self-noise generated by the AD converter itself, or the like.
  • a reference voltage stabilization circuit As a reference voltage stabilization circuit, a configuration is known in which a transistor is provided between wirings for supplying a reference voltage, a constant bias voltage is applied to the gate of the transistor, and the gate is capacitively coupled to one of the wirings. (For example, FIG. 1 of Patent Document 1).
  • a constant current hereinafter, referred to as “operating current” as appropriate
  • the gate voltage of the transistor also drops accordingly. For this reason, the operating current decreases and the current supplied to the load circuit increases. As a result, the reference voltage recovers rapidly.
  • the operating current in the reference voltage stabilizing circuit may vary due to PVT variation (variation due to manufacturing process, power supply voltage, temperature). For this reason, variation occurs in the amount of voltage drop in the reference voltage stabilization circuit, resulting in variation in the value of the reference voltage.
  • FIG. 8 of Patent Document 1 discloses a reference voltage stabilization circuit that can stably maintain a reference voltage against disturbance noise and the like and can cope with variations in PVT. .
  • the reference voltage output from the reference voltage stabilization circuit is fed back to the regulator, and when the reference voltage decreases, the regulator increases the current supplied to the reference voltage stabilization circuit.
  • the operating current in the reference voltage stabilizing circuit is stable regardless of PVT variation.
  • This disclosure aims to make it possible to suppress variations in operating current while suppressing variations in reference voltage in a reference voltage stabilization circuit.
  • the reference voltage stabilization circuit is connected to the first and second output nodes that output a reference voltage, and the first and second output nodes, respectively.
  • the first transistor is connected between the first and second wirings connected to the first and second output nodes that output the reference voltage, respectively.
  • the gate of the first transistor is capacitively coupled to the first wiring.
  • a replica circuit having a resistor and a second transistor connected in series is provided between the first and second wirings.
  • the gates of the first and second transistors are connected to each other.
  • the differential amplifier receives the voltage of the first node between the resistor in the replica circuit and the second transistor and the reference voltage, and provides an output to the gate of the second transistor. For example, when the operating current of the first transistor increases due to PVT variation, the voltage at the first node decreases according to the decrease in the reference voltage, and the differential amplifier decreases the output, that is, the gate voltage of the second transistor.
  • the gate voltage of the first transistor also decreases, and its operating current decreases.
  • the operating current of the first transistor decreases, the voltage at the first node increases in accordance with the increase in the reference voltage, and the differential amplifier increases the output, that is, the gate voltage of the second transistor.
  • the gate voltage of the first transistor also rises and its operating current increases. Such an operation suppresses variations in the operating current of the first transistor. Therefore, an increase in power consumption can be suppressed, and a decrease in reference voltage stabilization capability can be suppressed.
  • the reference voltage stabilizing circuit in the reference voltage stabilizing circuit, it is possible to suppress the variation in the operating current while suppressing the variation in the reference voltage. Therefore, it is possible to suppress the increase in power consumption of the integrated circuit and reduce the reduced reference voltage. It becomes possible to recover reliably.
  • FIG. 1 is a configuration diagram of a reference voltage stabilization circuit according to a first embodiment.
  • (A), (b) is a configuration example of a resistor Configuration example of voltage generation circuit Timing chart showing basic operation of reference voltage stabilization circuit Example configuration with multiple back-end circuits (A), (b) is another configuration example of the preceding circuit.
  • Another configuration example of the reference voltage stabilization circuit in the first embodiment Configuration of Reference Voltage Stabilization Circuit According to Second Embodiment
  • the block diagram of the reference voltage stabilization circuit which concerns on 3rd Embodiment
  • FIG. 1 shows a configuration of a reference voltage stabilization circuit according to the first embodiment.
  • the reference voltage stabilization circuit 10 outputs the reference voltage VREF_OUT from the output node OT1.
  • the reference voltage VREF_OUT is supplied to the AD converter 100 that is an example of a load circuit.
  • the AD converter 100 is, for example, a successive approximation AD converter.
  • Both the reference voltage stabilizing circuit 10 and the AD converter 100 are mounted on the integrated circuit 300.
  • the reference voltage stabilization circuit 10 uses the voltages LREF and VSS supplied from the input side, for example, from the external power supply 200 via the I / O pins P1 and P2 as source voltages that are the sources of the reference voltage VREF_OUT. Receive at L2.
  • the wirings L1 and L2 are connected to the output nodes OT1 and OT2, respectively.
  • the reference voltage stabilization circuit 10 is configured to output a reference voltage VREF_OUT that is stable against load fluctuations in the AD converter 100 from the output nodes OT1 and OT2.
  • the I / O pins P1 and P2 are provided with an external bypass capacitor 202 for removing noise superimposed on the voltages VREF and VSS supplied from the external power source 200.
  • Reference numeral 204 denotes a parasitic inductance of the package of the integrated circuit 300.
  • the reference voltage stabilization circuit 10 is preferably arranged close to the I / O in the integrated circuit 300, that is, near the I / O pins P1 and P2, so that the stable reference voltage VREF_OUT can be supplied.
  • the reference voltage stabilization circuit 10 may be supplied with the voltages VREF and VSS from a regulator circuit built in the integrated circuit 300 instead of the external power supply 200.
  • the reference voltage stabilization circuit 10 includes a front circuit 1 and a rear circuit 2.
  • the pre-stage circuit 1 includes a capacitive element 111 connected between the wirings L1 and L2.
  • the pre-stage circuit 1 has a function of removing noise superimposed on the reference voltage VREF_OUT.
  • the post-stage circuit 2 includes a transistor M1 connected between the wiring L1 and the wiring L2, and a capacitor 21 connected between the wiring L1 and the gate of the transistor M1.
  • the transistor M1 is an N-type MOS transistor. Since the gate of the transistor M1 is capacitively coupled to the wiring L1, the gate voltage Vbn of the transistor M1 changes according to the change of the reference voltage VREF_OUT.
  • the post-stage circuit 2 includes a replica circuit 20, a differential amplifier 23, and a voltage generation circuit 24 provided between the wiring L1 and the wiring L2.
  • the replica circuit 20 includes a resistor 22 and a transistor M2 connected in series, and the gate of the transistor M2 is connected to the gate of the transistor M1.
  • the transistor M2 is an N-type MOS transistor.
  • the gate of the transistor M2 is connected to the gate of the transistor M1 through the resistor 25. This is to prevent the gate voltage Vbn0 of the transistor M2 from being affected by an abrupt AC change in the gate voltage Vbn of the transistor M1.
  • the gate voltage Vbn0 of the transistor M2 is equal to the gate voltage Vbn of the transistor M1 in terms of DC.
  • the inverting input receives the reference voltage V_ID generated by the voltage generation circuit 24, and the non-inverting input is connected to the node N1 between the resistor 22 and the transistor M2. The output of the differential amplifier 23 is given to the gate of the transistor M2.
  • the post-stage circuit 2 further includes an isolation resistor 26 provided between the replica circuit 20 and the transistor M1 in the wiring L1.
  • the voltage drop at the isolation resistor 26 is Vdrop1
  • the voltage drop at the resistor 22 of the replica circuit 20 is Vdrop2.
  • the device parameter is adjusted so that the resistance ratio between the resistor 22 and the transistor M2 is equal to the resistance ratio between the separation resistor 26 and the transistor M1.
  • the voltage V_RP of the node N1 becomes equal to the reference voltage VREF_OUT.
  • FIG. 2 shows a configuration example of the resistor 22 in the replica circuit 20.
  • the resistor 22 may be realized by a so-called passive element resistor 221. Alternatively, it may be realized by a wiring resistance composed of a sufficiently long wiring. Further, as shown in FIG. 2B, it may be realized by a transistor 222 in which a bias voltage VF is applied to the gate.
  • the resistor 25 and the separation resistor 26 may be configured similarly.
  • FIG. 3 is a configuration example of the voltage generation circuit 24.
  • the configuration in FIG. 3 includes a resistance ladder 241 provided between the voltages VREF and VSS.
  • the reference voltage V_ID is generated from one of the connection nodes of the resistors that constitute the resistance ladder 241.
  • the voltage generation circuit 24 may be realized by a bandgap reference circuit, for example.
  • FIG. 4 is a timing chart showing the basic operation of the reference voltage stabilization circuit 10.
  • the AD converter 100 performs a discrete operation with the operating frequency F, and abruptly draws the current Iout intermittently at a period of 1 / F.
  • the reference voltage VREF_OUT suddenly decreases due to current drawing of the AD converter 100, the current Igm flowing through the transistor M1 decreases due to the decrease in the gate voltage Vbn.
  • the current Iout supplied to the AD converter 100 increases, and the reference voltage VREF_OUT is rapidly recovered. With this operation, the reference voltage VREF_OUT can be stabilized.
  • the differential amplifier 23 is The output, that is, the gate voltage Vbn0 of the transistor M2 is lowered. Along with this, the gate voltage Vbn of the transistor M1 also decreases, and the current Igm0 decreases.
  • the voltage V_RP of the node N1 increases according to the increase of the reference voltage VREF_OUT, and the differential amplifier 23 increases the output, that is, the gate voltage Vbn0 of the transistor M2.
  • the gate voltage Vbn0 of the transistor M1 also rises and its current Igm0 increases. Such an operation suppresses variations in the current Igm0 of the transistor M1. Therefore, an increase in power consumption can be suppressed, and a decrease in reference voltage stabilization capability can be suppressed.
  • FIG. 5 shows a configuration of a reference voltage stabilization circuit 10A according to a modification.
  • four post-stage circuits 2 ⁇ / b> A are commonly connected to one pre-stage circuit 1.
  • one voltage generation circuit 24 is connected to four subsequent-stage circuits 2A, and the reference voltage V_ID generated by the voltage generation circuit 24 is commonly applied to each subsequent-stage circuit 2A.
  • Each post-stage circuit 2A supplies a stable reference voltage VREF_OUT to the corresponding AD converter 100.
  • the plurality of AD converters 100 include, for example, an AD converter that performs an interleave operation, a parallel AD converter that AD converts a common input signal using a common operation clock, and an independent AD that only shares a reference voltage. Any of the converters may be used.
  • FIG. 6 shows another configuration example of the pre-stage circuit 1.
  • a resistive element 112 may be connected in series with the capacitive element 111 as shown in FIG.
  • resistance elements 113 and 114 may be inserted in front of the capacitor element 111 in the wirings L ⁇ b> 1 and L ⁇ b> 2.
  • ⁇ Other configuration example 1> In the configuration of FIG. 1, it is assumed that the device parameters are adjusted so that the resistance ratio of the resistor 22 and the transistor M2 included in the replica circuit 20 is equal to the resistance ratio of the isolation resistor 26 and the transistor M1.
  • the present embodiment is not limited to this.
  • FIG. 7 is a diagram showing another configuration example of the reference voltage stabilization circuit.
  • the separation resistor 26 is omitted from the wiring L1 in the subsequent circuit 2B of the reference voltage stabilization circuit 10B.
  • the variation in the current Igm0 of the transistor M1 can be suppressed using the voltage V_RP of the node N1. That is, when the current Igm0 increases due to PVT variation, the reference voltage VREF_OUT decreases and the voltage V_RP of the node N1 also decreases.
  • the gate voltage Vbn0 of the transistor M2 decreases, the gate voltage Vbn of the transistor M1 also decreases, and the current Igm0 decreases.
  • the reference voltage VREF_OUT increases and the voltage V_RP of the node N1 also increases. Due to the operation of the differential amplifier 23, the gate voltage Vbn0 of the transistor M2 increases, and accordingly, the gate voltage Vbn of the transistor M1 also increases, and the current Igm0 increases.
  • the resistance ratio between the resistor 22 and the transistor M2 may not necessarily be equal to the resistance ratio between the separation resistor 26 and the transistor M1.
  • the resistor 22 is on the wiring L1 side and the transistor M2 is on the wiring L2 side, but they may be connected in the reverse order.
  • the replica circuit in the reference voltage stabilization circuit is realized by a transistor and two resistors. Note that description of components common to the first embodiment may be omitted as appropriate.
  • FIG. 8 shows the configuration of the reference voltage stabilization circuit according to the second embodiment.
  • the reference voltage stabilization circuit 10C outputs reference voltages VREFH_OUT and VREFL_OUT from the output nodes OT1 and OT2.
  • the reference voltages VREFH_OUT and VREFL_OUT are supplied to the AD converter 100 which is an example of a load circuit.
  • the AD converter 100 is, for example, a successive approximation AD converter.
  • Both the reference voltage stabilization circuit 10 ⁇ / b> C and the AD converter 100 are mounted on the integrated circuit 300.
  • the reference voltage stabilization circuit 10C receives voltages VREFH and VREFL from the input side, for example, from the external power supply 200 via the I / O pins P1 and P2 to the wirings L1 and L2.
  • the wirings L1 and L2 are connected to the output nodes OT1 and OT2, respectively.
  • the reference voltage stabilization circuit 10C is configured to output reference voltages VREFH_OUT and VREFL_OUT that are stable against load fluctuations in the AD converter 100 from the output nodes OT1 and OT2.
  • the post-stage circuit 2C includes a transistor M1 connected between the wiring L1 and the wiring L2, and a capacitor 21 connected between the wiring L1 and the gate of the transistor M1.
  • the transistor M1 is an N-type MOS transistor. Since the gate of the transistor M1 is capacitively coupled to the wiring L1, the gate voltage Vbn of the transistor M1 changes according to the change in the voltage of the reference voltage VREFH_OUT.
  • the post-stage circuit 2C includes a replica circuit 20A provided between the wiring L1 and the wiring L2, a differential amplifier 23, and a voltage generation circuit 24.
  • the replica circuit 20A includes a resistor 22, a transistor M2, and a resistor 31 connected in series, and the gate of the transistor M2 is connected to the gate of the transistor M1 via the resistor 25.
  • the transistor M2 is an N-type MOS transistor.
  • the gate voltage Vbn0 of the transistor M2 is equal to the gate voltage Vbn of the transistor M1 in terms of DC.
  • the inverting input receives the reference voltage V_ID generated by the voltage generation circuit 24, and the non-inverting input is connected to the node N1 between the resistor 22 and the transistor M2.
  • the output of the differential amplifier 23 is given to the gate of the transistor M2.
  • the post-stage circuit 2C further includes an isolation resistor 26 provided between the replica circuit 20A and the transistor M1 in the wiring L1, and is provided between the replica circuit 20A and the transistor M1 in the wiring L2.
  • a separation resistor 32 is provided.
  • the voltage drop in the isolation resistor 26 is Vdrop1
  • the voltage drop in the resistor 22 of the replica circuit 20A is Vdrop2.
  • the voltage drop in the isolation resistor 32 is Vdrop3
  • the voltage drop in the resistor 31 included in the replica circuit 20A is Vdrop4.
  • the device parameter is adjusted so that the resistance ratio of the resistor 22, the transistor M2, and the resistor 31 is equal to the resistance ratio of the separation resistor 26, the transistor M1, and the separation resistor 32.
  • variation in the current (operating current) Igm0 flowing through the transistor M1 in a steady state where the AD converter 100 does not draw current is suppressed using the voltage V_RP of the node N1.
  • the differential amplifier 23 lowers the output, that is, the gate voltage Vbn0 of the transistor M2, in response to a decrease in the voltage V_RP that is a non-inverting input.
  • the gate voltage Vbn of the transistor M1 also decreases, and the current Igm0 decreases.
  • the difference voltage between the reference voltages VREFH_OUT and VREFL_OUT increases, and the voltage V_RP at the node N1 also increases according to the increase in the difference voltage.
  • the differential amplifier 23 increases the output, that is, the gate voltage Vbn0 of the transistor M2 in response to the increase of the voltage V_RP that is a non-inverting input.
  • the gate voltage Vbn of the transistor M1 also rises and the current Igm0 increases. Such an operation suppresses variations in the current Igm0.
  • the device parameters are adjusted so that the resistance ratio of the resistor 22, the transistor M2, and the resistor 31 is equal to the resistance ratio of the separation resistor 26, the transistor M1, and the separation resistor 32.
  • the present embodiment is not limited to this.
  • one or both of the separation resistors 26 and 32 may be omitted.
  • the resistance ratio of the resistor 22, the transistor M2, and the resistor 31 may not necessarily be equal to the resistance ratio of the separation resistor 26, the transistor M1, and the separation resistor 32.
  • FIG. 9 shows the configuration of the reference voltage stabilization circuit according to the third embodiment.
  • the post-stage circuit 2D is provided with an assist circuit 40 for recovering the reference voltage VREF_OUT more quickly.
  • Other configurations are the same as those of the post-stage circuit 2 in FIG.
  • the assist circuit 40 includes a resistor 41 and a capacitor 42 connected in series between the wiring L1 and the wiring L2.
  • the assist circuit 40 is provided on the output side of the transistor M1.
  • the impedance of the resistor 41 is set sufficiently large so that the impedance of the capacitor 42 at the operating frequency F of the AD converter 100 can be ignored. That is, when the resistance value of the resistor 41 is R0 and the capacitance value of the capacitor 42 is C0, the relationship of the following formula (1) is satisfied.
  • the resistance value R0 is preferably 10 times or more the impedance of the capacitor 42 at the operating frequency F. R0 >> 1 / (2 ⁇ ⁇ F ⁇ C0) (1)
  • the assist circuit 40 supplies the charge accumulated in the capacitor 42 to the AD converter 100 as a current.
  • the amount of current to be supplied is determined by the resistance value R0 of the resistor 41 and the voltage value of the reference voltage VREF_OUT. For this reason, the assist circuit 40 continues to supply a large current until the reference voltage VREF_OUT is recovered.
  • the resistance-side terminal of the capacitor 42 maintains a voltage higher than the reference voltage VREF_OUT, no current is supplied from the wiring L1 to the capacitor 42.
  • the assist circuit 40 can promote the recovery of the lowered reference voltage VREF_OUT. Further, in a steady state in which the AD converter 100 does not draw current, the direct current is cut off by the capacitor 42, so that no unnecessary through current is generated.
  • an assist circuit may be provided in the regulator circuit.
  • FIG. 10 shows a configuration example in which an assist circuit is provided in the regulator circuit.
  • the pre-stage circuit 1 is not shown in the reference voltage stabilization circuit 10.
  • the regulator circuit 210 is connected between the operational amplifier 56 that receives the voltage generated by the voltage generation circuit 55 at the positive side input, and the power supply VDD and the output terminal VO, and an output transistor that receives the output of the operational amplifier 56 at the gate ( Source follower structure) M3 and a load resistor 57 connected between the output transistor M3 and the ground VSS.
  • the output terminal VO is feedback-connected to the negative side input of the operational amplifier 56.
  • the regulator circuit 210 further includes an assist circuit 50 similar to the configuration described above.
  • the assist circuit 50 includes a resistor 51 and a capacitor 52 connected in series between the output node VO and the ground VSS.
  • the impedance of the resistor 51 is set sufficiently large so that the impedance of the capacitor 52 at the operating frequency F of the AD converter 100 can be ignored.
  • the assist circuit 50 can promote the recovery of the lowered reference voltage VREF_OUT. Further, when the AD converter 100 does not draw current, the direct current is cut off by the capacitor 52, so that no unnecessary through current is generated.
  • an assist circuit may be provided in the configuration other than the configuration in FIG. 1 as shown in the present embodiment.
  • the AD converter 100 is a successive approximation AD converter.
  • the AD converter 100 may be another type of AD converter that operates discretely with a clock signal, such as a pipelined AD converter, a flash AD converter, and a delta-sigma AD converter.
  • the load circuit that receives the reference voltage is not limited to the AD converter 100, and any circuit that operates by referring to the reference voltage may be used.
  • the reference voltage stabilization circuit it is possible to suppress variations in operating current while suppressing variations in reference voltage. For example, it is possible to suppress an increase in power consumption of an integrated circuit and improve the performance of an AD converter. Useful for.

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Abstract

参照電圧（ＶＲＥＦ＿ＯＵＴ）を出力する出力ノード（ＯＴ１，ＯＴ２）とそれぞれ接続された配線（Ｌ１，Ｌ２）の間に、ゲートが配線（Ｌ１）と容量結合されたトランジスタ（Ｍ１）が接続されている。配線（Ｌ１，Ｌ２）の間に、直列に接続された抵抗（２２）とトランジスタ（Ｍ２）を有するレプリカ回路（２０）が設けられ、トランジスタ（Ｍ１，Ｍ２）はゲート同士が接続されている。差動増幅器（２３）は、抵抗（２２）とトランジスタ（Ｍ１）の間のノード（Ｎ１）の電圧（Ｖ＿ＲＰ）と基準電圧（Ｖ＿ＩＤ）とを受け、出力をトランジスタ（Ｍ２）のゲートに与える。

Description

参照電圧安定化回路およびこれを備えた集積回路
　本開示は、参照電圧を安定化する回路に関し、特に、ＡＤ変換器に好適な参照電圧安定化回路に関する。
　ＡＤ変換器は各種信号処理分野で広く利用されており、その変換精度は重要な性能指標である。一般に、ＡＤ変換器は入力信号を参照電圧と比較することによってＡＤ変換を行う。このため、高い変換精度を保つためには、参照電圧を精度よく一定に保つことが極めて重要である。アプリケーションにもよるが、ｍＶオーダーのノイズが参照電圧に重畳されることでＡＤ変換精度の劣化につながることが多い。したがって、外乱ノイズやＡＤ変換器自身が出す自己ノイズ等によって参照電圧が揺れないように、参照電圧を安定化することが重要である。
　参照電圧安定化回路として、参照電圧を供給する配線間にトランジスタを設けて、このトランジスタのゲートに一定のバイアス電圧を与え、かつ、このゲートを配線の一方と容量結合させた構成が知られている（例えば、特許文献１の図１）。この回路構成では、参照電圧が安定している定常状態では、トランジスタには一定の電流（以下、適宜、「動作電流」という。）が流れている。ＡＤ変換器等の負荷回路から急激に電流が引かれ、参照電圧が急に低下したとき、これに伴いトランジスタのゲート電圧も低下する。このため、動作電流は減り、負荷回路に供給される電流が増加する。これにより、参照電圧は急速に回復する。
　ただし、参照電圧安定化回路内の動作電流には、ＰＶＴばらつき（製造プロセス、電源電圧、温度によるばらつき）に起因したばらつきが生じる可能性がある。このため、参照電圧安定化回路内での電圧降下量にばらつきが生じるため、参照電圧の値にばらつきが生じてしまう。
　この問題に対処するため、特許文献１の図８には、外乱ノイズ等に対して参照電圧を安定的に保つことができ、かつ、ＰＶＴばらつきに対応した参照電圧安定化回路が開示されている。この構成では、参照電圧安定化回路から出力される参照電圧をレギュレータにフィードバックし、参照電圧が低下したときは、レギュレータが、参照電圧安定化回路に供給する電流を増加させる。
国際公開第２０１２／１５７１５５号
　ところが、特許文献１の図８の構成では、参照電圧安定化回路から出力される参照電圧を安定させることができるものの、参照電圧安定化回路内の動作電流のばらつきを抑制することができない。例えば、ＰＶＴばらつきに起因して動作電流が大きくなったとき、参照電圧安定化回路内での電圧降下量が増え、参照電圧が低下する。このとき、参照電圧がフィードバックされるレギュレータの動作によって、参照電圧安定化回路に供給される電流が増加し、これにより参照電圧が上昇する。ところがこの場合、動作電流は大きいままであり、抑制されない。
　ここで、動作電流が大きいと、回路の消費電力が増加するという問題が生じる。一方、動作電流が小さくなると、参照電圧が低下した際に負荷回路に供給できる電流量が減るため、参照電圧の回復が遅くなり、参照電圧の安定化能力が低下してしまう。すなわち、参照電圧安定化回路内の動作電流は、ＰＶＴばらつきに依らず、安定していることが好ましい。
　本開示は、参照電圧安定化回路において、参照電圧のばらつきを抑制しつつ、動作電流のばらつきも抑制可能にすることを目的とする。
　本開示の一態様では、参照電圧安定化回路は、参照電圧を出力する第１および第２出力ノードと、前記第１および第２出力ノードとそれぞれ接続されており、入力側から前記参照電圧の元になる元電圧が与えられる第１および第２配線と、前記第１配線と前記第２配線との間に接続された第１トランジスタと、前記第１配線と前記第１トランジスタのゲートとの間に接続された容量と、前記第１配線と前記第２配線との間に設けられ、直列に接続された抵抗および第２トランジスタを有しており、前記第２トランジスタのゲートが前記第１トランジスタのゲートと接続されている、レプリカ回路と、第１入力が前記抵抗と前記第２トランジスタとの間の第１ノードに接続され、第２入力が基準電圧を受け、出力が前記第２トランジスタのゲートに接続された差動増幅器とを備える。
　この態様によると、参照電圧を出力する第１および第２出力ノードとそれぞれ接続された第１および第２配線の間に、第１トランジスタが接続されている。第１トランジスタのゲートは第１配線と容量結合されている。第１および第２配線の間に、直列に接続された抵抗および第２トランジスタを有するレプリカ回路が設けられている。第１および第２トランジスタはゲート同士が接続されている。差動増幅器は、レプリカ回路における抵抗と第２トランジスタの間の第１ノードの電圧と基準電圧とを受け、出力を第２トランジスタのゲートに与える。例えばＰＶＴばらつきに起因して第１トランジスタの動作電流が増加したとき、参照電圧の低下に応じて第１ノードの電圧が低下し、差動増幅器は、出力すなわち第２トランジスタのゲート電圧を下げる。これに伴い、第１トランジスタのゲート電圧も低下し、その動作電流が減少する。一方、第１トランジスタの動作電流が減少したとき、参照電圧の上昇に応じて第１ノードの電圧が上昇し、差動増幅器は、出力すなわち第２トランジスタのゲート電圧を上げる。これに伴い、第１トランジスタのゲート電圧も上昇し、その動作電流が増加する。このような動作によって、第１トランジスタの動作電流のばらつきが抑制される。したがって、消費電力の増加を抑制できるとともに、参照電圧の安定化能力の低下を抑えることができる。
　本開示によると、参照電圧安定化回路において、参照電圧のばらつきを抑制しつつ、動作電流のばらつきも抑制できるので、集積回路の消費電力の増加を抑えることができ、かつ、低下した参照電圧を確実に回復させることが可能になる。
第１実施形態に係る参照電圧安定化回路の構成図 （ａ），（ｂ）は抵抗の構成例 電圧生成回路の構成例 参照電圧安定化回路の基本的な動作を示すタイミングチャート 後段回路を複数設けた構成例 （ａ），（ｂ）は前段回路の他の構成例 第１実施形態における参照電圧安定化回路の他の構成例 第２実施形態に係る参照電圧安定化回路の構成図 第３実施形態に係る参照電圧安定化回路の構成図 第３実施形態における参照電圧安定化回路の他の構成例
　以下、実施の形態について、図面を参照して説明する。
　（第１実施形態）
　図１は第１実施形態に係る参照電圧安定化回路の構成を示す。参照電圧安定化回路１０は、出力ノードＯＴ１から参照電圧ＶＲＥＦ＿ＯＵＴを出力する。参照電圧ＶＲＥＦ＿ＯＵＴは、負荷回路の一例であるＡＤ変換器１００に供給される。ＡＤ変換器１００は、例えば逐次比較型ＡＤ変換器である。参照電圧安定化回路１０およびＡＤ変換器１００は、いずれも集積回路３００に実装されている。参照電圧安定化回路１０は、入力側から、例えば外部電源２００からＩ／ＯピンＰ１，Ｐ２を介して供給された電圧ＶＲＥＦ，ＶＳＳを、参照電圧ＶＲＥＦ＿ＯＵＴの元になる元電圧として、配線Ｌ１，Ｌ２に受ける。配線Ｌ１，Ｌ２はそれぞれ出力ノードＯＴ１，ＯＴ２に接続されている。参照電圧安定化回路１０は、出力ノードＯＴ１，ＯＴ２から、ＡＤ変換器１００における負荷変動に対して安定した参照電圧ＶＲＥＦ＿ＯＵＴを出力するように構成されている。
　Ｉ／ＯピンＰ１，Ｐ２には、外部電源２００から供給される電圧ＶＲＥＦ，ＶＳＳに重畳されるノイズを除去するための外付けバイパスコンデンサ２０２が設けられている。２０４は集積回路３００のパッケージの寄生インダクタンスである。なお、参照電圧安定化回路１０は、安定した参照電圧ＶＲＥＦ＿ＯＵＴを供給できるように、集積回路３００においてＩ／Ｏ寄り、すなわち、Ｉ／ＯピンＰ１，Ｐ２の近くに配置することが好ましい。また、参照電圧安定化回路１０には、外部電源２００の代わりに、集積回路３００に内蔵されたレギュレータ回路から電圧ＶＲＥＦ，ＶＳＳを与えるようにしてもかまわない。
　参照電圧安定化回路１０は、前段回路１および後段回路２を備えている。前段回路１は、配線Ｌ１，Ｌ２の間に接続された容量素子１１１を備えている。前段回路１は、参照電圧ＶＲＥＦ＿ＯＵＴに重畳されるノイズを除去する機能を有する。
　後段回路２は、配線Ｌ１と配線Ｌ２との間に接続されたトランジスタＭ１と、配線Ｌ１とトランジスタＭ１のゲートとの間に接続された容量２１とを備えている。トランジスタＭ１は、ここではＮ型ＭＯＳトランジスタである。トランジスタＭ１のゲートは配線Ｌ１と容量結合されているので、トランジスタＭ１のゲート電圧Ｖｂｎは参照電圧ＶＲＥＦ＿ＯＵＴの変化に応じて変化する。また、後段回路２は、配線Ｌ１と配線Ｌ２との間に設けられたレプリカ回路２０と、差動増幅器２３と、電圧生成回路２４とを備えている。レプリカ回路２０は、直列に接続された抵抗２２およびトランジスタＭ２を有しており、トランジスタＭ２のゲートは、トランジスタＭ１のゲートと接続されている。トランジスタＭ２は、ここではＮ型ＭＯＳトランジスタである。なおここでは、トランジスタＭ２のゲートは、抵抗２５を介してトランジスタＭ１のゲートと接続されている。これは、トランジスタＭ２のゲート電圧Ｖｂｎ０が、トランジスタＭ１のゲート電圧Ｖｂｎの急激なＡＣ的変化の影響を受けないようにするためである。トランジスタＭ２のゲート電圧Ｖｂｎ０は、ＤＣ的には、トランジスタＭ１のゲート電圧Ｖｂｎと等しくなる。差動増幅器２３は、反転入力が電圧生成回路２４によって生成された基準電圧Ｖ＿ＩＤを受け、非反転入力が抵抗２２とトランジスタＭ２との間のノードＮ１に接続されている。差動増幅器２３の出力は、トランジスタＭ２のゲートに与えられる。
　後段回路２はさらに、配線Ｌ１において、レプリカ回路２０とトランジスタＭ１との間に設けられた、分離抵抗２６を備えている。
　分離抵抗２６における電圧降下をＶｄｒｏｐ１とし、レプリカ回路２０が有する抵抗２２における電圧降下をＶｄｒｏｐ２とする。ここでは、Ｖｄｒｏｐ１＝Ｖｄｒｏｐ２となるように、抵抗２２およびトランジスタＭ２のデバイスパラメタが調整されている。具体的には例えば、抵抗２２とトランジスタＭ２の抵抗比が、分離抵抗２６とトランジスタＭ１の抵抗比と等しくなるように、デバイスパラメタが調整されている。これにより、ノードＮ１の電圧Ｖ＿ＲＰは、参照電圧ＶＲＥＦ＿ＯＵＴと等しくなる。
　図２はレプリカ回路２０における抵抗２２の構成例である。図２（ａ）に示すように、抵抗２２はいわゆる受動素子の抵抗素子２２１によって実現してもよい。あるいは、十分長くした配線からなる配線抵抗によって実現してもよい。また、図２（ｂ）に示すように、ゲートにバイアス電圧ＶＦを印加したトランジスタ２２２によって実現してもよい。抵抗２５および分離抵抗２６についても同様に構成すればよい。
　図３は電圧生成回路２４の構成例である。図３の構成は、電圧ＶＲＥＦ，ＶＳＳの間に設けられた抵抗ラダー２４１を備えている。図３に示すように、抵抗ラダー２４１を構成する抵抗同士の接続ノードのいずれかから、基準電圧Ｖ＿ＩＤが生成される。なお、電圧生成回路２４は、その他にも例えばバンドギャップリファレンス回路によって実現してもよい。
　参照電圧安定化回路１０の動作について説明する。図４は参照電圧安定化回路１０の基本的な動作を示すタイミングチャートである。ＡＤ変換器１００は動作周波数Ｆでもって離散的な動作を行い、周期１／Ｆで間欠的に電流Ｉｏｕｔを急激に引き込む。ＡＤ変換器１００の電流引き込みによって参照電圧ＶＲＥＦ＿ＯＵＴが急に低下したとき、ゲート電圧Ｖｂｎの低下により、トランジスタＭ１を流れる電流Ｉｇｍが減少する。これにより、ＡＤ変換器１００に供給される電流Ｉｏｕｔが増加するため、参照電圧ＶＲＥＦ＿ＯＵＴは急速に回復する。このような動作によって、参照電圧ＶＲＥＦ＿ＯＵＴを安定させることができる。
　ここで、ＡＤ変換器１００が電流引き込みを行わない定常時においてトランジスタＭ１を流れる電流（動作電流）Ｉｇｍ０には、いわゆるＰＶＴばらつきに起因したばらつきが生じる可能性がある。本実施形態の構成では、この電流Ｉｇｍ０のばらつきを抑制することができる。
　いま、ＰＶＴばらつきに起因して電流Ｉｇｍ０が増加したとする。すると、分離抵抗２６における電圧降下Ｖｄｒｏｐ１が増大し、これにより、参照電圧ＶＲＥＦ＿ＯＵＴが低下する。上述したレプリカ回路２０により、ＶＲＥＦ＿ＯＵＴ＝Ｖ＿ＲＰなので、参照電圧ＶＲＥＦ＿ＯＵＴの低下に応じて電圧Ｖ＿ＲＰも低下する。差動増幅器２３は、非反転入力である電圧Ｖ＿ＲＰの低下に応じて、出力すなわちトランジスタＭ２のゲート電圧Ｖｂｎ０を下げる。これに伴い、トランジスタＭ１のゲート電圧Ｖｂｎも低下し、これにより、電流Ｉｇｍ０が減少する。
　また、ＰＶＴばらつきに起因して電流Ｉｇｍ０が減少したとする。すると、分離抵抗２６における電圧降下Ｖｄｒｏｐ１が減少し、これにより、参照電圧ＶＲＥＦ＿ＯＵＴが上昇する。上述したレプリカ回路２０により、ＶＲＥＦ＿ＯＵＴ＝Ｖ＿ＲＰなので、参照電圧ＶＲＥＦ＿ＯＵＴの上昇に応じて電圧Ｖ＿ＲＰも上昇する。差動増幅器２３は、非反転入力である電圧Ｖ＿ＲＰの上昇に応じて、出力すなわちトランジスタＭ２のゲート電圧Ｖｂｎ０を上げる。これに伴い、トランジスタＭ１のゲート電圧Ｖｂｎも上昇し、これにより、電流Ｉｇｍ０が増加する。
　このような動作によって、電流Ｉｇｍ０のばらつきが抑制される。
　以上のように本実施形態によると、例えばＰＶＴばらつきに起因してトランジスタＭ１の電流Ｉｇｍ０が増加したとき、参照電圧ＶＲＥＦ＿ＯＵＴの低下に応じてノードＮ１の電圧Ｖ＿ＲＰが低下し、差動増幅器２３は、出力すなわちトランジスタＭ２のゲート電圧Ｖｂｎ０を下げる。これに伴い、トランジスタＭ１のゲート電圧Ｖｂｎも低下し、その電流Ｉｇｍ０が減少する。一方、トランジスタＭ１の電流Ｉｇｍ０が減少したとき、参照電圧ＶＲＥＦ＿ＯＵＴの上昇に応じてノードＮ１の電圧Ｖ＿ＲＰが上昇し、差動増幅器２３は、出力すなわちトランジスタＭ２のゲート電圧Ｖｂｎ０を上げる。これに伴い、トランジスタＭ１のゲート電圧Ｖｂｎ０も上昇し、その電流Ｉｇｍ０が増加する。このような動作によって、トランジスタＭ１の電流Ｉｇｍ０のばらつきが抑制される。したがって、消費電力の増加を抑制できるとともに、参照電圧の安定化能力の低下を抑えることができる。
　また、１個の前段回路に複数の後段回路が接続されるように、参照電圧安定化回路を変形してもよい。図５は変形例に係る参照電圧安定化回路１０Ａの構成を示す。この変形例では、１個の前段回路１に４個の後段回路２Ａが共通に接続されている。また、１個の電圧生成回路２４が４個の後段回路２Ａに接続されており、電圧生成回路２４によって生成された基準電圧Ｖ＿ＩＤは各後段回路２Ａに共通に与えられる。各後段回路２Ａは、それぞれ対応するＡＤ変換器１００に安定した参照電圧ＶＲＥＦ＿ＯＵＴを供給する。なお、複数のＡＤ変換器１００は、例えば、インターリーブ動作するＡＤ変換器、共通の動作クロックで共通の入力信号をＡＤ変換する並列方式のＡＤ変換器、参照電圧を共有するのみの互いに独立したＡＤ変換器のいずれであってもよい。
　また、図６は前段回路１の他の構成例である。容量素子１１１と寄生インダクタンス２０４との間の共振現象を抑制するために、図６（ａ）に示すように、容量素子１１１と直列に抵抗素子１１２を接続してもよい。あるいは、図６（ｂ）に示すように、配線Ｌ１，Ｌ２において、容量素子１１１の前に抵抗素子１１３，１１４を挿入してもよい。
　＜他の構成例１＞
　図１の構成では、レプリカ回路２０が有する抵抗２２とトランジスタＭ２の抵抗比が、分離抵抗２６とトランジスタＭ１の抵抗比と等しくなるように、デバイスパラメタが調整されているものとした。ただし、本実施形態はこれに限られるものではない。
　図７は参照電圧安定化回路の他の構成例を示す図である。図７の構成では、参照電圧安定化回路１０Ｂの後段回路２Ｂにおいて、配線Ｌ１から分離抵抗２６が省かれている。図７の構成でも、図１の構成と同様に、トランジスタＭ１の電流Ｉｇｍ０のばらつきを、ノードＮ１の電圧Ｖ＿ＲＰを利用して抑えることができる。すなわち、ＰＶＴばらつきに起因して電流Ｉｇｍ０が増加すると、参照電圧ＶＲＥＦ＿ＯＵＴが低下し、ノードＮ１の電圧Ｖ＿ＲＰも低下する。差動増幅器２３の動作によってトランジスタＭ２のゲート電圧Ｖｂｎ０が下がり、トランジスタＭ１のゲート電圧Ｖｂｎも低下し、電流Ｉｇｍ０が減少する。一方、ＰＶＴばらつきに起因して電流Ｉｇｍ０が減少すると、参照電圧ＶＲＥＦ＿ＯＵＴが上昇し、ノードＮ１の電圧Ｖ＿ＲＰも上昇する。差動増幅器２３の動作によってトランジスタＭ２のゲート電圧Ｖｂｎ０が上がり、これに伴い、トランジスタＭ１のゲート電圧Ｖｂｎも上昇し、電流Ｉｇｍ０が増加する。
　また、分離抵抗２６が存在する構成において、抵抗２２とトランジスタＭ２の抵抗比が、分離抵抗２６とトランジスタＭ１の抵抗比と必ずしも等しくなくてもよい。ただし、図１の構成のように、抵抗２２とトランジスタＭ２の抵抗比が、分離抵抗２６とトランジスタＭ１の抵抗比と等しくなるように、デバイスパラメタを調整する方が、ＰＶＴばらつきに対して強い回路を実現できる。
　なお、図７の構成では、レプリカ回路２０において、抵抗２２が配線Ｌ１側にあり、トランジスタＭ２が配線Ｌ２側にあるものとしたが、この逆の順に接続されていてもよい。
　（第２実施形態）
　第２実施形態では、参照電圧安定化回路におけるレプリカ回路を、トランジスタと２個の抵抗によって実現する。なお、第１実施形態と共通の構成要素については、適宜説明を省略する場合がある。
　図８は第２実施形態に係る参照電圧安定化回路の構成を示す。参照電圧安定化回路１０Ｃは、出力ノードＯＴ１，ＯＴ２から参照電圧ＶＲＥＦＨ＿ＯＵＴ，ＶＲＥＦＬ＿ＯＵＴを出力する。参照電圧ＶＲＥＦＨ＿ＯＵＴ，ＶＲＥＦＬ＿ＯＵＴは、負荷回路の一例であるＡＤ変換器１００に供給される。ＡＤ変換器１００は、例えば逐次比較型ＡＤ変換器である。参照電圧安定化回路１０ＣおよびＡＤ変換器１００は、いずれも集積回路３００に実装されている。参照電圧安定化回路１０Ｃは、入力側から、例えば外部電源２００からＩ／ＯピンＰ１，Ｐ２を介して供給された電圧ＶＲＥＦＨ，ＶＲＥＦＬを、配線Ｌ１，Ｌ２に受ける。配線Ｌ１，Ｌ２はそれぞれ出力ノードＯＴ１，ＯＴ２に接続されている。参照電圧安定化回路１０Ｃは、出力ノードＯＴ１，ＯＴ２から、ＡＤ変換器１００における負荷変動に対して安定した参照電圧ＶＲＥＦＨ＿ＯＵＴ，ＶＲＥＦＬ＿ＯＵＴを出力するように構成されている。
　後段回路２Ｃは、配線Ｌ１と配線Ｌ２との間に接続されたトランジスタＭ１と、配線Ｌ１とトランジスタＭ１のゲートとの間に接続された容量２１とを備えている。トランジスタＭ１は、ここではＮ型ＭＯＳトランジスタである。トランジスタＭ１のゲートは配線Ｌ１と容量結合されているので、トランジスタＭ１のゲート電圧Ｖｂｎは、参照電圧ＶＲＥＦＨ＿ＯＵＴの電圧の変化に応じて変化する。また、後段回路２Ｃは、配線Ｌ１と配線Ｌ２との間に設けられたレプリカ回路２０Ａと、差動増幅器２３と、電圧生成回路２４とを備えている。レプリカ回路２０Ａは、直列に接続された抵抗２２、トランジスタＭ２および抵抗３１を有しており、トランジスタＭ２のゲートは、トランジスタＭ１のゲートと抵抗２５を介して接続されている。トランジスタＭ２は、ここではＮ型ＭＯＳトランジスタである。トランジスタＭ２のゲート電圧Ｖｂｎ０は、ＤＣ的には、トランジスタＭ１のゲート電圧Ｖｂｎと等しくなる。差動増幅器２３は、反転入力が電圧生成回路２４によって生成された基準電圧Ｖ＿ＩＤを受け、非反転入力が抵抗２２とトランジスタＭ２との間のノードＮ１に接続されている。差動増幅器２３の出力は、トランジスタＭ２のゲートに与えられる。
　後段回路２Ｃはさらに、配線Ｌ１において、レプリカ回路２０ＡとトランジスタＭ１との間に設けられた、分離抵抗２６を備え、また、配線Ｌ２において、レプリカ回路２０ＡとトランジスタＭ１との間に設けられた、分離抵抗３２を備えている。
　分離抵抗２６における電圧降下をＶｄｒｏｐ１とし、レプリカ回路２０Ａが有する抵抗２２における電圧降下をＶｄｒｏｐ２とする。また、分離抵抗３２における電圧降下をＶｄｒｏｐ３とし、レプリカ回路２０Ａが有する抵抗３１における電圧降下をＶｄｒｏｐ４とする。ここでは、Ｖｄｒｏｐ１＝Ｖｄｒｏｐ２，Ｖｄｒｏｐ３＝Ｖｄｒｏｐ４となるように、抵抗２２、トランジスタＭ２、および抵抗３１のデバイスパラメタが調整されている。具体的には例えば、抵抗２２、トランジスタＭ２、抵抗３１の抵抗比が、分離抵抗２６、トランジスタＭ１、分離抵抗３２の抵抗比と等しくなるように、デバイスパラメタが調整されている。
　本実施形態でも、第１実施形態と同様に、ＡＤ変換器１００が電流引き込みを行わない定常時においてトランジスタＭ１を流れる電流（動作電流）Ｉｇｍ０のばらつきを、ノードＮ１の電圧Ｖ＿ＲＰを利用して抑えることができる。すなわち、ＰＶＴばらつきに起因して電流Ｉｇｍ０が増加すると、参照電圧ＶＲＥＦＨ＿ＯＵＴ，ＶＲＥＦＬ＿ＯＵＴの差電圧が低下し、この差電圧の低下に応じてノードＮ１の電圧Ｖ＿ＲＰも低下する。差動増幅器２３は、非反転入力である電圧Ｖ＿ＲＰの低下に応じて、出力すなわちトランジスタＭ２のゲート電圧Ｖｂｎ０を下げる。これに伴い、トランジスタＭ１のゲート電圧Ｖｂｎも低下し、電流Ｉｇｍ０が減少する。一方、ＰＶＴばらつきに起因して電流Ｉｇｍ０が減少すると、参照電圧ＶＲＥＦＨ＿ＯＵＴ，ＶＲＥＦＬ＿ＯＵＴの差電圧が上昇し、この差電圧の上昇に応じてノードＮ１の電圧Ｖ＿ＲＰも上昇する。差動増幅器２３は、非反転入力である電圧Ｖ＿ＲＰの上昇に応じて、出力すなわちトランジスタＭ２のゲート電圧Ｖｂｎ０を上げる。これに伴い、トランジスタＭ１のゲート電圧Ｖｂｎも上昇し、電流Ｉｇｍ０が増加する。このような動作によって、電流Ｉｇｍ０のばらつきが抑制される。
　なお、図８の構成において、抵抗２２、トランジスタＭ２、抵抗３１の抵抗比が、分離抵抗２６、トランジスタＭ１、分離抵抗３２の抵抗比と等しくなるように、デバイスパラメタが調整されているものとした。ただし、本実施形態はこれに限られるものではない。たとえば、分離抵抗２６，３２の一方または両方を省いてもかまわない。あるいは、分離抵抗２６，３２が存在する構成において、抵抗２２、トランジスタＭ２、抵抗３１の抵抗比が、分離抵抗２６、トランジスタＭ１、分離抵抗３２の抵抗比と必ずしも等しくなくてもよい。
　（第３実施形態）
　第３実施形態では、参照電圧をより速やかに回復させるためのアシスト回路を設ける。なお、第１実施形態と共通の構成要素については、適宜説明を省略する場合がある。
　図９は第３実施形態に係る参照電圧安定化回路の構成を示す。参照電圧安定化回路１０Ｄにおいて、後段回路２Ｄは、参照電圧ＶＲＥＦ＿ＯＵＴをより速やかに回復させるためのアシスト回路４０が設けられている。その他の構成は図１の後段回路２と同様である。
　アシスト回路４０は、配線Ｌ１と配線Ｌ２との間に直列に接続された、抵抗４１および容量４２を備えている。アシスト回路４０はトランジスタＭ１よりも出力側に設けられている。抵抗４１のインピーダンスは、ＡＤ変換器１００の動作周波数Ｆにおける容量４２のインピーダンスが無視できる程度に十分大きく設定されている。すなわち、抵抗４１の抵抗値をＲ０、容量４２の容量値をＣ０としたとき、次の式（１）の関係を満たす。なお、抵抗値Ｒ０は、動作周波数Ｆにおける容量４２のインピーダンスの１０倍以上であることが好ましい。
　Ｒ０≫１／（２π×Ｆ×Ｃ０）　…（１）
　ここで、参照電圧ＶＲＥＦ＿ＯＵＴが急に低下したとき、アシスト回路４０は、容量４２に蓄積されていた電荷を電流としてＡＤ変換器１００に供給する。このとき、アシスト回路４０は、抵抗性のインピーダンスが支配的であるため、供給する電流量は、抵抗４１の抵抗値Ｒ０と参照電圧ＶＲＥＦ＿ＯＵＴの電圧値によって決まる。このため、アシスト回路４０は、参照電圧ＶＲＥＦ＿ＯＵＴが回復するまで大きな電流を供給し続ける。また、このとき、容量４２の抵抗側の端子は、参照電圧ＶＲＥＦ＿ＯＵＴよりも高い電圧を維持しているため、配線Ｌ１から容量４２に電流が供給されることはない。
　このような動作によって、アシスト回路４０は、低下した参照電圧ＶＲＥＦ＿ＯＵＴの回復を促進させることができる。また、ＡＤ変換器１００が電流引き込みを行わない定常時では、容量４２によって直流電流が遮断されるので、不要な貫通電流は生じない。
　また、集積回路３００に内蔵されたレギュレータ回路から参照電圧安定化回路１０に電圧ＶＲＥＦ，ＶＳＳを与える構成の場合には、アシスト回路をレギュレータ回路に設けてもかまわない。
　図１０はレギュレータ回路にアシスト回路を設けた構成例を示す。なお、図１０では、参照電圧安定化回路１０において前段回路１の図示を省略している。レギュレータ回路２１０は、電圧生成回路５５によって生成された電圧を正側入力に受けるオペアンプ５６と、電源ＶＤＤと出力端子ＶＯとの間に接続されており、オペアンプ５６の出力をゲートに受ける出力トランジスタ（ソースフォロア構造）Ｍ３と、出力トランジスタＭ３とグランドＶＳＳとの間に接続された負荷抵抗５７とを備える。出力端子ＶＯは、オペアンプ５６の負側入力にフィードバック接続される。レギュレータ回路２１０は、さらに、上述した構成と同様のアシスト回路５０を備えている。アシスト回路５０は、出力ノードＶＯとグランドＶＳＳとの間に直列に接続された、抵抗５１および容量５２を備えている。抵抗５１のインピーダンスは、ＡＤ変換器１００の動作周波数Ｆにおける容量５２のインピーダンスが無視できる程度に十分大きく設定されている。
　この構成においても、アシスト回路５０は、低下した参照電圧ＶＲＥＦ＿ＯＵＴの回復を促進させることができる。また、ＡＤ変換器１００が電流引き込みを行わない定常時では、容量５２によって直流電流が遮断されるので、不要な貫通電流も生じない。
　なお、図１の構成以外の構成にも、本実施形態で示したようにアシスト回路を設けてもよい。
　上述した説明では、便宜上、ＡＤ変換器１００は逐次比較型ＡＤ変換器であるとしたが、これに限定されない。ＡＤ変換器１００は、パイプライン型ＡＤ変換器、フラッシュ型ＡＤ変換器、デルタシグマＡＤ変換器など、クロック信号で離散的に動作する別タイプのＡＤ変換器であってもよい。また、参照電圧を受ける負荷回路はＡＤ変換器１００に限られず、参照電圧を参照して動作する回路であればどのようなものであってもよい。
　本開示によると、参照電圧安定化回路において、参照電圧のばらつきを抑制しつつ、動作電流のばらつきも抑制できるので、例えば、集積回路の消費電力の増加を抑え、ＡＤ変換器の性能を高めるのに有用である。
１　前段回路
２，２Ａ，２Ｂ，２Ｃ，２Ｄ　後段回路
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ　参照電圧安定化回路
２０，２０Ａ　レプリカ回路
２１　容量
２２　抵抗
２３　差動増幅器
２４　電圧生成回路
２５　第２抵抗
２６　分離抵抗
３１　第２抵抗
３２　第２分離抵抗
４０　アシスト回路
４１　第２抵抗
４２　第２容量
５０　アシスト回路
５１　第２抵抗
５２　第２抵抗
２１０　レギュレータ回路
３００　集積回路
１１１　第２容量
Ｌ１　第１配線
Ｌ２　第２配線
Ｍ１　第１トランジスタ
Ｍ２　第２トランジスタ
Ｎ１　第１ノード
ＯＴ１，ＯＴ２　出力ノード

Claims (14)

  1. 　参照電圧を出力する第１および第２出力ノードと、
    　前記第１および第２出力ノードとそれぞれ接続されており、入力側から、前記参照電圧の元になる元電圧が与えられる第１および第２配線と、
    　前記第１配線と前記第２配線との間に接続された第１トランジスタと、
    　前記第１配線と前記第１トランジスタのゲートとの間に接続された容量と、
    　前記第１配線と前記第２配線との間に設けられ、直列に接続された抵抗および第２トランジスタを有しており、前記第２トランジスタのゲートが前記第１トランジスタのゲートと接続されている、レプリカ回路と、
    　第１入力が前記抵抗と前記第２トランジスタとの間の第１ノードに接続され、第２入力が基準電圧を受け、出力が前記第２トランジスタのゲートに接続された差動増幅器とを備えた
    ことを特徴とする参照電圧安定化回路。
  2. 　請求項１記載の参照電圧安定化回路において、
    　前記第１配線において、前記レプリカ回路と前記第１トランジスタとの間に設けられた、分離抵抗を備えた
    ことを特徴とする参照電圧安定化回路。
  3. 　請求項２記載の参照電圧安定化回路において、
    　前記レプリカ回路が有する前記抵抗と前記第２トランジスタの抵抗比が、前記分離抵抗と前記第１トランジスタの抵抗比と一致するように、構成されている
    ことを特徴とする参照電圧安定化回路。
  4. 　請求項２記載の参照電圧安定化回路において、
    　前記第２配線において、前記レプリカ回路と前記第１トランジスタとの間に設けられた、第２分離抵抗を備えた
    ことを特徴とする参照電圧安定化回路。
  5. 　請求項１記載の参照電圧安定化回路において、
    　前記レプリカ回路において、前記抵抗および前記第２トランジスタは、前記抵抗が前記第１配線側にあり、前記第２トランジスタが前記第２配線側にあるように、設けられている
    ことを特徴とする参照電圧安定化回路。
  6. 　請求項１記載の参照電圧安定化回路において、
    　前記レプリカ回路は、前記第２トランジスタと直列に、前記抵抗の反対側に接続された第２抵抗を備える
    ことを特徴とする参照電圧安定化回路。
  7. 　請求項１記載の参照電圧安定化回路において、
    　前記第２トランジスタのゲートは、前記第１トランジスタのゲートと、第２抵抗を介して接続されている
    ことを特徴とする参照電圧安定化回路。
  8. 　請求項１記載の参照電圧安定化回路において、
    　前記基準電圧を生成する電圧生成回路を備えた
    ことを特徴とする参照電圧安定化回路。
  9. 　請求項１記載の参照電圧安定化回路において、
    　前記第１配線と前記第２配線との間に接続された第２容量を有する、前段回路を備えた
    ことを特徴とする参照電圧安定化回路。
  10. 　請求項９記載の参照電圧安定化回路において
    　前記第１トランジスタ、前記容量、前記レプリカ回路、および、前記差動増幅器を含む後段回路が、複数、設けられており、
    　前記複数の後段回路は、前記前段回路に、共通に接続されている
    ことを特徴とする参照電圧安定化回路。
  11. 　請求項１０記載の参照電圧安定化回路において、
    　前記基準電圧を生成する電圧生成回路を備え、
    　前記電圧生成回路によって生成された基準電圧は、前記複数の後段回路に共通に与えられる
    ことを特徴とする参照電圧安定化回路。
  12. 　請求項１記載の参照電圧安定化回路において、
    　前記第１トランジスタよりも出力側において、前記第１配線と前記第２配線との間に設けられ、直列に接続された第２抵抗および第２容量を有する、アシスト回路を備えた
    ことを特徴とする参照電圧安定化回路。
  13. 　請求項１記載の参照電圧安定化回路において、
    　前記元電圧を生成するレギュレータ回路を備え、
    　前記レギュレータ回路は
    　前記元電圧を供給する配線間に設けられ、直列に接続された第２抵抗および第２容量を有する、アシスト回路を備えた
    ことを特徴とする参照電圧安定化回路。
  14. 　請求項１記載の参照電圧安定化回路と、
    　前記参照電圧安定化回路から出力された参照電圧を受けて動作するＡ／Ｄ変換回路とを備えた
    集積回路。
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