JP2004362438A - デジタルシグナルプロセッサ - Google Patents
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Abstract
【課題】乗算係数値の精度を向上させても消費電力を低く抑えることができるデジタルシグナルプロセッサ（ＤＳＰ）を提供する。
【解決手段】ＤＳＰは、加算器１７と、シフト乗算を行うシフター１４と、加算器１７から出力される信号を遅延させるレジスタＡＣＣと、を備える。当該ＤＳＰは、シフター１４が入力信号に対して所定のシフト乗算値を乗算して加算器１７に出力し、加算器１７がシフター１７の出力とレジスタＡＣＣの出力とを加算もしくは減算し、レジスタＡＣＣが加算器１７の出力を入力するという処理を繰り返し行うことによって、前記入力信号に対して所定の乗算係数を乗算する処理を行う。
【選択図】 図２
【解決手段】ＤＳＰは、加算器１７と、シフト乗算を行うシフター１４と、加算器１７から出力される信号を遅延させるレジスタＡＣＣと、を備える。当該ＤＳＰは、シフター１４が入力信号に対して所定のシフト乗算値を乗算して加算器１７に出力し、加算器１７がシフター１７の出力とレジスタＡＣＣの出力とを加算もしくは減算し、レジスタＡＣＣが加算器１７の出力を入力するという処理を繰り返し行うことによって、前記入力信号に対して所定の乗算係数を乗算する処理を行う。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号を処理するデジタルシグナルプロセッサ（以下、「ＤＳＰ」という）に関するものである。
【０００２】
【従来の技術】
ＤＳＰは、音声信号再生装置を始め様々な電子機器に搭載されている（例えば特許文献１）。例えば、図５に示すマルチビットデジタル信号をＰＤＭ（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）によって１ビットデジタル信号に変換するＤＳＰが、１ビット方式音楽信号再生装置に搭載されている（特許文献２）。
【０００３】
図５のＤＳＰは、入力端子ＩＮ、出力端子ＯＵＴ、乗算器１０１〜１１１、加算器１１２〜１１９、量子化器１２０、及び遅延器１２１〜１２８によって構成される。なお、乗算器１０１、１０２、…、１１１の乗算係数はそれぞれｍ１、ｍ２、…、ｍ１１である。
【０００４】
図５のＤＳＰはマルチビットデジタル信号である音声信号に対して７次デルタ−シグマ変調を行い１ビットデジタル信号であるＰＤＭ信号を生成する。ＰＤＭ信号は、振幅も時間幅も同じパルスであり、パルスの密度、すなわち出現頻度を変化させることによって信号のレベルを表現している。
【０００５】
【特許文献１】
特開平８−４４７０４号公報
【特許文献２】
特開平１０−３２２２１５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図５のＤＳＰのように乗算処理を専用乗算器で行うＤＳＰでは、乗算係数値の精度向上を行う場合、処理データの桁数の増倍率の２乗に比例して回路規模が増大してしまうという問題があった。さらに、処理データの桁数が増加すると、回路規模の増加のみならず、高速処理が必要になるため、消費電力が増大してしまうという問題もあった。
【０００７】
また、処理データに各々異なる所定値を乗算したものを足し合わせることで乗算係数値の精度を向上させた乗算処理を行うＤＳＰでは、処理データの桁数にほぼ比例して演算クロック周波数が増加するため、高速処理が行われることになり、消費電力が増大するという問題があった。
【０００８】
本発明は上記の問題点に鑑み、乗算係数値の精度を向上させても消費電力を低く抑えることができるＤＳＰを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＤＳＰにおいては、加減算手段と、乗算手段と、前記加減算手段から出力される信号を遅延させる遅延手段と、を備え、前記乗算手段が入力信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという処理を繰り返し行うことによって、前記入力信号に対して所定の乗算係数を乗算する処理を行うようにする。
【００１０】
前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算するので、前記乗算手段の出力と前記遅延手段の出力と加算するのみの場合に比べて処理の繰り返し回数を減らすことができる場合がある。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目の処理における所定倍数又は所定倍数の逆数の乗算値を１／１６として減算を行うと２回の繰り返し処理ですむ。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
【００１１】
また、前記乗算手段が入力信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異なる値にしてもよい。
【００１２】
これにより、繰り返し処理の回数を減らすことができる。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１／２、１／４、１／８、１／１６と繰り返し処理毎に切り替えれば、加算のみでも４回の繰り返し処理で所定の乗算係数を０．９３７５にすることができる。また、所定の乗算係数が０．９０６２５である場合に、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目以降の処理における所定倍数又は所定倍数の逆数の乗算値を１／３２として減算を行うと、所定の乗算係数０．９３７５（＝１−１／３２−１／３２−１／３２）の乗算処理を実現するために４回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１、１／１６、１／３２と繰り返し処理毎に切り替えれば、所定の乗算係数０．９３７５（＝１−１／１６−１／３２）の乗算処理を実現するために３回の繰り返し処理ですむ。
【００１３】
また、前記所定の乗算係数を“０”と“１”の２ビットで表現した場合に“１”である桁が３桁以上に渡り連続するときは、前記加減算手段が減算を行うようにしてもよい。
【００１４】
これにより、前記加減算手段が減算処理を行うことで、前記加減算手段が加算のみを行うよりも繰り返し処理回数を減らすことができる場合のみ、前記加減算手段が減算処理を行うようにすることができる。
【００１５】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。ここでは、本発明に係るＤＳＰを搭載するＭＤ再生装置を例に挙げて説明を行う。図１は本発明に係るＤＳＰを搭載するＭＤ再生装置の一構成例を示すブロック図である。
【００１６】
光ピックアップ装置２はＭＤ１から信号を取り出して伸長回路３に送出する。伸長回路３は入力された信号（音楽データ）を伸長する。これにより、伸長回路３から出力される信号は、サンプリング周波数４４．１ｋＨｚのＰＣＭ信号Ｓ１になる。
【００１７】
オーバーサンプリング回路４は、伸長回路３から出力されるＰＣＭ信号Ｓ１をサンプリング周波数８ｆｓの２４ビット（マルチビット）ＰＣＭ信号Ｓ２に変換する。ただし、ｆｓ＝４４．１ｋＨｚである。
【００１８】
本発明に係るＤＳＰである７次デルタ−シグマ変調回路５は、オーバーサンプリング回路４から出力されるＰＣＭ信号Ｓ２をデルタ−シグマ変調して、左チャンネル用６ビットＰＣＭ信号Ｓ３及び右チャンネル用６ビットＰＣＭ信号Ｓ４を生成する。なお、６ビットＰＣＭ信号Ｓ３及びＳ４のサンプリング周波数は８ｆｓである。
【００１９】
ＰＷＭ回路６は、７次デルタ−シグマ変調回路５から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３をパルス幅変調して左チャンネル用１ビットＰＷＭ信号Ｓ５を生成し、７次デルタ−シグマ変調回路５から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４をパルス幅変調して右チャンネル用１ビットＰＷＭ信号Ｓ６を生成する。
【００２０】
ＰＷＭ回路６から出力される左チャンネル用１ビットＰＷＭ信号Ｓ５はスイッチングアンプ７によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）８によって高域成分をカットし、左チャンネル用スピーカ９によって音声になる。また、ＰＷＭ回路６から出力される右チャンネル用１ビットＰＷＭ信号Ｓ６はスイッチングアンプ１０によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）１によって高域成分をカットし、左チャンネル用スピーカ１２によって音声となる。
【００２１】
なお、本実施例では伸長回路３、オーバーサンプリング回路４、７次デルタ−シグマ変調回路５、及びＰＷＭ回路６は１つのシステムＬＳＩ１３に搭載されているが、別々に設けられていてもよい。
【００２２】
続いて、７次デルタ−シグマ変調回路５とＰＷＭ回路６についてさらに詳しく説明する。まず、７次デルタ−シグマ変調回路５について説明する。７次デルタ−シグマ変調回路５の一構成例を図２に示す。
【００２３】
図２の７次デルタ−シグマ変調回路は、入力端子ＩＮと、出力端子ＯＵＴと、シフター１４〜１６と、加算器１７と、量子化器１８と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、ＡＣＣ、及びｒｅｇと、セレクタ１９〜２３とによって構成されるＤＳＰである。
【００２４】
入力端子ＩＮがセレクタ２１の“０１”入力端子に接続され、セレクタ２１の出力端子がシフター１４の入力側に接続される。加算器１７は、シフター１４及び１５の出力を非反転入力し、シフター１６の出力を反転入力する。なお、加算機１７は、外部信号（図示せず）によってシフター１４の出力を非反転入力せずに反転入力することができる。加算器１７の出力側がレジスタＡＣＣの入力側に接続される。そして、レジスタＡＣＣの出力側がセレクタ２１の“１０”入力端子と、セレクタ２２の“１０”入力端子と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇそれぞれの入力側とに接続される。
【００２５】
レジスタｄｓ１＿ｒｅｇの出力側がセレクタ１９及び２０の“０００”入力端子に接続され、レジスタｄｓ２＿ｒｅｇの出力側がセレクタ１９及び２０の“００１”入力端子に接続され、レジスタｄｓ３＿ｒｅｇの出力側がセレクタ１９及び２０の“０１０”入力端子に接続され、レジスタｄｓ４＿ｒｅｇの出力側がセレクタ１９及び２０の“０１１” 入力端子に接続され、レジスタｄｓ５＿ｒｅｇの出力側がセレクタ１９及び２０の“１００” 入力端子に接続され、レジスタｄｓ６＿ｒｅｇの出力側がセレクタ１９及び２０の“１０１” 入力端子に接続され、レジスタｄｓ７＿ｒｅｇの出力側がセレクタ１９及び２０の“１１０”入力端子に接続される。また、レジスタｏｕｔ＿ｒｅｇの出力側が量子化器１８の入力側に接続され、量子化器１８の出力側がセレクタ２０の“１１１” 入力端子およびレジスタｒｅｇの入力側に接続される。そして、レジスタｒｅｇの出力側が出力端子ＯＵＴに接続される。
【００２６】
さらに、セレクタ１９の出力端子がセレクタ２２の“００” 入力端子に接続され、セレクタ２２の出力端子がシフター１５の入力側に接続される。セレクタ２０の出力端子がセレクタ２３の“１” 入力端子に接続され、セレクタ２３の出力端子がシフター１６の入力側に接続される。
【００２７】
シフター１４〜１６はそれぞれシフター制御信号ｃｔｌ１〜ｃｔｌ３によって制御される。セレクタ１９は選択信号ｒｅｇｓｅｌ＿１によって制御され、セレクタ２０は選択信号ｒｅｇｓｅｌ＿２によって制御され、セレクタ２１は選択信号ａｓｅｌよって制御され、セレクタ２２は選択信号ｂｓｅｌよって制御され、セレクタ２３は選択信号ｃｓｅｌよって制御される。セレクタ１９〜２３は各々の選択信号の内容と一致する入力端子を選択し、選択された入力端子に入力された信号を出力端子に出力する。また、レジスタＡＣＣはイネーブル信号ｅｎａｂｌｅ＿ａｃｃによって制御され、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇはそれぞれイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７によって制御され、レジスタｏｕｔ＿ｒｅｇはイネーブル信号ｅｎａｂｌｅ＿ｏによって制御される。そして、セレクタ２１の“００”入力端子、セレクタ２２の“０１”入力端子、セレクタ２３の“０”入力端子には、すべてのビット列が０であるデータが入力される。
【００２８】
このような構成により、乗算処理をする場合はセレクタ２１の制御信号ａｓｅｌ、セレクタ２２の制御信号ｂｓｅｌ、及びセレクタ２３の制御信号ｃｓｅｌを乗算処理用の信号に切り替えてシフター１４、１５、及び１６と加算器１７との組み合わせによって乗算結果を得ることができる。
【００２９】
例えば、図５のＤＳＰにおいて入力端子ＩＮから入力された３５８．８ｋＨｚの２４ビットＰＣＭ信号を乗算器１０１が乗算処理して得られる結果と同一の結果を図２の７次デルタ−シグマ変換回路において得るために、例えば乗算係数ｍ１＝０．５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。また、乗算係数ｍ１＝０．２５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
【００３０】
なお、音質を良くするために乗算係数ｍ１の精度を上げるときはシフト量の異なるシフター値を必要に応じて加算することができる。例えば乗算係数ｍ１を０．９３７５にする場合について以下に説明する。
【００３１】
まず、図２の７次デルタ−シグマ変換回路においてセレクタ２１の出力の選択信号ａｓｅｌを“０１”とし、シフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
【００３２】
そして、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌを “１０”とし、選択信号ｃｓｅｌを “０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．７５（＝１／２＋１／４）に相当する。
【００３３】
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で３ビット右にシフトさせ、選択信号ｂｓｅｌを “１０”とし、 選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．８７５（＝１／２＋１／４＋１／８）に相当する。
【００３４】
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．９３７５（＝１／２＋１／４＋１／８＋１／１６）に相当する。
【００３５】
以上のようにシフター１４によって信号を複数回シフトさせることにより、乗算係数の精度を上げることが出来る。上記動作（以下、第１の動作ともいう）では乗算係数ｍ１を０．９３７５にするために加算が４回必要であるが、本発明に係るＤＳＰである７次デルタ−シグマ変調回路５は以下の動作（以下、第２の動作ともいう）によっても乗算係数の精度を上げることができる。
【００３６】
上記と同様、乗算係数ｍ１を０．９３７５にする場合、図２の７次デルタ−シグマ変換回路において、まずセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４でシフトさせないで、選択信号ｂｓｅｌ“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
【００３７】
そして、加算器１７がシフター１４の出力を非反転入力ではなく反転入力し、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌ“１０”とし、選択信号ｃｓｅｌを “０”とすることによって、シフター１４の出力を減算するために反転出力させたものとシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、すでに乗算係数ｍ１は０．９３７５（＝１−１／１６）に相当する。この動作では加減算が２回で十分であり加算のみによる演算に比べ処理が削減されている。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
【００３８】
７次デルタ−シグマ変調回路５が第１の動作と第２の動作のどちらを行うかは、２進数表現した固定係数を加算に展開した際、“１”の立っている桁が３桁以上に渡り連続する場合には第２の動作を採用するというように決定すると効果的である。上記乗算係数ｍ１を０．９３７５にする例では２進表現すると、ｍ１＝０．１１１１＝（１／２）＋（１／４）＋（１／８）＋（１／１６）であるものを、減算を用いた方法ではｍ１＝０．１１１１＝（１）−（１／１６）と処理したことになる。
【００３９】
そして、レジスタＡＣＣに格納された入力信号に乗算係数ｍ１を乗じた値は、図５の各次遅延器１２１〜１２８に相当するレジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇに格納される。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇはそれぞれ２４ビット幅である。
【００４０】
セレクタ２１の選択信号ａｓｅｌが“１０”である場合レジスタＡＣＣの出力（レジスタｄｓ１＿ｒｅｇのレジスタ値と同一）がセレクタ２１の出力になり、そのセレクタ２１の出力がシフター１４によって乗算係数ｍ２に当たる値でシフト乗算されて加算器１７の一方の非反転入力になる。また、セレクタ２２の選択信号ｂｓｅｌが“００”且つセレクタ１９の選択信号ｒｅｇｓｅｌ＿１が“００１”である場合レジスタｄｓ２＿ｒｅｇの前回のレジスタ値がセレクタ２２の出力になり、そのセレクタ２２の出力がシフター１５によってシフト乗算されずに加算器１７の他方の非反転入力になる。また、セレクタ２３の選択信号ｃｓｅｌが“１”且つセレクタ２０の選択信号ｒｅｇｓｅｌ＿２が“０１０”である場合レジスタｄｓ３＿ｒｅｇの前回のレジスタ値がセレクタ２３の出力になり、そのセレクタ２３の出力がシフター１６によって乗算係数ｍ８に当たる値でシフト乗算されて加算器１７の反転入力になる。この場合、加算器１７は図５のＤＳＰに設けられる加算器１１３に相当する処理をする。
【００４１】
セレクタ１９〜２３の選択信号及びシフター１４〜１６の制御信号を変えることによって、加算器１７が図５のＤＳＰに設けられる加算器１１４〜１１８それぞれに相当する処理を行うことができる。
【００４２】
このように、各次のデータを得る処理を一回のクロックで行うことができるので、ｎ次のノイズシェーバ（デルタ−シグマ変調回路）では最低ｎ回のクロックで全ての次数のデータを得ることができる。
【００４３】
図２の７次デルタ−シグマ変調回路は、図５のＤＳＰのように乗算器１０１〜１１１を設けなくて無くてよいので、回路規模を削減することができる。また、容易にデルタ−シグマ変調の次数を上げられるので、ノイズ特性を非常に良好にすることができる。さらに、入力信号のサンプリング周波数を非常に低く抑えることもできる。
【００４４】
また、トータルの処理回数からメインクロックの周波数を算出して、図２の７次デルタ−シグマ変調回路に設けるＲＯＭ（図示せず）に必要なアドレスカウンタを作成するとよい。
【００４５】
８ｆｓの期間に左チャンネル用と右チャンネル用にそれぞれ２４ステップを必要とする場合は８ｆｓ ×（２４ステップ × ２ｃｈ）＝ ３８４ｆｓ（１６．８６８８ＭＨｚ）のクロックが必要となる。このクロックもしくはこのクロックから位相をずらした信号が各レジスタのクロックとなる。図２の７次デルタ−シグマ変調回路に２４進カウンタ（図示せず）を設け、その２４進カウンタのカウンタ値が上述したＲＯＭのアドレスとなり、ＲＯＭにはレジスタのイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７、ｅｎａｂｌｅ＿ｏ、及びｅｎａｂｌｅ＿ｑと、セレクタの選択信号ａｓｅｌ、ｂｓｅｌ、ｃｓｅｌ、ｒｅｇｓｅｌ＿１、及びｒｅｇｓｅｌ＿２と、シフターのシフト量を制御する制御信号ｃｔｌ１〜ｃｔｌ３とを格納しておき、クロック毎に出力するそれらの信号の内容を変更する。そして、シフター１４〜１６、加算器１７、量子化器１８は左用チャンネル、右用チャンネルで交互（例えば８ｆｓの信号が“１”の時は左用チャンネル、“０“の時は右用チャンネル等）に利用する。これにより、大幅に回路削減が実現できる。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、及びｒｅｇと、出力端子ＯＵＴとは左用チャンネルに用いるものと右用チャンネルに用いるものをそれぞれ別個に設ける。
【００４６】
図２の７次デルタ−シグマ変調回路においてレジスタｄｓ１＃ｒｅｇのレジスタ値、レジスタｄｓ２＃ｒｅｇのレジスタ値、レジスタｄｓ３＃ｒｅｇのレジスタ値、レジスタｄｓ４＃ｒｅｇのレジスタ値、レジスタｄｓ５＃ｒｅｇのレジスタ値、レジスタｄｓ６＃ｒｅｇのレジスタ値、レジスタｄｓ７＃ｒｅｇのレジスタ値、レジスタｏｕｔ＃ｒｅｇのレジスタ値（Ｌｃｈ、Ｒｃｈそれぞれ２４ビット幅）に格納されるデータがそれぞれ 図５のＤＳＰにおけるｄｓ１、ｄｓ２、ｄｓ３、ｄｓ４、ｄｓ５、ｄｓ６、ｄｓ７、ｏｕｔに相当する。
【００４７】
レジスタｄｓ１＃ｒｅｇ〜ｄｓ７＃ｒｅｇ、ｏｕｔ＃ｒｅｇにはそれぞれイネーブルが存在し、８ｆｓの期間で一回だけ有効になりデータを保管する構成になっているため、３８４ｆｓ（＝１６．８６８８ＭＨｚ）毎にレジスタが稼動しているわけではないので消費電力には全く影響しない。
【００４８】
上述したように乗算処理はシフター１４〜１６及び加算器１７の組み合わせにより実現できる。そして、その乗算係数は最終的に得ようとする特性に応じて設定する。最終的にレジスタｏｕｔ＃ｒｅｇに格納された２４ビットのデータは、量子化器１８にて４７分割されて６ビットのデータに置換される（本実施形態の場合“００００００”〜“１０１１１０”の計４７値）。すなわち入力端子ＩＮに入力されたＰＣＭ信号をデルタ−シグマ変調し、低ビットのＰＣＭ信号に変換したことになる。その低ビットのＰＣＭ信号がレジスタｒｅｇを介して出力端子ＯＵＴから出力される。
【００４９】
次に、ＰＷＭ回路６について説明する。ＰＷＭ回路６の一構成例を図３に示す。図３のＰＷＭ回路６は、入力端子２４及び２７と、比較器２５及び２８と、出力端子２６及び２９と、９６進カウンタ３０とによって構成される。
【００５０】
入力端子２４は図２の７次デルタ−シグマ変換回路から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３を入力する。比較器２５は入力端子２４に入力された左チャンネル用６ビットＰＣＭ信号Ｓ３と９６進カウンタ３０のカウンタ値とを比較して左チャンネル用ＰＷＭ信号Ｓ５を生成して出力端子２６に送出する。一方、入力端子２７は図２の７次デルタ−シグマ変換回路から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４を入力する。比較器２８は入力端子２７に入力された右チャンネル用６ビットＰＣＭ信号Ｓ４と９６進カウンタ３０のカウンタ値とを比較して右チャンネル用ＰＷＭ信号Ｓ６を生成して出力端子２９に送出する。なお、９６進カウンタ３０は８ｆｓの期間で９６値をカウントする。
【００５１】
比較器２５は、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ”レベルへトグルし、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする左チャンネル用ＰＷＭ信号Ｓ５を生成する。また、比較器２８は、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ“レベルへトグルし、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする右チャンネル用ＰＷＭ信号Ｓ６を生成する。比較器２５及び２８がこのように動作するのは、左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６が８ｆｓの期間で“Ｈｉｇｈ”レベル又は“Ｌｏｗ”レベルに固定されることなく必ず２回はトグルするようにするためである。この場合の９６進カウンタ３０のクロック信号ＣＫと、９６進カウンタ３０のカウント値と、ＰＷＭ信号との関係を図４に示す。
【００５２】
左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅と出現頻度が一定のパルス信号であり、パルスの時間幅の変化によって信号レベルを表現している。従って左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅方向に関しては１ビットであるが、時間軸方向に関しては多値である。図４に示すように１周期パターン８ｆｓ（＝３５２．８ｋＨｚ）の時間に対する４７値のデータ変換は左右対称に７６８ｆｓ（＝３３．８６８８ＭＨｚ）幅ずつＨｉｇｈレベル区間の幅を変化させたものにあたる。
【００５３】
なお、本実施形態では、デルタ−シグマ変調回路に７次デルタ−シグマ変調回路を用いたが、他の次数のデルタ−シグマ変調回路を用いても構わない。
【００５４】
また、本実施形態では、乗算係数ｍ１にのみ精度を上げる動作について説明したが、当然の事ながら必要に応じて他の乗算係数についても乗算係数ｍ１同様に異なるシフト量のシフト乗算値の加減算の組み合わせて精度を上げる動作を行うとよい。また、本実施形態では、７次デルタ−シグマ変調回路５がＤＳＰであるが、伸長回路３、オーバーサンプリング回路４、７次デルタ−シグマ変調回路５、及びＰＷＭ回路６を合わせて一つのＤＳＰとしてもよい。また、本発明に係るＤＳＰは、乗算処理を行うものであればよく、デルタ−シグマ変調以外の処理をしても構わない。
【００５５】
【発明の効果】
本発明によると、乗算係数値の精度を向上させても消費電力を低く抑えることができ、処理を高速に行うことができるＤＳＰを実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＤＳＰを備えるＭＤ再生装置の一構成例を示す図である。
【図２】本発明に係るＤＳＰである７次デルタ−シグマ変調回路の一構成例を示す図である。
【図３】図１のＭＤ再生装置が備えるＰＷＭ回路の一構成例を示す図である。
【図４】図３のＰＷＭ回路における９６進カウンタ３０のクロック信号と、９６進カウンタのカウント値と、ＰＷＭ信号との関係を示す図である。
【図５】従来のＤＳＰの一構成例を示す図である。
【符号の説明】
５ ７次デルタ−シグマ変調回路
６ ＰＷＭ回路
８、１１ ローパスフィルタ（ＬＰＦ）
１４〜１６ シフター
１７ 加算器
１９〜２３ セレクタ
【発明の属する技術分野】
本発明は、デジタル信号を処理するデジタルシグナルプロセッサ（以下、「ＤＳＰ」という）に関するものである。
【０００２】
【従来の技術】
ＤＳＰは、音声信号再生装置を始め様々な電子機器に搭載されている（例えば特許文献１）。例えば、図５に示すマルチビットデジタル信号をＰＤＭ（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）によって１ビットデジタル信号に変換するＤＳＰが、１ビット方式音楽信号再生装置に搭載されている（特許文献２）。
【０００３】
図５のＤＳＰは、入力端子ＩＮ、出力端子ＯＵＴ、乗算器１０１〜１１１、加算器１１２〜１１９、量子化器１２０、及び遅延器１２１〜１２８によって構成される。なお、乗算器１０１、１０２、…、１１１の乗算係数はそれぞれｍ１、ｍ２、…、ｍ１１である。
【０００４】
図５のＤＳＰはマルチビットデジタル信号である音声信号に対して７次デルタ−シグマ変調を行い１ビットデジタル信号であるＰＤＭ信号を生成する。ＰＤＭ信号は、振幅も時間幅も同じパルスであり、パルスの密度、すなわち出現頻度を変化させることによって信号のレベルを表現している。
【０００５】
【特許文献１】
特開平８−４４７０４号公報
【特許文献２】
特開平１０−３２２２１５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図５のＤＳＰのように乗算処理を専用乗算器で行うＤＳＰでは、乗算係数値の精度向上を行う場合、処理データの桁数の増倍率の２乗に比例して回路規模が増大してしまうという問題があった。さらに、処理データの桁数が増加すると、回路規模の増加のみならず、高速処理が必要になるため、消費電力が増大してしまうという問題もあった。
【０００７】
また、処理データに各々異なる所定値を乗算したものを足し合わせることで乗算係数値の精度を向上させた乗算処理を行うＤＳＰでは、処理データの桁数にほぼ比例して演算クロック周波数が増加するため、高速処理が行われることになり、消費電力が増大するという問題があった。
【０００８】
本発明は上記の問題点に鑑み、乗算係数値の精度を向上させても消費電力を低く抑えることができるＤＳＰを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＤＳＰにおいては、加減算手段と、乗算手段と、前記加減算手段から出力される信号を遅延させる遅延手段と、を備え、前記乗算手段が入力信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという処理を繰り返し行うことによって、前記入力信号に対して所定の乗算係数を乗算する処理を行うようにする。
【００１０】
前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算するので、前記乗算手段の出力と前記遅延手段の出力と加算するのみの場合に比べて処理の繰り返し回数を減らすことができる場合がある。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目の処理における所定倍数又は所定倍数の逆数の乗算値を１／１６として減算を行うと２回の繰り返し処理ですむ。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
【００１１】
また、前記乗算手段が入力信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異なる値にしてもよい。
【００１２】
これにより、繰り返し処理の回数を減らすことができる。例えば、所定の乗算係数が０．９３７５であり、所定倍数又は所定倍数の逆数の乗算値が１／１６である場合、加算のみでは１５回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１／２、１／４、１／８、１／１６と繰り返し処理毎に切り替えれば、加算のみでも４回の繰り返し処理で所定の乗算係数を０．９３７５にすることができる。また、所定の乗算係数が０．９０６２５である場合に、初回の処理における所定倍数又は所定倍数の逆数の乗算値を１とし、２回目以降の処理における所定倍数又は所定倍数の逆数の乗算値を１／３２として減算を行うと、所定の乗算係数０．９３７５（＝１−１／３２−１／３２−１／３２）の乗算処理を実現するために４回の繰り返し処理が必要であるが、所定倍数又は所定倍数の逆数の乗算値を１、１／１６、１／３２と繰り返し処理毎に切り替えれば、所定の乗算係数０．９３７５（＝１−１／１６−１／３２）の乗算処理を実現するために３回の繰り返し処理ですむ。
【００１３】
また、前記所定の乗算係数を“０”と“１”の２ビットで表現した場合に“１”である桁が３桁以上に渡り連続するときは、前記加減算手段が減算を行うようにしてもよい。
【００１４】
これにより、前記加減算手段が減算処理を行うことで、前記加減算手段が加算のみを行うよりも繰り返し処理回数を減らすことができる場合のみ、前記加減算手段が減算処理を行うようにすることができる。
【００１５】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。ここでは、本発明に係るＤＳＰを搭載するＭＤ再生装置を例に挙げて説明を行う。図１は本発明に係るＤＳＰを搭載するＭＤ再生装置の一構成例を示すブロック図である。
【００１６】
光ピックアップ装置２はＭＤ１から信号を取り出して伸長回路３に送出する。伸長回路３は入力された信号（音楽データ）を伸長する。これにより、伸長回路３から出力される信号は、サンプリング周波数４４．１ｋＨｚのＰＣＭ信号Ｓ１になる。
【００１７】
オーバーサンプリング回路４は、伸長回路３から出力されるＰＣＭ信号Ｓ１をサンプリング周波数８ｆｓの２４ビット（マルチビット）ＰＣＭ信号Ｓ２に変換する。ただし、ｆｓ＝４４．１ｋＨｚである。
【００１８】
本発明に係るＤＳＰである７次デルタ−シグマ変調回路５は、オーバーサンプリング回路４から出力されるＰＣＭ信号Ｓ２をデルタ−シグマ変調して、左チャンネル用６ビットＰＣＭ信号Ｓ３及び右チャンネル用６ビットＰＣＭ信号Ｓ４を生成する。なお、６ビットＰＣＭ信号Ｓ３及びＳ４のサンプリング周波数は８ｆｓである。
【００１９】
ＰＷＭ回路６は、７次デルタ−シグマ変調回路５から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３をパルス幅変調して左チャンネル用１ビットＰＷＭ信号Ｓ５を生成し、７次デルタ−シグマ変調回路５から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４をパルス幅変調して右チャンネル用１ビットＰＷＭ信号Ｓ６を生成する。
【００２０】
ＰＷＭ回路６から出力される左チャンネル用１ビットＰＷＭ信号Ｓ５はスイッチングアンプ７によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）８によって高域成分をカットし、左チャンネル用スピーカ９によって音声になる。また、ＰＷＭ回路６から出力される右チャンネル用１ビットＰＷＭ信号Ｓ６はスイッチングアンプ１０によってアナログ信号に変換され増幅されたのち、ローパスフィルタ（ＬＰＦ）１によって高域成分をカットし、左チャンネル用スピーカ１２によって音声となる。
【００２１】
なお、本実施例では伸長回路３、オーバーサンプリング回路４、７次デルタ−シグマ変調回路５、及びＰＷＭ回路６は１つのシステムＬＳＩ１３に搭載されているが、別々に設けられていてもよい。
【００２２】
続いて、７次デルタ−シグマ変調回路５とＰＷＭ回路６についてさらに詳しく説明する。まず、７次デルタ−シグマ変調回路５について説明する。７次デルタ−シグマ変調回路５の一構成例を図２に示す。
【００２３】
図２の７次デルタ−シグマ変調回路は、入力端子ＩＮと、出力端子ＯＵＴと、シフター１４〜１６と、加算器１７と、量子化器１８と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、ＡＣＣ、及びｒｅｇと、セレクタ１９〜２３とによって構成されるＤＳＰである。
【００２４】
入力端子ＩＮがセレクタ２１の“０１”入力端子に接続され、セレクタ２１の出力端子がシフター１４の入力側に接続される。加算器１７は、シフター１４及び１５の出力を非反転入力し、シフター１６の出力を反転入力する。なお、加算機１７は、外部信号（図示せず）によってシフター１４の出力を非反転入力せずに反転入力することができる。加算器１７の出力側がレジスタＡＣＣの入力側に接続される。そして、レジスタＡＣＣの出力側がセレクタ２１の“１０”入力端子と、セレクタ２２の“１０”入力端子と、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇそれぞれの入力側とに接続される。
【００２５】
レジスタｄｓ１＿ｒｅｇの出力側がセレクタ１９及び２０の“０００”入力端子に接続され、レジスタｄｓ２＿ｒｅｇの出力側がセレクタ１９及び２０の“００１”入力端子に接続され、レジスタｄｓ３＿ｒｅｇの出力側がセレクタ１９及び２０の“０１０”入力端子に接続され、レジスタｄｓ４＿ｒｅｇの出力側がセレクタ１９及び２０の“０１１” 入力端子に接続され、レジスタｄｓ５＿ｒｅｇの出力側がセレクタ１９及び２０の“１００” 入力端子に接続され、レジスタｄｓ６＿ｒｅｇの出力側がセレクタ１９及び２０の“１０１” 入力端子に接続され、レジスタｄｓ７＿ｒｅｇの出力側がセレクタ１９及び２０の“１１０”入力端子に接続される。また、レジスタｏｕｔ＿ｒｅｇの出力側が量子化器１８の入力側に接続され、量子化器１８の出力側がセレクタ２０の“１１１” 入力端子およびレジスタｒｅｇの入力側に接続される。そして、レジスタｒｅｇの出力側が出力端子ＯＵＴに接続される。
【００２６】
さらに、セレクタ１９の出力端子がセレクタ２２の“００” 入力端子に接続され、セレクタ２２の出力端子がシフター１５の入力側に接続される。セレクタ２０の出力端子がセレクタ２３の“１” 入力端子に接続され、セレクタ２３の出力端子がシフター１６の入力側に接続される。
【００２７】
シフター１４〜１６はそれぞれシフター制御信号ｃｔｌ１〜ｃｔｌ３によって制御される。セレクタ１９は選択信号ｒｅｇｓｅｌ＿１によって制御され、セレクタ２０は選択信号ｒｅｇｓｅｌ＿２によって制御され、セレクタ２１は選択信号ａｓｅｌよって制御され、セレクタ２２は選択信号ｂｓｅｌよって制御され、セレクタ２３は選択信号ｃｓｅｌよって制御される。セレクタ１９〜２３は各々の選択信号の内容と一致する入力端子を選択し、選択された入力端子に入力された信号を出力端子に出力する。また、レジスタＡＣＣはイネーブル信号ｅｎａｂｌｅ＿ａｃｃによって制御され、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇはそれぞれイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７によって制御され、レジスタｏｕｔ＿ｒｅｇはイネーブル信号ｅｎａｂｌｅ＿ｏによって制御される。そして、セレクタ２１の“００”入力端子、セレクタ２２の“０１”入力端子、セレクタ２３の“０”入力端子には、すべてのビット列が０であるデータが入力される。
【００２８】
このような構成により、乗算処理をする場合はセレクタ２１の制御信号ａｓｅｌ、セレクタ２２の制御信号ｂｓｅｌ、及びセレクタ２３の制御信号ｃｓｅｌを乗算処理用の信号に切り替えてシフター１４、１５、及び１６と加算器１７との組み合わせによって乗算結果を得ることができる。
【００２９】
例えば、図５のＤＳＰにおいて入力端子ＩＮから入力された３５８．８ｋＨｚの２４ビットＰＣＭ信号を乗算器１０１が乗算処理して得られる結果と同一の結果を図２の７次デルタ−シグマ変換回路において得るために、例えば乗算係数ｍ１＝０．５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。また、乗算係数ｍ１＝０．２５の場合は図２の７次デルタ−シグマ変換回路においてセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
【００３０】
なお、音質を良くするために乗算係数ｍ１の精度を上げるときはシフト量の異なるシフター値を必要に応じて加算することができる。例えば乗算係数ｍ１を０．９３７５にする場合について以下に説明する。
【００３１】
まず、図２の７次デルタ−シグマ変換回路においてセレクタ２１の出力の選択信号ａｓｅｌを“０１”とし、シフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で１ビット右にシフトさせ、選択信号ｂｓｅｌを“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
【００３２】
そして、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で２ビット右にシフトさせ、選択信号ｂｓｅｌを “１０”とし、選択信号ｃｓｅｌを “０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．７５（＝１／２＋１／４）に相当する。
【００３３】
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で３ビット右にシフトさせ、選択信号ｂｓｅｌを “１０”とし、 選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．８７５（＝１／２＋１／４＋１／８）に相当する。
【００３４】
さらに、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌを“１０”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力とシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、乗算係数ｍ１は０．９３７５（＝１／２＋１／４＋１／８＋１／１６）に相当する。
【００３５】
以上のようにシフター１４によって信号を複数回シフトさせることにより、乗算係数の精度を上げることが出来る。上記動作（以下、第１の動作ともいう）では乗算係数ｍ１を０．９３７５にするために加算が４回必要であるが、本発明に係るＤＳＰである７次デルタ−シグマ変調回路５は以下の動作（以下、第２の動作ともいう）によっても乗算係数の精度を上げることができる。
【００３６】
上記と同様、乗算係数ｍ１を０．９３７５にする場合、図２の７次デルタ−シグマ変換回路において、まずセレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４でシフトさせないで、選択信号ｂｓｅｌ“０１”とし、選択信号ｃｓｅｌを“０”とすることによって、シフター１４の出力値をレジスタＡＣＣに格納する。
【００３７】
そして、加算器１７がシフター１４の出力を非反転入力ではなく反転入力し、セレクタ２１の選択信号ａｓｅｌを“０１”としシフター１４に取り込まれるセレクタ２１の出力データｄａｔａａをシフター１４で４ビット右にシフトさせ、選択信号ｂｓｅｌ“１０”とし、選択信号ｃｓｅｌを “０”とすることによって、シフター１４の出力を減算するために反転出力させたものとシフター１５の出力との加算値をレジスタＡＣＣに格納する。この時点で、すでに乗算係数ｍ１は０．９３７５（＝１−１／１６）に相当する。この動作では加減算が２回で十分であり加算のみによる演算に比べ処理が削減されている。これにより、乗算係数の精度が上がって処理データの桁数が増加しても演算クロック周波数の増加を少なくすることができるので、乗算係数値の精度を向上させても消費電力を低く抑えることができる。
【００３８】
７次デルタ−シグマ変調回路５が第１の動作と第２の動作のどちらを行うかは、２進数表現した固定係数を加算に展開した際、“１”の立っている桁が３桁以上に渡り連続する場合には第２の動作を採用するというように決定すると効果的である。上記乗算係数ｍ１を０．９３７５にする例では２進表現すると、ｍ１＝０．１１１１＝（１／２）＋（１／４）＋（１／８）＋（１／１６）であるものを、減算を用いた方法ではｍ１＝０．１１１１＝（１）−（１／１６）と処理したことになる。
【００３９】
そして、レジスタＡＣＣに格納された入力信号に乗算係数ｍ１を乗じた値は、図５の各次遅延器１２１〜１２８に相当するレジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇに格納される。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ及びｏｕｔ＿ｒｅｇはそれぞれ２４ビット幅である。
【００４０】
セレクタ２１の選択信号ａｓｅｌが“１０”である場合レジスタＡＣＣの出力（レジスタｄｓ１＿ｒｅｇのレジスタ値と同一）がセレクタ２１の出力になり、そのセレクタ２１の出力がシフター１４によって乗算係数ｍ２に当たる値でシフト乗算されて加算器１７の一方の非反転入力になる。また、セレクタ２２の選択信号ｂｓｅｌが“００”且つセレクタ１９の選択信号ｒｅｇｓｅｌ＿１が“００１”である場合レジスタｄｓ２＿ｒｅｇの前回のレジスタ値がセレクタ２２の出力になり、そのセレクタ２２の出力がシフター１５によってシフト乗算されずに加算器１７の他方の非反転入力になる。また、セレクタ２３の選択信号ｃｓｅｌが“１”且つセレクタ２０の選択信号ｒｅｇｓｅｌ＿２が“０１０”である場合レジスタｄｓ３＿ｒｅｇの前回のレジスタ値がセレクタ２３の出力になり、そのセレクタ２３の出力がシフター１６によって乗算係数ｍ８に当たる値でシフト乗算されて加算器１７の反転入力になる。この場合、加算器１７は図５のＤＳＰに設けられる加算器１１３に相当する処理をする。
【００４１】
セレクタ１９〜２３の選択信号及びシフター１４〜１６の制御信号を変えることによって、加算器１７が図５のＤＳＰに設けられる加算器１１４〜１１８それぞれに相当する処理を行うことができる。
【００４２】
このように、各次のデータを得る処理を一回のクロックで行うことができるので、ｎ次のノイズシェーバ（デルタ−シグマ変調回路）では最低ｎ回のクロックで全ての次数のデータを得ることができる。
【００４３】
図２の７次デルタ−シグマ変調回路は、図５のＤＳＰのように乗算器１０１〜１１１を設けなくて無くてよいので、回路規模を削減することができる。また、容易にデルタ−シグマ変調の次数を上げられるので、ノイズ特性を非常に良好にすることができる。さらに、入力信号のサンプリング周波数を非常に低く抑えることもできる。
【００４４】
また、トータルの処理回数からメインクロックの周波数を算出して、図２の７次デルタ−シグマ変調回路に設けるＲＯＭ（図示せず）に必要なアドレスカウンタを作成するとよい。
【００４５】
８ｆｓの期間に左チャンネル用と右チャンネル用にそれぞれ２４ステップを必要とする場合は８ｆｓ ×（２４ステップ × ２ｃｈ）＝ ３８４ｆｓ（１６．８６８８ＭＨｚ）のクロックが必要となる。このクロックもしくはこのクロックから位相をずらした信号が各レジスタのクロックとなる。図２の７次デルタ−シグマ変調回路に２４進カウンタ（図示せず）を設け、その２４進カウンタのカウンタ値が上述したＲＯＭのアドレスとなり、ＲＯＭにはレジスタのイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿７、ｅｎａｂｌｅ＿ｏ、及びｅｎａｂｌｅ＿ｑと、セレクタの選択信号ａｓｅｌ、ｂｓｅｌ、ｃｓｅｌ、ｒｅｇｓｅｌ＿１、及びｒｅｇｓｅｌ＿２と、シフターのシフト量を制御する制御信号ｃｔｌ１〜ｃｔｌ３とを格納しておき、クロック毎に出力するそれらの信号の内容を変更する。そして、シフター１４〜１６、加算器１７、量子化器１８は左用チャンネル、右用チャンネルで交互（例えば８ｆｓの信号が“１”の時は左用チャンネル、“０“の時は右用チャンネル等）に利用する。これにより、大幅に回路削減が実現できる。なお、レジスタｄｓ１＿ｒｅｇ〜ｄｓ７＿ｒｅｇ、ｏｕｔ＿ｒｅｇ、及びｒｅｇと、出力端子ＯＵＴとは左用チャンネルに用いるものと右用チャンネルに用いるものをそれぞれ別個に設ける。
【００４６】
図２の７次デルタ−シグマ変調回路においてレジスタｄｓ１＃ｒｅｇのレジスタ値、レジスタｄｓ２＃ｒｅｇのレジスタ値、レジスタｄｓ３＃ｒｅｇのレジスタ値、レジスタｄｓ４＃ｒｅｇのレジスタ値、レジスタｄｓ５＃ｒｅｇのレジスタ値、レジスタｄｓ６＃ｒｅｇのレジスタ値、レジスタｄｓ７＃ｒｅｇのレジスタ値、レジスタｏｕｔ＃ｒｅｇのレジスタ値（Ｌｃｈ、Ｒｃｈそれぞれ２４ビット幅）に格納されるデータがそれぞれ 図５のＤＳＰにおけるｄｓ１、ｄｓ２、ｄｓ３、ｄｓ４、ｄｓ５、ｄｓ６、ｄｓ７、ｏｕｔに相当する。
【００４７】
レジスタｄｓ１＃ｒｅｇ〜ｄｓ７＃ｒｅｇ、ｏｕｔ＃ｒｅｇにはそれぞれイネーブルが存在し、８ｆｓの期間で一回だけ有効になりデータを保管する構成になっているため、３８４ｆｓ（＝１６．８６８８ＭＨｚ）毎にレジスタが稼動しているわけではないので消費電力には全く影響しない。
【００４８】
上述したように乗算処理はシフター１４〜１６及び加算器１７の組み合わせにより実現できる。そして、その乗算係数は最終的に得ようとする特性に応じて設定する。最終的にレジスタｏｕｔ＃ｒｅｇに格納された２４ビットのデータは、量子化器１８にて４７分割されて６ビットのデータに置換される（本実施形態の場合“００００００”〜“１０１１１０”の計４７値）。すなわち入力端子ＩＮに入力されたＰＣＭ信号をデルタ−シグマ変調し、低ビットのＰＣＭ信号に変換したことになる。その低ビットのＰＣＭ信号がレジスタｒｅｇを介して出力端子ＯＵＴから出力される。
【００４９】
次に、ＰＷＭ回路６について説明する。ＰＷＭ回路６の一構成例を図３に示す。図３のＰＷＭ回路６は、入力端子２４及び２７と、比較器２５及び２８と、出力端子２６及び２９と、９６進カウンタ３０とによって構成される。
【００５０】
入力端子２４は図２の７次デルタ−シグマ変換回路から出力される左チャンネル用６ビットＰＣＭ信号Ｓ３を入力する。比較器２５は入力端子２４に入力された左チャンネル用６ビットＰＣＭ信号Ｓ３と９６進カウンタ３０のカウンタ値とを比較して左チャンネル用ＰＷＭ信号Ｓ５を生成して出力端子２６に送出する。一方、入力端子２７は図２の７次デルタ−シグマ変換回路から出力される右チャンネル用６ビットＰＣＭ信号Ｓ４を入力する。比較器２８は入力端子２７に入力された右チャンネル用６ビットＰＣＭ信号Ｓ４と９６進カウンタ３０のカウンタ値とを比較して右チャンネル用ＰＷＭ信号Ｓ６を生成して出力端子２９に送出する。なお、９６進カウンタ３０は８ｆｓの期間で９６値をカウントする。
【００５１】
比較器２５は、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ”レベルへトグルし、左チャンネル用６ビットＰＣＭ信号Ｓ３に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする左チャンネル用ＰＷＭ信号Ｓ５を生成する。また、比較器２８は、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウント値とが同値になると“Ｈｉｇｈ“レベルへトグルし、右チャンネル用６ビットＰＣＭ信号Ｓ４に対応する１０進数と９６進カウンタ３０のカウンタ値との和が９５になると“Ｌｏｗ”レベルにトグルする右チャンネル用ＰＷＭ信号Ｓ６を生成する。比較器２５及び２８がこのように動作するのは、左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６が８ｆｓの期間で“Ｈｉｇｈ”レベル又は“Ｌｏｗ”レベルに固定されることなく必ず２回はトグルするようにするためである。この場合の９６進カウンタ３０のクロック信号ＣＫと、９６進カウンタ３０のカウント値と、ＰＷＭ信号との関係を図４に示す。
【００５２】
左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅と出現頻度が一定のパルス信号であり、パルスの時間幅の変化によって信号レベルを表現している。従って左チャンネル用ＰＷＭ信号Ｓ５及び右チャンネル用ＰＷＭ信号Ｓ６は振幅方向に関しては１ビットであるが、時間軸方向に関しては多値である。図４に示すように１周期パターン８ｆｓ（＝３５２．８ｋＨｚ）の時間に対する４７値のデータ変換は左右対称に７６８ｆｓ（＝３３．８６８８ＭＨｚ）幅ずつＨｉｇｈレベル区間の幅を変化させたものにあたる。
【００５３】
なお、本実施形態では、デルタ−シグマ変調回路に７次デルタ−シグマ変調回路を用いたが、他の次数のデルタ−シグマ変調回路を用いても構わない。
【００５４】
また、本実施形態では、乗算係数ｍ１にのみ精度を上げる動作について説明したが、当然の事ながら必要に応じて他の乗算係数についても乗算係数ｍ１同様に異なるシフト量のシフト乗算値の加減算の組み合わせて精度を上げる動作を行うとよい。また、本実施形態では、７次デルタ−シグマ変調回路５がＤＳＰであるが、伸長回路３、オーバーサンプリング回路４、７次デルタ−シグマ変調回路５、及びＰＷＭ回路６を合わせて一つのＤＳＰとしてもよい。また、本発明に係るＤＳＰは、乗算処理を行うものであればよく、デルタ−シグマ変調以外の処理をしても構わない。
【００５５】
【発明の効果】
本発明によると、乗算係数値の精度を向上させても消費電力を低く抑えることができ、処理を高速に行うことができるＤＳＰを実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＤＳＰを備えるＭＤ再生装置の一構成例を示す図である。
【図２】本発明に係るＤＳＰである７次デルタ−シグマ変調回路の一構成例を示す図である。
【図３】図１のＭＤ再生装置が備えるＰＷＭ回路の一構成例を示す図である。
【図４】図３のＰＷＭ回路における９６進カウンタ３０のクロック信号と、９６進カウンタのカウント値と、ＰＷＭ信号との関係を示す図である。
【図５】従来のＤＳＰの一構成例を示す図である。
【符号の説明】
５ ７次デルタ−シグマ変調回路
６ ＰＷＭ回路
８、１１ ローパスフィルタ（ＬＰＦ）
１４〜１６ シフター
１７ 加算器
１９〜２３ セレクタ
Claims (3)
- 加減算手段と、乗算手段と、前記加減算手段から出力される信号を遅延させる遅延手段と、を備え、
前記乗算手段が入力信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという処理を繰り返し行うことによって、
前記入力信号に対して所定の乗算係数を乗算する処理を行うことを特徴としたデジタルシグナルプロセッサ。 - 前記乗算手段が入力信号に対して所定倍数又は所定倍数の逆数の乗算値を乗算して前記加減算手段に出力し、前記加減算手段が前記乗算手段の出力と前記遅延手段の出力とを加算もしくは減算し、前記遅延手段が前記加減算手段の出力を入力するという処理の繰り返し毎に前記所定倍数又は所定倍数の逆数の乗算値を異なる値にする請求項１に記載のデジタルシグナルプロセッサ。
- 前記所定の乗算係数を“０”と“１”の２ビットで表現した場合に“１”である桁が３桁以上に渡り連続するときは、前記加減算手段が減算を行う請求項１又は請求項２に記載のデジタルシグナルプロセッサ。
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