JP6787158B2 - モータ制御装置 - Google Patents

Description

本発明は、モータ制御装置に関する。

一般的に、ベクトル制御でモータを駆動制御するモータ制御装置は、モータの回転速度が速度指令値（目標速度）になるようにｄ軸電流指令値およびｑ軸電流指令値を生成し、ｄ軸電流指令値およびｑ軸電流指令値からｄ軸電圧指令値およびｑ軸電圧指令値を生成する。さらに、モータ制御装置は、ｄ軸電圧指令値およびｑ軸電圧指令値を三相の電圧指令値へ変換し、ＰＷＭ（Pulse Width Modulation）生成器にて三相の電圧指令値をもとにＰＷＭ信号を生成し、ＩＰＭ（Intelligent Power Module）へ出力する。ＩＰＭは、入力されたＰＷＭ信号に応じてスイッチング制御を行うことにより、モータに三相電圧（Ｕ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗ）を印可してモータを駆動させる。

具体的には、ＰＷＭ生成器にて生成されるＩＰＭの入力信号（Ｕ相上アーム信号Ｕｐ、Ｖ相上アーム信号Ｖｐ、Ｗ相上アーム信号Ｗｐ、Ｕ相下アーム信号Ｕｎ、Ｖ相下アーム信号Ｖｎ、Ｗ相下アーム信号Ｗｎ）は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）などのトランジスタの入力信号である。ＩＰＭは、これらのトランジスタをスイッチング素子としてブリッジ接続して構成したインバータ回路であり、入力信号（Ｕ相上アーム信号Ｕｐ、Ｖ相上アーム信号Ｖｐ、Ｗ相上アーム信号Ｗｐ、Ｕ相下アーム信号Ｕｎ、Ｖ相下アーム信号Ｖｎ、Ｗ相下アーム信号Ｗｎ）をもとに三相電圧（Ｕ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗ）を生成する。

ここで、三相電圧（Ｕ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗ）の大きさや周波数は、ＰＷＭ生成器の入力信号により制御される。この入力信号をもとにＰＷＭ生成器にて生成されたＰＷＭ信号をＩＰＭへ入力し、入力信号に応じた特性を有する三相電圧（Ｖｕ、Ｖｖ、Ｖｗ）を生成することで、モータの回転速度などを制御する。このことから、モータ制御を精度良く行うためには、ＰＷＭ信号を高精度で生成することが望まれる。ＰＷＭ信号の生成を高精度にするための手段として、ＰＷＭ生成器の入力信号のサンプリング周波数（キャリア周波数）を高くすることがある。これにより、ＰＷＭ生成器で生成されるＰＷＭ信号による入力信号の再現性（精度）が高くなる。

しかし、サンプリング周波数を高くすることは、ＰＷＭ信号による入力信号の再現性を高めるものの、ＩＰＭのスイッチング回数が増加する、すなわち、トランジスタ（スイッチング素子）のスイッチング回数が増加することを意味する。そのため、スイッチング損失が増大し、モータ駆動装置の効率を低下させてしまうことから、例えば、三相のうちの二相のＰＷＭ信号を出力する二相変調を用いて一相分のスイッチングを行わない手法がある。

他方で、例えば、１ビットのΔΣ（デルタ・シグマ）変調器によるＰＤＭ（Pulse Density Modulation）信号をスイッチング素子の制御信号として用いる従来技術がある（例えば特許文献１参照）。ＰＤＭ信号をスイッチング素子の制御信号に用いることで、スイッチング回数を低減し、スイッチング損失を抑制する。

また、例えば、量子化器の出力ビット数を１ビットより多くしたマルチビットのΔΣ変調器を用いて生成したＰＤＭ信号を、各相の入力がマルチビットに対応した複数入力のＩＰＭへ入力して入力信号に応じた特性を有する三相電圧（Ｕ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗ）を生成し、各相の入力がマルチビットに対応した複数入力のモータへ、生成した三相電圧（Ｕ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗ）を印加することで、入力信号の再現性を高める従来技術がある（例えば特許文献２参照）。

特開平６−２２５５２７号公報 国際公開第２０１２／１３３２４１号

しかしながら、上述の従来技術において、二相変調を行う場合は、ＰＷＭ信号を高精度で生成するために時間軸（横軸）の精度（分解能）を上げることから、サンプリング周波数（キャリア周波数）に依存してスイッチング回数が増加し、スイッチング損失が増大するという問題が依然としてある。また、ＰＷＭ方式よりもスイッチング回数を低減するために１ビットのΔΣ変調器を用いる場合は、ＰＤＭ信号による入力信号の再現性を高めるために振幅軸（縦軸）の精度（分解能）を上げることから、１ビットのΔΣ変調器のサンプリング周波数（キャリア周波数）を入力信号の周波数に対して十分高く（オーバーサンプリング率を高く）する必要があり、サンプリング周波数（キャリア周波数）が高くなり、スイッチング回数が増加するという問題がある。また、マルチビットのΔΣ変調器を用いる場合は、適用可能なＩＰＭやモータに汎用性がないという問題がある。

本発明は、上記に鑑みてなされたものであって、スイッチング回路におけるスイッチング素子のスイッチング回数を低減してスイッチング損失を抑制するモータ制御装置を提供することを目的とする。

上述の課題を解決するため、本発明の実施形態の一例は、モータ制御装置は、スイッチング信号に基づくスイッチ素子のスイッチングによりモータを駆動する駆動電圧を生成する駆動器と、速度指令値に基づいてモータを駆動する電圧指令値を生成する指令値生成器と、指令値生成器により生成された電圧指令値からスイッチング信号を生成する信号生成器とを備える。信号生成器は、入力されたマルチビット信号を１ビットの信号に変換してスイッチング信号を出力するビット変換器と、指令値生成器により生成された電圧指令値から、ビット変換器により出力されたスイッチング信号を減算した信号を出力する減算器と、減算器により出力された信号を積分する積分器と、積分器による積分結果をマルチビットで量子化したマルチビット信号をビット変換器に出力する量子化器とを含んだΔΣ変調器である。

本発明の実施形態の一例によれば、例えば、スイッチング回路におけるスイッチング素子のスイッチング回数を低減してスイッチング損失を抑制できる。

図１は、基本技術にかかるモータ制御装置の一例を示す図である。 図２は、基本技術にかかるＩＰＭの構成の一例を示す図である。 図３は、基本技術にかかる１次ΔΣ変調器の一例を示す図である。 図４は、基本技術にかかる量子化器の動作の一例を示す図である。 図５は、基本技術にかかる２次ΔΣ変調器（積分器直列接続方式）の一例を示す図である。 図６は、基本技術にかかる２次ΔΣ変調器（ＭＡＳＨ方式）の一例を示す図である。 図７は、開示技術にかかる１ビットのＰＤＭ信号を出力するマルチビットの１次ΔΣ変調器の構成の一例を示す図である。 図８は、開示技術にかかる１ビットのＰＤＭ信号を出力するマルチビットの２次ΔΣ変調器（積分器直列接続方式）の構成の一例を示す図である。 図９は、開示技術にかかる１ビットのＰＤＭ信号を出力するマルチビットの２次ΔΣ変調器（ＭＡＳＨ方式）の構成の一例を示す図である。 図１０Ａは、開示技術にかかるビット変換器の概要の一例を示す図である。 図１０Ｂは、開示技術にかかるビット変換器の概要の一例を示す図である。 図１１は、量子化器の縦軸方向（分解能）−横軸方向（時間）の変換の一例を示す図である。 図１２は、実施形態にかかるモータ制御装置の一例を示す図である。 図１３は、実施形態にかかるビット変換器の一例を示す図である。 図１４は、実施形態にかかるビット変換処理の一例を示すフローチャートである。 図１５Ａは、ＰＤＭ生成器として従来技術にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅１３０Ｖの場合）の一例を示す図である。 図１５Ｂは、ＰＤＭ生成器として従来技術にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅４０Ｖの場合）の一例を示す図である。 図１６Ａは、ＰＤＭ生成器として実施形態にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅１３０Ｖの場合）を示す図である。 図１６Ｂは、ＰＤＭ生成器として実施形態にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅４０Ｖの場合）の一例を示す図である。

以下に、本発明にかかるモータ制御装置の基本技術および実施形態を図面に基づいて詳細に説明する。なお、この基本技術および実施形態によりこの発明が限定されるものではない。以下の基本技術および実施形態で示すモータ制御装置は、空気調和機などに用いられるモータを駆動するモータ制御装置として説明するが、これに限られず、モータ一般に広く適用できる。以下に示す基本技術の実施形態およびその変形例は、矛盾しない範囲で適宜組合せて実施できる。

なお、以下に示す基本技術および実施形態は、一例を示すに過ぎず、開示技術を限定するものではない。また、以下に示す基本技術および実施形態およびその変形例は、矛盾しない範囲で適宜組み合わせることができる。また、以下に示す基本技術および実施形態およびその変形例は、開示技術にかかる構成および処理について主に示し、その他の構成および処理の説明を簡略化または省略する。また、以下に示す基本技術および実施形態およびその変形例において、同一の構成および処理には同一の符号を付与し、既出の構成および処理の説明は省略する。

［基本技術］
（基本技術にかかるモータ制御装置）
実施形態の説明に先立ち、背景となる基本技術について説明する。図１は、基本技術にかかるモータ制御装置の一例を示す図である。モータ制御装置１００Ｘは、減算器１１、速度制御器１２、励磁電流制御器１３、減算器１４、減算器１５、ｄ軸電流制御器１６、ｑ軸電流制御器１７、非干渉化制御器１８、減算器１９、加算器２０、ｄｑ／３φ変換器２１、ＰＷＭ（Pulse Width Modulation）生成器２２、ＩＰＭ（Intelligent Power Module）２３、１シャント電流検出器を構成する抵抗Ｒ、３φ電流算出器２４、３φ／ｄｑ変換器２５、軸誤差演算処理部２６、ＰＬＬ制御器２９、位置推定器３０、１／Ｐｎ処理器３１を有する。また、モータ制御装置１００Ｘは、接点ＣＯ１、接点ＣＯ２、接点ＣＯ３を含むスイッチＳＷを有する。

減算器１１は、モータ制御装置１００Ｘへ入力された速度指令値（目標速度、ここでは機械角目標速度）ωｍ^＊から、１／Ｐｎ処理器３１により出力された推定された現在の角速度である実速度（機械角実速度）ωｍを減算した速度偏差（機械角速度偏差）Δωを速度制御器１２へ出力する。

速度制御器１２は、減算器１１から出力された速度偏差Δωが小さくなるようなｑ軸電流指令値Ｉｑ^＊を生成し、励磁電流制御器１３および減算器１５へ出力する。励磁電流制御器１３は、速度制御器１２から出力されたｑ軸電流指令値Ｉｑ^＊からｄ軸電流指令値Ｉｄ^＊を生成し、減算器１４へ出力する。ここで、速度制御器１２と励磁電流制御器１３を合わせ電流指令値生成部とも呼ぶ。また、ｄ軸とｑ軸は２相の回転座標系の座標軸を表し、Ｉｄ、Ｉｑおよび後述するＶｄ、Ｖｑはこの座標軸上の電流および電圧である。

減算器１４は、励磁電流制御器１３から出力されたｄ軸電流指令値Ｉｄ^＊から、３φ／ｄｑ変換器２５により出力されたｄ軸電流Ｉｄを減算してｄ軸電流偏差ΔＩｄを生成しｄ軸電流制御器１６へ出力する。減算器１５は、速度制御器１２から出力されたｑ軸電流指令値Ｉｑ^＊から、３φ／ｄｑ変換器２５から出力されたｑ軸電流Ｉｑを減算してｑ軸電流偏差ΔＩｑを生成しｑ軸電流制御器１７へ出力する。

ｄ軸電流制御器１６は、減算器１４から出力されたｄ軸電流偏差ΔＩｄからｄ軸電圧指令値Ｖｄ^＊＊を生成する。ｑ軸電流制御器１７は、減算器１５から出力されたｑ軸電流偏差ΔＩｑからｑ軸電圧指令値Ｖｑ^＊＊を生成する。

非干渉化制御器１８は、ｄ軸とｑ軸の干渉をキャンセルしそれぞれを独立に制御するための非干渉化補正値を生成する。具体的には、３φ／ｄｑ変換器２５から出力されたｄ軸電流ＩｄとＰＬＬ制御器２９から出力された電気角推定速度ωｅから、ｄ軸電圧指令値Ｖｄ^＊＊を非干渉化するためのｄ軸非干渉化補正値Ｖｄａを生成し、減算器１９へ出力する。また、非干渉化制御器１８は、３φ／ｄｑ変換器２５から出力されたｑ軸電流ＩｑとＰＬＬ制御器２９から出力された電気角推定速度ωｅから、ｑ軸電圧指令値Ｖｑ^＊＊を非干渉化するためのｑ軸非干渉化補正値Ｖｑａを生成し、加算器２０へ出力する。

減算器１９は、ｄ軸電流制御器１６から出力されたｄ軸電圧指令値Ｖｄ^＊＊から、非干渉化制御器１８から出力されたｄ軸非干渉化補正値Ｖｄａを減算してｄ軸電圧指令値Ｖｄ^＊＊を非干渉化したｄ軸電圧指令値Ｖｄ^＊を生成し、ｄｑ／３φ変換器２１へ出力する。加算器２０は、ｑ軸電流制御器１７から出力されたｑ軸電圧指令値Ｖｑ^＊＊へ、非干渉化制御器１８から出力されたｑ軸非干渉化補正値Ｖｑａを加算してｑ軸電圧指令値Ｖｑ^＊＊を非干渉化したｑ軸電圧指令値Ｖｑ^＊を生成し、ｄｑ／３φ変換器２１へ出力する。

ｄｑ／３φ変換器２１は、位置推定器３０により出力された現在のロータの位置である電気角位相（ｄｑ軸位相）θｅを用いて、非干渉化された２相のｄ軸電圧指令値Ｖｄ^＊およびｑ軸電圧指令値Ｖｑ^＊を、３相の電圧指令値であるＵ相出力電圧指令値Ｖｕ^＊、Ｖ相出力電圧指令値Ｖｖ^＊、Ｗ相出力電圧指令値Ｖｗ^＊へ変換する。そして、ｄｑ／３φ変換器２１は、Ｕ相出力電圧指令値Ｖｕ^＊、Ｖ相出力電圧指令値Ｖｖ^＊、Ｗ相出力電圧指令値Ｖｗ^＊を信号生成器２ＸであるＰＷＭ生成器２２へ出力する。なお、Ｖｕ^＊とＶｖ^＊とＶｗ^＊および後述のＩｕとＩｖとＩｗは３相の固定座標系の電圧および電流である。

ＰＷＭ生成器２２は、Ｕ相出力電圧指令値Ｖｕ^＊、Ｖ相出力電圧指令値Ｖｖ^＊、Ｗ相出力電圧指令値Ｖｗ^＊と、ＰＷＭキャリア信号から、６相のＰＷＭ信号を生成し、ＩＰＭ２３へ出力する。

駆動器３ＸであるＩＰＭ２３は、ＰＷＭ生成器２２から出力された６相のＰＷＭ信号をもとに、モータＭのＵ相、Ｖ相、Ｗ相それぞれへ印可する交流電圧を、外部から供給される直流電圧Ｖｄｃから変換して生成し、それぞれの交流電圧をモータＭのＵ相、Ｖ相、Ｗ相へ印加する。

３φ電流算出器２４は、スイッチＳＷの接点ＣＯ１が接点ＣＯ２と接続された状態のとき、１シャント方式により、ＰＷＭ生成器２２から出力された６相ＰＷＭスイッチング情報と、抵抗Ｒによって１シャント電流検出方式で検出された母線電流から、モータＭのＵ相電流Ｉｕ、Ｖ相電流Ｉｖ、Ｗ相電流Ｉｗを算出する。

または、３φ電流算出器２４は、スイッチＳＷの接点ＣＯ１が接点ＣＯ３と接続された状態のとき、２ＣＴ方式により、モータＭのＵ相電流Ｉｕ、Ｖ相電流Ｉｖ、Ｗ相電流Ｉｗのうち、２つのＣＴ（Current Transformer）でＵ相電流ＩｕおよびＶ相電流Ｉｖを検出し、残りのＷ相電流Ｉｗを、Ｉｕ＋Ｉｖ＋Ｉｗ＝０の関係式より算出する。３φ電流算出器２４は、算出したモータＭのＵ相電流Ｉｕ、Ｖ相電流Ｉｖ、Ｗ相電流Ｉｗを、３φ／ｄｑ変換器２５へ出力する。なお、電流検出は１シャント電流検出方式と２ＣＴ方式など一つの方式のみを用いればよく、その場合は用いる方式以外の検出回路とスイッチＳＷは不要である。

３φ／ｄｑ変換器２５は、位置推定器３０から出力された電気角位相θｅを用いて、３φ電流算出器２４から出力された３相のＵ相電流Ｉｕ、Ｖ相電流Ｉｖ、Ｗ相電流Ｉｗを、２相のｄ軸電流Ｉｄおよびｑ軸電流Ｉｑへ変換する。そして、３φ／ｄｑ変換器２５は、ｄ軸電流Ｉｄを減算器１４、非干渉化制御器１８、軸誤差演算処理部２６へ、ｑ軸電流Ｉｑを減算器１５、非干渉化制御器１８、軸誤差演算処理部２６へ、それぞれ出力する。

軸誤差演算処理部２６は、減算器１９から出力されたｄ軸電圧指令値Ｖｄ^＊と加算器２０から出力されたｑ軸電圧指令値Ｖｑ^＊、３φ／ｄｑ変換器２５から出力されたｄ軸電流Ｉｄおよびｑ軸電流Ｉｑから、軸誤差変動Δθを算出し、ＰＬＬ制御器２９へ出力する。ここで、軸誤差とは実際のｄｑ軸と制御上のｄｑ軸とのずれのことである。

ＰＬＬ制御器２９は、軸誤差演算処理部２６から出力された軸誤差変動Δθから、推定された現在のモータの回転の角速度である電気角推定速度ωｅを算出し、非干渉化制御器１８、位置推定器３０、１／Ｐｎ処理器３１へそれぞれ出力する。

位置推定器３０は、ＰＬＬ制御器２９から出力された電気角推定速度ωｅから、ロータ位置を推定する電気角位相（ｄｑ軸位相）θｅを算出する。そして、位置推定器３０は、電気角位相θｅをｄｑ／３φ変換器２１および３φ／ｄｑ変換器２５へそれぞれ出力する。

１／Ｐｎ処理器３１は、ＰＬＬ制御器２９から出力された電気角推定速度ωｅをモータＭの極対数Ｐｎで除算し、推定された現在の角速度である実速度（機械角実速度）ωｍを算出し、減算器１１へ出力する。

ここで、上記の減算器１１、速度制御器１２、励磁電流制御器１３、減算器１４、減算器１５、ｄ軸電流制御器１６、ｑ軸電流制御器１７、非干渉化制御器１８、減算器１９、加算器２０、ｄｑ／３φ変換器２１、抵抗Ｒ、２つのＣＴ、３φ電流算出器２４、３φ／ｄｑ変換器２５、軸誤差演算処理部２６、ＰＬＬ制御器２９、位置推定器３０、１／Ｐｎ処理器３１、スイッチＳＷは、指令値生成器１Ｘである。なお、ｄ軸電圧指令値Ｖｄ^＊とｑ軸電圧指令値Ｖｑ^＊を電圧指令値とし、ｄｑ／３φ変換器２１を信号生成器２Ｘに加えてもよい。

（基本技術にかかるＩＰＭ）
図２は、基本技術にかかるＩＰＭの構成の一例を示す図である。図２に示すように、ＩＰＭ２３は、ｄｑ／３φ変換器２１で生成されたＵ相出力電圧指令値Ｖｕ^＊、Ｖ相出力電圧指令値Ｖｖ^＊、Ｗ相出力電圧指令値Ｖｗ^＊をもとにＰＷＭ生成器２２で生成されたＰＷＭ信号からＵＶＷの三相の交流電圧を生成してモータＭへ供給する。ＩＰＭ２３は、Ｕ相のスイッチング素子２３Ｕｐ，２３Ｕｎ、Ｖ相のスイッチング素子２３Ｖｐ，２３Ｖｎ、Ｗ相のスイッチング素子２３Ｗｐ，２３Ｗｎを有する。

なお、スイッチング素子２３Ｕｐ，２３Ｖｐ，２３Ｗｐは、上アームのスイッチング素子であり、スイッチング素子２３Ｕｐ，２３Ｖｐ，２３Ｗｐは、下アームのスイッチング素子である。スイッチング素子２３Ｕｐ，２３Ｕｎ，２３Ｖｐ，２３Ｖｎ，２３Ｗｐ，２３Ｗｎは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）などのトランジスタである。

ＩＰＭ２３は、Ｕ相出力電圧指令値Ｖｕ^＊、Ｖ相出力電圧指令値Ｖｖ^＊、Ｗ相出力電圧指令値Ｖｗ^＊から生成されたＰＷＭ信号に基づいてスイッチング信号を生成し、このスイッチング信号によって、スイッチング素子２３Ｕｐ，２３Ｕｎ，２３Ｖｐ，２３Ｖｎ，２３Ｗｐ，２３Ｗｎをオン、オフ駆動することにより、モータＭを駆動する駆動電圧であるＵＶＷの三相の交流電圧を生成してモータＭへ供給する。

（ΔΣ変調器を用いたモータ制御の精度向上）
ここで、モータＭの制御をより精度良く行うためには、ｄｑ／３φ変換器２１から出力されたＵ相出力電圧指令値Ｖｕ^＊、Ｖ相出力電圧指令値Ｖｖ^＊、Ｗ相出力電圧指令値Ｖｗ^＊から、ＩＰＭ２３に入力するＰＷＭ信号などの入力信号を高精度で生成することが望まれる。さらに、スイッチング回数を低減してスイッチング損失を抑制しつつ、ＩＰＭ２３に入力する入力信号を高精度に生成するために、ΔΣ（デルタ・シグマ）変調器によるＰＤＭ（Pulse Density Modulation）信号をＩＰＭ２３のスイッチング素子の制御信号として用いる。

（基本技術にかかる１次ΔΣ変調器）
図３は、基本技術にかかる１次ΔΣ変調器を示す図である。図３は、１次ΔΣ変調器の構成の一例を示す。１次ΔΣ変調器Ｍ１は、減算器Ｓ１、積分器Ｉ１、量子化器Ｑ１、遅延器Ｄ１を有する。減算器Ｓ１は、入力信号から、量子化器Ｑ１の出力信号が遅延器Ｄ１により遅延された帰還信号を減算する。積分器Ｉ１は、減算器Ｓ１の出力信号を積分する。量子化器Ｑ１は、積分器Ｉ１の出力信号を入力信号とし、入力信号を量子化する。図３において、量子化器Ｑ１は、量子化の際に発生する量子化誤差Ｑ１０を入力信号に加算する加算器Ａ１に置き換えている。量子化器Ｑ１は、入力信号（積分器Ｉ１の出力信号）を量子化してＰＤＭ（Pulse Density Modulation）信号を生成し出力する。ＰＤＭ信号が、１次ΔΣ変調器Ｍ１の出力信号となる。また、量子化器Ｑ１の出力信号は、遅延器Ｄ１に入力される。

（基本技術にかかる１次ΔΣ変調器）
図４は、基本技術にかかる量子化器の動作の一例を示す図である。図４に示すように、一般的に、量子化器Ｑ１は、入力信号のレベルと比較値である基準値との大小関係をもとに入力信号を量子化する。図４では、基準値が、基準値１〜４の４段階である場合を示す。量子化器Ｑ１は、基準値の段階数が多いほど、入力信号をより高い分解能で量子化できるため、量子化の際に生じる量子化誤差Ｑを小さくすることができる。これは、図４からも分かるとおり、量子化誤差Ｑは、入力信号を示す曲線と、入力信号を量子化した後の信号を示す階段波との差分に該当する領域の面積の合計であることから、基準値の段階数が多いほど、入力信号を量子化した後の信号を示す階段波との差分に該当する領域の面積が小さくなるためである。

（ΔΣ変調器の高精度化）
１ビットの量子化器を有するΔΣ変調器は、パルス密度変調（ＰＤＭ：Pulse Density Modulation）を行い、ＰＤＭ信号を出力する。よって、入力信号の振幅が大きい区間ではパルスの密度が高く、小さい区間ではパルス密度が低くなる。ΔΣ変調器のサンプリング周波数（キャリア周波数）とＰＷＭ変調器のサンプリング周波数（キャリア周波数）とが同じ条件である場合、ＰＤＭ信号とＰＷＭ信号とを比較すると、スイッチング回数を低減する観点で、ＰＤＭ信号はＰＷＭ信号よりも優っている。そして、ΔΣ変調器の出力信号の生成を高精度化し入力信号の再現性を高めるためには、ΔΣ変調器の次数を上げること、および／または、量子化器の分解能（ビット数）を上げることが行われる。また、ΔΣ変調器のサンプリング周波数（キャリア周波数）を高くすることで、オーバーサンプリング率が高くなり、ΔΣ変調器の特徴であるノイズシェーピング特性によりＳＮ比（Signal to Noise Ratio）が改善され、生成される出力信号の精度が向上する。また、ΔΣ変調器の次数を上げる一般的な手法として、複数の積分器を直列に接続する積分器直列接続方式、および、複数の１次ΔΣ変調器をカスケード接続（ｋ段従属接続）するＭＡＳＨ（Multi stAage noise SHaping）方式がある。

（基本技術にかかる２次ΔΣ変調器（積分器直列接続方式））
図５は、基本技術にかかる２次ΔΣ変調器（積分器直列接続方式）の一例を示す図である。図５は、２つの積分器を直列に接続した積分器直列接続方式による２次ΔΣ変調器の構成の一例を示す。図５に示すように、積分器直列接続方式による２次ΔΣ変調器Ｍ２は、減算器Ｓ２−１，Ｓ２−２、積分器Ｉ２−１，Ｉ２−２、量子化器Ｑ２、遅延器Ｄ２を有する。

減算器Ｓ２−１は、入力信号から、量子化器Ｑ２の出力信号が遅延器Ｄ２により遅延された帰還信号を減算する。積分器Ｉ２−１は、減算器Ｓ２−１の出力信号を積分する。減算器Ｓ２−２は、積分器Ｉ２−１による積分結果から、量子化器Ｑ２の出力信号が遅延器Ｄ２により遅延された帰還信号を減算する。量子化器Ｑ２は、積分器Ｉ２−２の出力信号を入力信号とし、入力信号を量子化する。図５において、量子化器Ｑ２は、量子化の際に発生する量子化誤差Ｑ２０を入力信号に加算する加算器Ａ２に置き換えている。量子化器Ｑ２は、入力信号（積分器Ｉ２−２の出力信号）を量子化したＰＤＭ信号を出力する。また、量子化器Ｑ２の出力信号は、遅延器Ｄ２に入力される。

積分器直列接続方式によるｎ次ΔΣ変調器は、直列に接続した積分器の数ｎだけ次数を上げることができる。しかし、次数を高くすると帰還回路が増えることで発振するおそれがあるため、３次以上の高次では安定性を確保することが難しい。従って、３次以上に高次化するためには、積分器の係数の適切な設定や、安定性を補償するための構成が要求される。

（基本技術にかかる２次ΔΣ変調器（ＭＡＳＨ方式））
図６は、基本技術にかかる２次ΔΣ変調器（ＭＡＳＨ方式）の一例を示す図である。図６は、２つの１次ΔΣ変調器をカスケード接続したＭＡＳＨ方式による２次ΔΣ変調器の構成の一例を示す。図６に示すように、ＭＡＳＨ方式による２次ΔΣ変調器Ｍ３は、減算器Ｓ３−１，Ｓ３−２，Ｓ３−３、積分器Ｉ３−１，Ｉ３−２、量子化器Ｑ３−１，Ｑ３−２、遅延器Ｄ３−１，Ｄ３−２、微分器ｄ３、加算器Ａ３−３を有する。

減算器Ｓ３−１は、入力信号から、量子化器Ｑ３−１の出力信号が遅延器Ｄ３−１により遅延された第１帰還信号を減算する。積分器Ｉ３−１は、減算器Ｓ３−１の出力信号を積分する。量子化器Ｑ３−１は、積分器Ｉ３−１の出力信号を入力信号とし、入力信号を量子化する。図６において、量子化器Ｑ３−１は、量子化の際に発生する量子化誤差Ｑ３１を入力信号に加算する加算器Ａ３−１に置き換えている。量子化器Ｑ３−１は、入力信号（積分器Ｉ３−１の出力信号）を量子化した信号を出力する。また、量子化器Ｑ３−１の出力信号は、遅延器Ｄ３−１に入力される。減算器Ｓ３−３は、積分器Ｉ３−１の出力信号から、量子化器Ｑ３−１の出力信号を減算する。

また、減算器Ｓ３−２は、減算器Ｓ３−３の出力信号から、量子化器Ｑ３−２の出力信号が遅延器Ｄ３−２により遅延された第２帰還信号を減算する。積分器Ｉ３−２は、減算器Ｓ３−２の出力信号を積分する。量子化器Ｑ３−２は、積分器Ｉ３−２の出力信号を入力信号とし、入力信号を量子化する。図６において、量子化器Ｑ３−２は、量子化の際に発生する量子化誤差Ｑ３２を入力信号に加算する加算器Ａ３−２に置き換えている。量子化器Ｑ３−２は、入力信号（積分器Ｉ３−２の出力信号）を量子化した信号を、微分器ｄ３に出力する。また、量子化器Ｑ３−２の出力信号は、遅延器Ｄ３−２に入力される。微分器ｄ３は、量子化器Ｑ３−２の出力信号を微分する。加算器Ａ３−３は、量子化器Ｑ３−１の出力信号と、微分器ｄ３の出力信号とを加算してＰＤＭ信号を生成し、出力する。

ＭＡＳＨ方式によるｎ次（ｎは２以上の自然数、特記する場合を除き以下同様）ΔΣ変調器は、カスケード接続した１次ΔΣ変調器の数ｎだけ次数を上げることができる。ＭＡＳＨ方式によるｎ次ΔΣ変調器は、安定した１次ΔΣ変調器をｎ個カスケード接続するため、ｎ個の積分器を直列接続した積分器直列接続方式によるｎ次ΔΣ変調器よりも安定性を確保できる。さらに、ＭＡＳＨ方式によるｎ次ΔΣ変調器は、カスケード接続した各１次ΔΣ変調器の量子化器が１ビットであっても、次数を上げることで最終的な出力信号はマルチビットになる。

図６に示すとおり、ＭＡＳＨ方式による２次ΔΣ変調器は、各段のΔΣ変調器の出力を合計したものが２次ΔΣ変調器の出力になる。例えば、図６において、１段目のΔΣ変調器の出力が１ビットの“１”、２段目のΔΣ変調器の出力が１ビットの“１”である場合、最終的な出力は“１＋１＝２”となる。“２”は２進数で表すと“１０”となることから、２ビットのマルチビットとなる。すなわち、各段が１ビットの量子化器であっても、次数が上がる（段数が増える）ことにより、最終的な出力はマルチビットになる。

これらのことから、積分器直列接続方式によるｎ次ΔΣ変調器は、低い次数（例えば１次）のΔΣ変調器を用いるとともに、量子化器の出力ビット数をマルチビットとし、安定性を保ちつつ分解能を高くする。一方、ＭＡＳＨ方式によるｎ次ΔΣ変調器は、量子化器の出力ビットが１ビットであっても１次ΔΣ変調器をカスケード接続することで、安定性を確保しつつ高次化および分解能向上を図ることができる。

また、例えば、ＭＡＳＨ方式による２次ΔΣ変調器は、１段目のΔΣ変調器で量子化した際の量子化誤差を２段目のΔΣ変調器で量子化し、それらを足し合わせる、すなわち、１段目のΔΣ変調器での量子化で欠落した情報を２段目のΔΣ変調器で量子化して加算することで補完する。このように、ＭＡＳＨ方式によるｎ次ΔΣ変調器は、各段の量子化器の出力を加算することから、縦軸の分解能（量子化器の分解能）が高くなり、出力がマルチビットになる。なお、積分器直列接続方式によるｎ次ΔΣ変調器は、量子化器の分解能のみに依存して出力のビット数が決まる。

積分器直列接続方式、ＭＡＳＨ方式のいずれの方式であっても、マルチビットの出力信号（ＰＤＭ信号）は、マルチビットに対応した複数の入力を持ったＩＰＭでなければ駆動できず、マルチビットに対応した複数の入力を持ったモータでなければ制御できない。

そこで、マルチビットに対応した複数の入力を持たないＩＰＭを駆動し、マルチビットに対応した複数の入力を持たないモータを制御するため、マルチビットΔΣ変調器が出力するマルチビットの出力信号を、ΔΣ変調器が有する量子化雑音を高周波側にシフトさせて低減するノイズシェーピング特性を維持したまま１ビットの信号に変換する。

（開示技術にかかる１ビットＰＤＭ信号を出力するマルチビットのΔΣ変調器）
図７は、開示技術にかかる１ビットのＰＤＭ信号を出力するマルチビットの１次ΔΣ変調器の構成の一例を示す図である。図７は、積分器直列接続方式およびＭＡＳＨ方式による高次ΔΣ変調器を構成する際の基本構成となる。

図７に示す１次ΔΣ変調器Ｍ４は、図３に示す１次ΔΣ変調器Ｍ１と比較して、ΔΣ変調器のループ内において、量子化器Ｑ１に代えて量子化誤差がＱ１０である量子化器Ｑ１を有し、量子化器Ｑ１の後段にビット変換器Ｃ４をさらに有する。量子化器Ｑ１は、入力信号（積分器Ｉ１の出力信号）をマルチビットで量子化したＰＤＭ信号を出力する。ビット変換器Ｃ４は、量子化器Ｑ１により量子化されたマルチビットの信号を、１ビットの信号に変換する。ビット変換器Ｃ４の出力信号は、遅延器Ｄ１に入力される。なお、ビット変換器Ｃ４が、ΔΣ変調器のループ内に位置することにより、ビット変換器Ｃ４により発生するノイズをキャンセルし、ノイズシェーピング特性の劣化を抑制できる。つまり、ノイズシェーピング特性が維持される。

（開示技術にかかる１ビットＰＤＭ信号を出力するマルチビットのΔΣ変調器（積分器直列接続方式））
図８は、開示技術にかかる１ビットのＰＤＭ信号を出力するマルチビットの２次ΔΣ変調器（積分器直列接続方式）の構成の一例を示す図である。図８に示す２次ΔΣ変調器Ｍ５は、図５に示す２つの積分器が直列接続された２次ΔΣ変調器Ｍ２と比較して、ΔΣ変調器のループ内において、量子化器Ｑ２の後段にビット変換器Ｃ５をさらに有する。量子化器Ｑ２は、入力信号（積分器Ｉ２−２の出力信号）をマルチビットで量子化する。ビット変換器Ｃ５は、量子化器Ｑ２により量子化されたマルチビットの信号を、１ビットの信号に変換する。ビット変換器Ｃ５の出力信号は、遅延器Ｄ２に入力される。

（開示技術にかかる１ビットＰＤＭ信号を出力するマルチビットのΔΣ変調器（ＭＡＳＨ方式））
図９は、開示技術にかかる１ビットのＰＤＭ信号を出力するマルチビットの２次ΔΣ変調器（ＭＡＳＨ方式）の構成の一例を示す図である。図９に示す２次ΔΣ変調器Ｍ６は、図６に示す２つの１次ΔΣ変調器がカスケード接続された２次ΔΣ変調器Ｍ３と比較して、微分器ｄ３を削除し、加算器Ａ３−３の後段にビット変換器Ｃ６をさらに有する。また、遅延器Ｄ３−１に入力される信号は、ビット変換器Ｃ６の出力となる。ビット変換器Ｃ６は、量子化器Ｑ３−１，Ｑ３−２により量子化された信号を加算したマルチビットの信号を、１ビットの信号に変換する。ビット変換器Ｃ６の出力信号は、遅延器Ｄ３−１に入力される。

２次ΔΣ変調器Ｍ６は、減算器Ｓ３−１、積分器Ｉ３−１、量子化器Ｑ３−１、遅延器Ｄ３−１を含む１段目のΔΣ変調器において入力信号の量子化を行い、減算器Ｓ３−２，Ｓ３−３、積分器Ｉ３−２、量子化器Ｑ３−２、遅延器Ｄ３−２を含む２段目のΔΣ変調器は、１段目のΔΣ変調器で発生した量子化誤差Ｑ３１を量子化する。そのため、２次ΔΣ変調器Ｍ６は、加算器Ａ３−３における１段目のΔΣ変調器と２段目のΔΣ変調器の量子化されたそれぞれの信号を加算した信号を入力としたビット変換器Ｃ６で生じる誤差を、１段目のΔΣ変調器にのみフィードバックさせるべく、減算器Ｓ３−１に入力する。よって、ビット変換器Ｃ６の出力は、ノイズシェーピングされた１ビットのＰＤＭ信号となる。

（ビット変換器の概要）
図１０Ａおよび図１０Ｂは、開示技術にかかるビット変換器の概要の一例を示す図である。図１０Ａに示すように、ビット変換器Ｃ４〜Ｃ６は、例えば、入力信号のレベルと比較する比較値が基準値３＜基準値２＜基準値１の三段階であり、入力信号のレベルが基準値３以上である場合に２ビットの出力値“１１”、入力信号のレベルが基準値２以上基準値３未満である場合に２ビットの出力値“１０”、入力信号のレベルが基準値１以上基準値２未満である場合に２ビットの出力値“０１”、入力信号のレベルが基準値１未満である場合に２ビットの出力値“００”を出力値とする量子化器の出力信号を１ビットに変換する。

ビット変換器Ｃ４〜Ｃ６は、最大値“１１”の出力値を変換値“１”に変換し、最小値“００”の出力値を変換値“０”に変換する。そして、ビット変換器Ｃ４〜Ｃ６は、中間値“１０”および中間値“０１”の出力値を、補正量を加えることで、変換値“１”または変換値“０”に変換する。

図１０Ｂに示すように、ビット変換器の処理を１０進数を格納するバッファを用いて概念的に説明する。例えば、ビット変換器Ｃ４〜Ｃ６は、タイミング“２”における出力値が中間値“０１”である場合、１つ前のタイミング“１”においてバッファの格納値が“０”であることから、“１”をバッファに格納し（この結果バッファは“１”となる）、タイミング“２”における出力値である中間値“０１”を変換値“０”に変換する。

また、例えば、ビット変換器Ｃ４〜Ｃ６は、タイミング“３”における出力値が中間値“１０”である場合、１つ前のタイミング“２”においてバッファの格納値が“１”であることから、バッファから“１”を取り出して加算し（この結果バッファは“０”となる）、タイミング“３”における出力値である中間値“１０”を変換値“１”に変換する。

また、例えば、ビット変換器Ｃ４〜Ｃ６は、タイミング“４”における出力値が最大値“１１”である場合、タイミング“４”における出力値である最大値“１１”を変換値“１”に変換する。

また、例えば、ビット変換器Ｃ４〜Ｃ６は、タイミング“６”における出力値が中間値“１０”である場合、１つ前のタイミング“５”においてバッファの格納値が“０”であることから、バッファから“１”を取り出して加算し（この結果バッファは“−１”となる）、タイミング“６”における出力値である中間値“１０”を変換値“１”に変換する。

また、例えば、ビット変換器Ｃ４〜Ｃ６は、タイミング“８”における出力値が中間値“０１”である場合、１つ前のタイミング“７”においてバッファの格納値が“−１”であることから、“１”をバッファに格納し（この結果バッファは“０”となる）、タイミング“８”における出力値である中間値“０１”を変換値“０”に変換する。

また、例えば、ビット変換器Ｃ４〜Ｃ６は、タイミング“１２”における出力値が中間値“１０”である場合、１つ前のタイミング“１１”においてバッファの格納値が“−１”であることから、“２”をバッファに格納し（この結果バッファは“１”となる）、タイミング“１２”における出力値である中間値“１０”を変換値“０”に変換する。

また、例えば、ビット変換器Ｃ４〜Ｃ６は、タイミング“１４”における出力値が中間値“１０”である場合、１つ前のタイミング“１３”においてバッファの格納値が“１”であることから、バッファから“１”を取り出して加算し（この結果バッファは“０”となる）、タイミング“１４”における出力値である中間値“１０”を変換値“１”に変換する。なお、図１０Ｂではビット変換器の処理を１０進数を格納するバッファを用いて概念的に説明したが、実際のバッファは２進数を格納するバッファとしてよい。

以上をまとめると、ビット変換器Ｃ４〜Ｃ６は、タイミング“ｎ”（ｎは自然数）における出力値が中間値“１０”または中間値“０１”である場合であって、タイミング“ｎ−１”におけるバッファの格納値が０以下である場合には、“１”をバッファに格納してタイミング“ｎ”における出力値である中間値“０１”を変換値“０”に変換する、あるいは、“２”をバッファに格納してタイミング“ｎ”における出力値である中間値“１０”を変換値“０”に変換する。一方、ビット変換器Ｃ４〜Ｃ６は、タイミング“ｎ”（ｎは自然数）における出力値が中間値“１０”または中間値“０１”である場合であって、タイミング“ｎ−１”におけるバッファの格納値が正である場合には、バッファから“１”を取り出し加算しタイミング“ｎ”における出力値である中間値“１０”を変換値“１”に変換する、あるいは、バッファから“２”を取り出して加算しタイミング“ｎ”における出力値である中間値“０１”を変換値“１”に変換する。

詳細は後述するが、ビット変換器Ｃ４〜Ｃ６において、中間値“１０”または中間値“０１”に対して補正量を加える操作は、量子化器Ｑ１および量子化器Ｑ２のデジタル出力信号を比較器に入力し、デジタル出力信号の最大値以外を積分することである。ビット変換器Ｃ４〜Ｃ６において、このように変換された変換値は、ＰＤＭ信号の出力値となるとともに、出力値の帰還ループにより帰還信号として入力信号とともに減算器に入力されるため、ビット変換器Ｃ４〜Ｃ６により発生するノイズをキャンセルし、ビット変換器Ｃ４〜Ｃ６にノイズシェーピング特性を与えることになる。これにより、ビット変換器Ｃ４〜Ｃ６は、出力信号であるＰＤＭ信号を高精度な１ビットの信号として出力することができる。

（量子化器の縦軸方向（分解能）−横軸方向（時間）の変換）
図１１は、量子化器の縦軸方向（分解能）−横軸方向（時間）の変換の一例を示す図である。上述のように、量子化時の出力値が最大値および最小値のいずれでもない中間値である場合に、中間値を最大値および最小値のいずれかに変換することは、縦軸の分解能（量子化器の分解能）を、横軸の分解能（密度量）に置き換えることと等価である。

このような変換を行うことにより、図１１に示すように、１ビットの量子化器から出力される信号（図１１の（ａ）参照）に比べて、マルチビットの量子化器から出力され、マルチビットの縦軸方向の成分が横軸方向の成分に変換された信号（図１１の（ｂ）参照）は、同じ値が連続して出力される回数が増加する。ビット“０”がスイッチング素子のオフであり、ビット“１”がスイッチング素子のオンの指令値であることから、同じ値が連続して出力される回数が増加することにより、スイッチング素子のオンおよびオフの切り換え回数が減少する。すなわち、マルチビットのΔΣ変調器の出力信号をビット変換器により１ビットのＰＤＭ信号に変換して出力するΔΣ変調器は、一般的な１ビットのΔΣ変調器により出力されるＰＤＭ信号よりも、スイッチング回数を減少させる効果がある。

以上から、開示技術にかかるΔΣ変調器は、ΔΣ変調器により入力信号から出力信号（ＰＤＭ信号）を生成する過程において、マルチビットの量子化器の出力で１回目のＰＤＭが行われ、そのＰＤＭの結果の最上位ビットを除いたビットで得られる値に対してさらにＰＤＭを行い、その最終結果を１ビットのＰＤＭ信号として出力する二重パルス密度変調（ＤＰＤＭ：Double Pulse Density Modulation）の構成となる。

［実施形態］
以上で説明した基本技術および開示技術を踏まえ、以下において、本願の実施形態を説明する。

（実施形態にかかるモータ制御装置およびビット変換器）
図１２は、実施形態にかかるモータ制御装置の一例を示す図である。実施形態にかかるモータ制御装置１００は、図１に示す基本技術にかかるモータ制御装置１００Ｘと比較して、ＰＷＭ生成器２２に代えて、ＰＤＭ生成器２２Ａを有する点が異なる。その他の点において、実施形態にかかるモータ制御装置１００は、基本技術にかかるモータ制御装置１００Ｘと同様である。

ここで、上記の減算器１１、速度制御器１２、励磁電流制御器１３、減算器１４、減算器１５、ｄ軸電流制御器１６、ｑ軸電流制御器１７、非干渉化制御器１８、減算器１９、加算器２０、ｄｑ／３φ変換器２１、抵抗Ｒ、２つのＣＴ、３φ電流算出器２４、３φ／ｄｑ変換器２５、軸誤差演算処理部２６、ＰＬＬ制御器２９、位置推定器３０、１／Ｐｎ処理器３１、スイッチＳＷは、指令値生成器１である。ＰＤＭ生成器２２Ａは、信号生成器２である。ＩＰＭ２３は、駆動器３である。なお、ｄ軸電圧指令値Ｖｄ^＊とｑ軸電圧指令値Ｖｑ^＊を電圧指令値とし、ｄｑ／３φ変換器２１を信号生成器２に加えてもよい。

ＰＤＭ生成器２２Ａは、Ｕ相、Ｖ相、Ｗ相の相ごとに同じΔΣ変調器を有する。このΔΣ変調器は、上述の１次ΔΣ変調器Ｍ４、２次ΔΣ変調器Ｍ５、２次ΔΣ変調器Ｍ６のいずれかである。ＰＤＭ生成器２２Ａは、Ｕ相、Ｖ相、Ｗ相ごとの入力信号から１ビットのＰＤＭ信号である、Ｕ相上アーム信号Ｕｐ、Ｖ相上アーム信号Ｖｐ、Ｗ相上アーム信号Ｗｐを生成し、同じく１ビットのＰＤＭ信号である、Ｕ相上アーム信号Ｕｐに応じたＵ相下アーム信号Ｕｎ、Ｖ相上アーム信号Ｖｐに応じたＶ相下アーム信号Ｖｎ、Ｗ相上アーム信号Ｗｐに応じたＷ相下アーム信号Ｗｎを生成する。ＰＤＭ生成器２２Ａは、生成した６相のＰＤＭ信号（Ｕ相上アーム信号Ｕｐ、Ｖ相上アーム信号Ｖｐ、Ｗ相上アーム信号Ｗｐ、Ｕ相下アーム信号Ｕｎ、Ｖ相下アーム信号Ｖｎ、Ｗ相下アーム信号Ｗｎ）をＩＰＭ２３に出力する。

（実施形態にかかるビット変換器）
図１３は、実施形態にかかるビット変換器の一例を示す図である。ＰＤＭ生成器２２Ａは、上述の１次ΔΣ変調器Ｍ４、２次ΔΣ変調器Ｍ５、２次ΔΣ変調器Ｍ６のいずれか一種類をＵ相、Ｖ相、Ｗ相の三相ごとに有し、量子化器２２Ａ−Ｑ、ビット変換器２２Ａ−Ｃを有する。なお、図１３では、量子化器２２Ａ−Ｑ、ビット変換器２２Ａ−Ｃ以外の要素の図示を省略している。量子化器２２Ａ−Ｑは、上述の量子化器Ｑ１〜Ｑ３−１、Ｑ３−２のいずれかであり、ビット変換器２２Ａ−Ｃは、量子化器Ｑ１〜Ｑ３−１、Ｑ３−２に応じた上述のビット変換器Ｃ４〜Ｃ６のいずれかである。

図１３に示すように、ビット変換器２２Ａ−Ｃは、量子化器２２Ａ−Ｑのマルチビットのデジタル信号の出力を入力信号とする、デジタル回路である。ビット変換器２２Ａ−Ｃは、比較器４１、乗算器４２、減算器４３、積分器４４、比較器４５、乗算器４６、加算器４７、反転器４８、乗算器４９を有する。

比較器４１は、量子化器２２Ａ−Ｑからの２ビットの入力信号と、この入力信号が取り得る値の最大値（図１０Ａの例では“１１”）との比較を行い、両者が一致する場合にデータ“１”を反転したデータ“０”を出力し、両者が一致しない場合にデータ“０”を反転したデータ“１”を出力する。乗算器４２は、量子化器２２Ａ−Ｑからの入力信号と、比較器４１の反転出力とを乗算することにより、量子化器２２Ａ−Ｑからの入力信号のうち最大値以外が減算器４３に入力される。

減算器４３は、乗算器４２からの入力信号から、乗算器４９からの信号を減算し、積分器４４に出力する。積分器４４は、減算器４３からの入力信号を積分することにより、量子化器２２Ａ−Ｑからの入力信号のうちの最大値以外を積分する。

比較器４５は、積分器４４らの入力信号と、この入力信号が取り得る値の最大値（図１０Ａの例では“１１”）との比較を行い、入力信号が最大値以上となる場合にデータ“１”を出力し、入力信号が最大値未満となる場合にデータ“０”を出力することにより、オーバーフロー発生の有無を判定する。オーバーフローが発生した時の出力は“１”、オーバーフローが発生しないときの出力は“０”である。なお、実施形態では、オーバーフローとは、量子化器２２Ａ−Ｑが２ビット出力であるので、２ビットの桁あふれである。比較器４５の出力に応じて、ビット変換器２２Ａ−Ｃの出力信号が変化する。

乗算器４６は、比較器４１の反転出力と、比較器４５の出力（オーバーフロー信号）とを乗算することにより、入力信号に応じて２２Ａ−Ｃの出力信号が変化する。また、積分器４４がリセットされるように、比較器４５の出力を乗算器４９に入力する。加算器４７は、反転器４８による比較器４１の反転出力の再反転出力と、乗算器４６の出力とを加算することにより、量子化器２２Ａ−Ｑからの２ビットの入力信号を、１ビットの出力信号に変換する。

乗算器４９は、積分器４４の出力信号と、比較器４５の出力信号とを乗算した結果を減算器４３に入力することで、積分器４４のオーバーフロー時に積分器４４がリセット処理されるように制御する。

（実施形態にかかるビット変換処理）
図１４は、実施形態にかかるビット変換処理の一例を示すフローチャートである。図１４は、図１３に示すビット変換器２２Ａ−Ｃが有する制御部（図示せず）によるビット変換器２２Ａ−Ｃの制御により実行される、ビット変換器２２Ａ−Ｃにおけるビット変換処理であり、量子化器２２Ａ−Ｑのサンプリング周期ごとに量子化器２２Ａ−Ｑの２ビットの出力信号を１ビットの信号に変換する処理を繰り返す。量子化器２２Ａ−Ｑの２ビットの出力信号は、“００”、“０１”、“１０”、“１１”のいずれかである。

図１４に示すように、ビット変換器２２Ａ−Ｃは、量子化器２２Ａ−Ｑからの入力信号が、この入力信号が取り得る値の最大値（この実施形態では“１１”）であるか否かを判定する（ステップＳ１１）。ビット変換器２２Ａ−Ｃは、量子化器２２Ａ−Ｑからの入力信号が最大値である場合（ステップＳ１１：Ｙｅｓ）、ステップＳ１２へ処理を移し、量子化器２２Ａ−Ｑからの入力信号が最大値でない場合（ステップＳ１１：Ｎｏ）、ステップＳ１３へ処理を移す。ステップＳ１２では、ビット変換器２２Ａ−Ｃは、データ“１”を出力する。この出力がＰＤＭ信号となる。

他方、ステップＳ１３では、ビット変換器２２Ａ−Ｃは、量子化器２２Ａ−Ｑからの入力信号のうちの最大値以外を積分する。次に、ビット変換器２２Ａ−Ｃは、ステップＳ１３で積分した値がオーバーフローしたか否かを判定する（ステップＳ１４）。ビット変換器２２Ａ−Ｃは、ステップＳ１３で積分した値がオーバーフローした場合（ステップＳ１４：Ｙｅｓ）、ステップＳ１２へ処理を移し、ステップＳ１３で積分した値がオーバーフローしていない場合（ステップＳ１４：Ｎｏ）、ステップＳ１５へ処理を移す。ステップＳ１５では、ビット変換器２２Ａ−Ｃは、データ“０”を出力する。ビット変換器２２Ａ−Ｃは、ステップＳ１２またはステップＳ１５が終了すると、ビット変換処理を終了する。

以上の実施形態にかかるビット変換処理の一例によれば、量子化器２２Ａ−Ｑの２ビットの出力信号が“１１”の場合、デジタル信号の最大値となるため、出力データは“１”となる。また、量子化器２２Ａ−Ｑの２ビットの出力信号が“１１”以外の場合、すなわちデジタル信号の最大値以外の場合、そのデジタル信号の値を積分する。積分した値が最大値である“１１”以上となる場合には、オーバーフローとなり、出力データは“１”となる一方、オーバーフローしない場合は、出力データは“０”となる。

（入力信号に対する出力信号（量子化器出力）のシミュレーション結果）
上述の実施形態の実施例および従来技術による比較例として、１次ΔΣ変調器を用いて（例えば、実施例では図７に示す１次ΔΣ変調器Ｍ４を用い、比較例では図３に示す１次ΔΣ変調器Ｍ１を用いた）シミュレーションを行った。図１５Ａは、ＰＤＭ生成器として従来技術にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅１３０Ｖの場合）の一例を示す図である。図１５Ｂは、ＰＤＭ生成器として従来技術にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅４０Ｖの場合）の一例を示す図である。

また、図１６Ａは、ＰＤＭ生成器として実施形態にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅１３０Ｖの場合）を示す図である。図１６Ｂは、ＰＤＭ生成器として実施形態にかかる１次ΔΣ変調器を用いた場合の入力信号に対する出力信号（量子化器出力）のシミュレーション結果（入力振幅４０Ｖの場合）の一例を示す図である。

なお、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂに示す、シミュレーション結果の比較値（中間電位）は、従来技術にかかる１次ΔΣ変調器における１ビットの量子化器による量子化の際の基準電圧値を示す。実施形態にかかる１次ΔΣ変調器において２ビットの量子化器を用いた際の中間電位も、従来技術にかかる１ビットのΔΣ変調器と同じ条件とした。なお、実施形態にかかる１次ΔΣ変調器では、この中間電位は図１０Ａに示す基準値２に相当する。そして、実施形態にかかる１次ΔΣ変調器の出力を２ビット出力とするために、図１０Ａに示すように基準値２（中間電位）の上下の電位として基準値１、基準値３を設けている。

図１５Ａと図１６Ａとの比較における、従来技術にかかる１ビットのΔΣ変調器を適用したＰＤＭ生成器と、実施形態にかかるΔΣ変調器を適用したＰＤＭ生成器２２Ａとの比較では、ＰＤＭ生成器２２Ａの方が、出力信号としてデータ“０”またはデータ“1”の同じ値が連続して出力される期間が、従来技術の１ビットのΔΣ変調器を適用したＰＤＭ生成器よりも長く、入力信号の一周期におけるパルスの立ち上がり回数、すなわちスイッチング回数が少ないという結果であった。

図１５Ａと図１６Ａとの比較において、入力振幅が１３０Ｖの入力信号の一周期において、従来技術にかかる１ビットのΔΣ変調器を適用したＰＤＭ生成器は、出力されたＰＤＭ信号が９０回のパルスの立ち上がりを示したが、実施形態にかかるＰＤＭ生成器２２Ａが、７７回のパルスの立ち上がりを示したことから、実施形態は従来技術よりもＩＰＭ２３のスイッチング回数を減少させ、スイッチング損失を低減できることが分かる。

同様に、図１５Ｂと図１６Ｂとの比較において、入力振幅が４０Ｖの入力信号の一周期において、従来技術にかかる１ビットのΔΣ変調器を適用したＰＤＭ生成器は、出力されたＰＤＭ信号が１９２回のパルスの立ち上がりを示したが、実施形態にかかるＰＤＭ生成器２２Ａが、１４５回のパルスの立ち上がりを示したことから、実施形態は従来技術よりもＩＰＭ２３のスイッチング回数を低減させ、スイッチング損失を低減できることが分かる。

以上の実施形態によれば、従来の１ビットのΔΣ変調器を用いて生成した１ビットのＰＤＭ信号よりも、マルチビットの量子化器によるマルチビットのＰＤＭ信号をビット変換器により１ビットに変換したＰＤＭ信号が、スイッチング回数を減少させ、スイッチング損失を低減することができる。また、図７、図８、図９に示すように、本実施形態のビット変換器はΔΣ変調器の帰還ループ内に配置されるため、ΔΣ変調器が持つノイズシェーピング特性によりビット変換器で発生するノイズがキャンセルされる。その結果、従来のΔΣ変調器を用いたモータ駆動装置のノイズ特性を維持しつつ、スイッチング回数およびスイッチング損失を低減できる。

（実施形態の変形例）
上述の実施形態では、ＰＤＭ生成器２２Ａの量子化器Ｑ１〜Ｑ３−１、Ｑ３−２の出力は“２”ビット、すなわち、量子化器Ｑ１〜Ｑ３−１、Ｑ３−２の縦軸の分解能は“２”ビットであるとするが、これに限らず、“ｍ”（ｍは３以上の自然数）ビットであってもよい。また、１次ΔΣ変調器Ｍ４、２次ΔΣ変調器Ｍ５、２次ΔΣ変調器Ｍ６の次数は、それぞれのΔΣ変調器で、直列接続される積分器またはカスケード接続される１次ΔΣ変調器の数を３つ以上として、より高次化されてもよい。量子化器の分解能（ビット数）を上げる、および／または、ΔΣ変調器の次数を上げることにより、ΔΣ変調器の出力信号をさらに高精度化することができる。

また、上述の実施形態では、ＰＤＭ生成器２２Ａは、三相の指令電圧値を入力信号としてΔΣ変調して三相のＰＤＭ信号を出力する三相変調を行うとする。しかし、これに限らず、三相の指令電圧値のうちの二相を入力信号として二相のΔΣ変調を行って二相のＰＤＭ信号を出力する二相変調であってもよい。あるいは、三相の指令電圧値を入力信号として入力信号のうちの二相の指令電圧値をΔΣ変調して二相のＰＤＭ信号を出力する二相変調を行ってもよい。いずれであっても、さらにスイッチング回数を減少させ、スイッチング損失を低減することができる。

上述の実施形態および図示の具体的名称、処理、制御、各種のデータやパラメータを含む情報については、一例を示すに過ぎず、特記する場合を除いて適宜変更することができる。また、上述の実施形態における各部もしくは各装置の構成は、処理負荷や実装効率等から適宜分散または統合されてもよい。また、上述の実施形態における各処理は、処理負荷や実装効率等から、処理順序を適宜入れ替えて実行されてもよい。

上述の実施形態のより広範な態様は、上述のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付の特許請求の範囲およびその均等物によって定義される総括的な発明の概念または範囲から逸脱することなく、様々な変更が可能である。

Ｍ１、Ｍ４ １次ΔΣ変調器
Ｍ２、Ｍ３、Ｍ５、Ｍ６ ２次ΔΣ変調器
Ｓ１、Ｓ２−１、Ｓ２−２、Ｓ３−１、Ｓ３−２、Ｓ３−３ 減算器
Ｉ１、Ｉ２−１、Ｉ２−２、Ｉ３−１、Ｉ３−２ 積分器
Ｑ１、Ｑ２、Ｑ３−１，Ｑ３−２ 量子化器
Ｄ１、Ｄ２、Ｄ３−１、Ｄ３−２ 遅延器
Ａ１、Ａ２、Ａ３−１、Ａ３−２、Ａ３−３ 加算器
ｄ３ 微分器
Ｃ４、Ｃ５、Ｃ６ ビット変換器
１００Ｘ、１００ モータ制御装置
１、１Ｘ 指令値生成器
２、２Ｘ 信号生成器
３、３Ｘ 駆動器
１１ 減算器
１２ 速度制御器
１３ 励磁電流制御器
１４、１５ 減算器
１６ ｄ軸電流制御器
１７ ｑ軸電流制御器
１８ 非干渉化制御器
１９ 減算器
２０ 加算器
２１ ｄｑ／３φ変換器
２２ ＰＷＭ生成器
２２Ａ ＰＤＭ生成器
２２Ａ−Ｑ 量子化器
２２Ａ−Ｃ ビット変換器
２３ ＩＰＭ
２３Ｕｐ、２３Ｕｎ、２３Ｖｐ，２３Ｖｎ、２３Ｗｐ、２３Ｗｎ スイッチング素子
２４ ３φ電流算出器
２５ ３φ／ｄｑ変換器
２６ 軸誤差演算処理部
２９ ＰＬＬ制御器
３０ 位置推定器
３１ １／Ｐｎ処理器
４１ 比較器
４２ 乗算器
４３ 減算器
４４ 積分器
４５ 比較器
４６ 乗算器
４７ 加算器
４８ 反転器
４９ 乗算器
ＳＷ スイッチ
ＣＯ１ 接点
ＣＯ２ 接点
ＣＯ３ 接点
Ｒ 抵抗
Ｍ モータ

Claims (3)

1. スイッチング信号に基づくスイッチ素子のスイッチングによりモータを駆動する駆動電圧を生成する駆動器と、速度指令値に基づいて前記モータを駆動する電圧指令値を生成する指令値生成器と、前記指令値生成器により生成された電圧指令値から前記スイッチング信号を生成する信号生成器とを備えたモータ制御装置であって、
   前記信号生成器は、
   入力されたマルチビット信号を１ビットの信号に変換して前記スイッチング信号を出力するビット変換器と、
   前記指令値生成器により生成された電圧指令値から、前記ビット変換器により出力された前記スイッチング信号を減算した信号を出力する減算器と、
   前記減算器により出力された信号を積分する積分器と、
   前記積分器による積分結果をマルチビットで量子化したマルチビット信号を前記ビット変換器に出力する量子化器と
   を備えたΔΣ変調器を含んだ
   ことを特徴とするモータ制御装置。
2. 前記ΔΣ変調器は、
   複数の前記積分器が直列接続された２次以上のΔΣ変調器である
   ことを特徴とする請求項１に記載のモータ制御装置。
3. 前記ΔΣ変調器は、
   複数の１次ΔΣ変調器がカスケード接続された２次以上のΔΣ変調器である
   ことを特徴とする請求項１に記載のモータ制御装置。

Images