JP2013198229A - Δς変調型ａ／ｄ変換器およびそれを備えたモータ制御装置 - Google Patents

Abstract

【課題】高応答かつ高精度のＡ／Ｄ変換を実現することができるΔΣ変調型Ａ／Ｄ変換器およびそれを備えたモータ制御装置を提供する。
【解決手段】実施形態に係るモータ制御装置は、モータ制御に関する信号をΔΣ変調して出力するΔΣ変調器と、ΔΣ変調器の出力をフィルタリングして出力するデジタルフィルタ部と、デジタルフィルタ部の出力に基づいてモータ制御を行う制御部とを備える。デジタルフィルタ部は、高精度デシメーションフィルタの出力から低精度デシメーションフィルタの出力を減算する減算器と、減算器の減算結果に基づき低精度デシメーションフィルタの出力を補正してデジタルフィルタ部の出力とする補正器とを備える。
【選択図】図１

Description

開示の実施形態は、ΔΣ変調型Ａ／Ｄ変換器およびそれを備えたモータ制御装置に関する。

モータ制御装置では、デジタル量を用いてモータを制御するデジタル制御方式が多用されている。かかるデジタル制御方式では、モータを高精度で制御するために、逐次比較型Ａ／Ｄ変換器やΔΣ変調型Ａ／Ｄ変換器が用いられる。逐次比較型Ａ／Ｄ変換器は耐ノイズ性が低いことから、耐ノイズ性が高く、かつ、高い精度が必要な用途では、ΔΣ変調型Ａ／Ｄ変換器が用いられている（例えば、特許文献１参照）。

特開２００９−２９６３３４号公報

ΔΣ変調型Ａ／Ｄ変換器は、ΔΣ変調器と、デシメーションフィルタとを備える。かかるΔΣ変調型Ａ／Ｄ変換器では、ΔΣ変調器によってモータ制御に関するアナログ信号をパルス密度信号に変換し、変換したパルス密度信号をデシメーションフィルタによってデジタルフィルタリングして出力する。

ΔΣ変調型Ａ／Ｄ変換器におけるＡ／Ｄ変換は、デシメーション比を大きくすることで高精度となる。ΔΣ変調型Ａ／Ｄ変換器を用いるモータ制御装置では、仕様用途に沿ったデシメーション比の調整が行われるが、デシメーション比を上げてＡ／Ｄ変換の精度を向上させると応答性が低下してしまう問題がある。

実施形態の一態様は、上記に鑑みてなされたものであって、高応答かつ高精度のＡ／Ｄ変換を実現することができるΔΣ変調型Ａ／Ｄ変換器およびそれを備えたモータ制御装置を提供することを目的とする。

実施形態の一態様に係るモータ制御装置は、モータ制御に関する信号をΔΣ変調して出力するΔΣ変調器と、前記ΔΣ変調器の出力をフィルタリングして出力するデジタルフィルタ部と、前記デジタルフィルタ部の出力に基づいてモータ制御を行う制御部とを備える。前記デジタルフィルタ部は、低精度デシメーションフィルタと、高精度デシメーションフィルタと、減算器と、補正器とを備える。前記低精度デシメーションフィルタは、相対的に低いデシメーション比で前記ΔΣ変調器の出力をフィルタリングする。前記高精度デシメーションフィルタは、相対的に高いデシメーション比で前記ΔΣ変調器の出力をフィルタリングする。前記減算器は、前記高精度デシメーションフィルタの出力から前記低精度デシメーションフィルタの出力を減算する。前記補正器は、前記減算器の減算結果に基づき前記低精度デシメーションフィルタの出力を補正して前記デジタルフィルタ部の出力とする。

実施形態の一態様によれば、高応答かつ高精度のＡ／Ｄ変換を実現することができるΔΣ変調型Ａ／Ｄ変換器およびそれを備えたモータ制御装置を提供することができる。

図１は、第１の実施形態に係るモータ制御装置の構成を示す図である。 図２は、図１に示すΔΣ変調型Ａ／Ｄ変換器の構成を示す図である。 図３は、図２に示すデシメーションフィルタの構成を示す図である。 図４は、図１に示すΔΣ変調型Ａ／Ｄ変換器の動作を説明するための図である。 図５は、低精度デシメーションフィルタのみを備えるΔΣ変調型Ａ／Ｄ変換器を用いるモータ制御装置の電流制御のゲイン線図である。 図６は、高精度デシメーションフィルタのみを備えるΔΣ変調型Ａ／Ｄ変換器を用いるモータ制御装置の電流制御のゲイン線図である。 図７は、図１に示すΔΣ変調型Ａ／Ｄ変換器を用いたモータ制御装置の電流制御のゲイン線図である。 図８Ａは、図１に示すΔΣ変調型Ａ／Ｄ変換器の別構成を示す図である。 図８Ｂは、図１に示すΔΣ変調型Ａ／Ｄ変換器の別構成を示す図である。 図９は、第２の実施形態に係るΔΣ変調型Ａ／Ｄ変換器の構成を示す図である。 図１０は、第３の実施形態に係るΔΣ変調型Ａ／Ｄ変換器の構成を示す図である。

以下、添付図面を参照して、本願の開示するΔΣ変調型Ａ／Ｄ変換器およびそれを備えたモータ制御装置の実施形態を詳細に説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。

（第１の実施形態）
まず、第１の実施形態に係るモータ制御装置について説明する。図１は、第１の実施形態に係るモータ制御装置の構成を示す図であり、かかるモータ制御装置はΔΣ変調型Ａ／Ｄ変換器を備える。

図１に示すように、モータ制御装置１は、電力変換部１０と、電流検出部２０と、制御部３０とを備える。かかるモータ制御装置１は、直流電源２から供給される直流電力を電力変換部１０によって交流電力へ変換し、変換した交流電力をモータ３へ供給する。これにより、モータ制御装置１は、モータ３の可動子を回転させる。

電力変換部１０は、６つのスイッチング素子１１ａ〜１１ｆ（スイッチング素子１１と総称する場合がある）と、６つの整流素子１２ａ〜１２ｆ（整流素子１２と総称する場合がある）とを備える。なお、スイッチング素子１１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）など、スイッチ駆動信号によってオンオフされるスイッチング素子である。

かかる電力変換部１０では、直流電源２の正極と負極との間に、２つのスイッチング素子１１が直列接続されたブリッジ回路が３つ並列接続され、各スイッチング素子１１に保護用の整流素子１２が並列に接続される。そして、直列接続されたスイッチング素子１１ａ、１１ｄ間にはＵ相端子が接続され、直列接続されたスイッチング素子１１ｂ、１１ｅ間にはＶ相端子が接続され、直列接続されたスイッチング素子１１ｃ、１１ｆ間にはＷ相端子が接続される。Ｕ相端子、Ｖ相端子およびＷ相端子はそれぞれモータ３のＵ相、Ｖ相およびＷ相に接続される。

電流検出部２０は、電流センサ２１ａ、２１ｂと、ΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂとを備える。電流センサ２１ａは、電力変換部１０とモータ３のＵ相との間に流れる電流（以下、Ｕ相電流と記載する）を検出し、Ｕ相電流の波形に応じたアナログ信号であるＵ相電流検出信号Ｉｕを出力する。また、電流センサ２１ｂは、電力変換部１０とモータ３のＷ相との間に流れる電流（以下、Ｗ相電流と記載する）を検出し、Ｗ相電流の波形に応じたアナログ信号であるＷ相電流検出信号Ｉｗを出力する。電流センサ２１ａ、２１ｂとして、例えば、シャント抵抗を利用した電流センサや磁電変換素子であるホール素子を利用した電流センサなどを用いることができる。

ΔΣ変調型Ａ／Ｄ変換器２２ａは、電流センサ２１ａから出力されるＵ相電流検出信号Ｉｕをサンプリングしてデジタル値に変換し、Ｕ相電流検出値Ｉｕｄとして順次出力する。また、ΔΣ変調型Ａ／Ｄ変換器２２ｂは、電流センサ２１ｂから出力されるＷ相電流検出信号Ｉｗをサンプリングしてデジタル値に変換し、Ｗ相電流検出値Ｉｗｄとして順次出力する。なお、これらのΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂの構成については後で詳述する。

制御部３０は、位置位相検出部３１と、速度検出部３２と、位置制御部３３と、速度制御部３４と、回転座標変換部３５と、電流制御部３６と、逆回転座標変換部３７と、ＰＷＭ制御部３８とを備える。

位置位相検出部３１は、モータ３の回転を検出するエンコーダ４から出力される回転検出信号Ｓｐに基づいてモータ３の回転位置を検出し、かかる検出結果を位置情報Ｐｍとして出力する。位置情報Ｐｍは、モータ３の可動子の回転位置を示す情報である。また、位置位相検出部３１は、エンコーダ４から出力される回転検出信号Ｓｐに基づいてモータ３の位相を検出し、かかる検出結果を位相情報θとして出力する。

速度検出部３２は、位置位相検出部３１から出力される位置情報Ｐｍに基づいて、モータ３の回転速度を検出し、かかる検出結果を速度情報ｖｃとして出力する。

位置制御部３３は、外部から入力される位置指令ｐｃ^*と、位置位相検出部３１から出力される位置情報Ｐｍを取得する。位置制御部３３は、位置情報Ｐｍが位置指令ｐｃ^*と一致するように速度指令ｖｃ^*を生成して、速度制御部３４へ出力する。

速度制御部３４は、位置制御部３３から出力される速度指令ｖｃ^*と、速度検出部３２から出力される速度情報ｖｃとを取得する。速度制御部３４は、速度情報ｖｃが速度指令ｖｃ^*と一致するようにｑ軸電流指令Ｉｑ^*を生成して出力する。

回転座標変換部３５は、Ｕ相電流検出値Ｉｕｄと、Ｗ相電流検出値Ｉｗｄとに基づいて、電力変換部１０とモータ３のＶ相との間に流れる電流の値を電流検出値Ｉｖｄとして求める。そして、回転座標変換部３５は、電流検出値Ｉｕｄ、Ｉｖｄ、Ｉｗｄを３相−２相変換によって固定座標上の直交した２軸のαβ成分に変換した後、これらの成分を位相情報θに応じて回転するｄｑ軸回転座標系のｑ軸成分とｄ軸成分に変換する。回転座標変換部３５は、ｑ軸成分をｑ軸電流検出値Ｉｑとして出力し、ｄ軸成分をｄ軸電流検出値Ｉｄとして出力する。

電流制御部３６は、速度制御部３４から出力されるｑ軸電流検出値Ｉｑと、外部から入力されるｄ軸電流指令Ｉｄ^*とを取得する。ｄ軸電流指令Ｉｄ^*は、例えばモータの界磁制御の必要性に応じて決定される電流指令である。電流制御部３６は、ｑ軸電流検出値Ｉｑがｑ軸電流指令Ｉｑ^*と一致するようにｑ軸電圧指令Ｖｑ^*を生成し、また、ｄ軸電流検出値Ｉｄがｄ軸電流指令Ｉｄ^*と一致するようにｄ軸電圧指令Ｖｄ^*を生成する。そして、電流制御部３６は、ｑ軸電圧指令Ｖｑ^*およびｄ軸電圧指令Ｖｄ^*を位相情報θに基づいて固定座標上の直交した２軸のαβ成分に変換した後、これらの成分を２相−３相変換してＵ相、Ｖ相、Ｗ相電圧指令Ｖｕ^*、Ｖｖ^*、Ｖｗ^*を生成する。

ＰＷＭ制御部３８は、Ｕ相電圧指令Ｖｕ^*、Ｖ相電圧指令Ｖｖ^*およびＷ相電圧指令Ｖｗ^*に基づき、スイッチング素子１１ａ〜１１ｆを駆動するスイッチ駆動信号Ｓ１〜Ｓ６を生成して、電力変換部１０へ出力する。

次に、ΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂの構成について説明する。図２は、ΔΣ変調型Ａ／Ｄ変換器２２ａの構成を示す図である。ΔΣ変調型Ａ／Ｄ変換器２２ｂは、ΔΣ変調型Ａ／Ｄ変換器２２ａと同様の構成である。

図２に示すように、ΔΣ変調型Ａ／Ｄ変換器２２ａは、ΔΣ変調器４１と、デジタルフィルタ部４２とを備える。ΔΣ変調器４１は、積分器および１ビットコンパレータを備え、Ｕ相電流検出信号ＩｕをΔΣ変調によってパルス密度信号Ｉｕｘに変換して出力する。

デジタルフィルタ部４２は、低精度デシメーションフィルタ４３と、高精度デシメーションフィルタ４４と、減算器４５と、補正器４６とを備える。

低精度デシメーションフィルタ４３は、デシメーション比Ｎが相対的に低く、高応答であるが、Ｕ相電流検出信号Ｉｕに対して出力するデジタル信号Ｄａ（以下、低精度デジタル信号Ｄａと記載する）の誤差が大きい。ここでは、低精度デシメーションフィルタ４３のデシメーション比Ｎを、Ｎａとする。

一方、高精度デシメーションフィルタ４４は、デシメーション比Ｎが相対的に高く、応答は遅いが、Ｕ相電流検出信号Ｉｕに対して出力するデジタル信号Ｄｂ（以下、高精度デジタル信号Ｄｂと記載する）の誤差が小さい。ここでは、高精度デシメーションフィルタ４４のデシメーション比Ｎを、Ｎｂ（＞Ｎａ）とする。

ここで、デシメーションフィルタ４３、４４の構成について説明する。図３は、低精度デシメーションフィルタ４３の構成を示す図である。高精度デシメーションフィルタ４４は、低精度デシメーションフィルタ４３と同様の構成である。

図３に示すように、低精度デシメーションフィルタ４３は、直列接続された３つの積分器５１〜５３と、デシメーション器５４と、直列接続された３つの微分器５５〜５７とを備える。各積分器５１〜５３は、遅延素子と加算器とを備え、入力データを積分して出力する。これら積分器５１〜５３は、相対的に高いクロック周波数Ｆｓで動作する。

デシメーション器５４は、３段目の積分器５３の出力データをＮサンプリング期間に１回取り出すことでデータの間引きを行い、１段目の微分器５５に出力する。「Ｎ」はデシメーション比であり、ここでは「Ｎａ」である。なお、高精度デシメーションフィルタ４４の場合、「Ｎ」は「Ｎｂ」である。

各微分器５５〜５７は、遅延素子と加算器とを備え、入力データを微分して出力する。これら微分器５５〜５７は、相対的に低いクロック周波数Ｆｓ／Ｎａで動作する。なお、高精度デシメーションフィルタ４４の場合、各微分器５５〜５７は、クロック周波数Ｆｓ／Ｎｂで動作する。

このように、デシメーションフィルタ４３、４４においては、それぞれ供給されたデジタル信号が積分器５１〜５３で積分された後、デシメーション器５４でＮ：１のデシメーションが行われ、さらに微分器５５〜５７で微分されて出力される。

図２に戻って、デジタルフィルタ部４２について説明を続ける。減算器４５は、高精度デジタル信号Ｄｂから低精度デジタル信号Ｄａを減算し、かかる減算結果Ｄｓ（＝Ｄｂ−Ｄａ）を補正器４６に出力する。

補正器４６は、減算器４５の減算結果Ｄｓに基づき低精度デシメーションフィルタ４３の出力を補正して、デジタルフィルタ部４２の出力とする。かかる補正器４６は、リミッタ４７と、加算器４８とを備える。

リミッタ４７は、減算器４５の減算結果Ｄｓを所定範囲内に制限する。例えば、リミッタ４７は、減算結果Ｄｓが予め設定した上限値Ｒｕを超える場合には上限値Ｒｕを出力し、減算結果Ｄｓが予め設定した下限値Ｒｄ未満の場合には下限値Ｒｄを出力する。一方、リミッタ４７は、減算結果Ｄｓが予め設定した上限値Ｒｕと下限値Ｒｄとの間にある場合には、減算結果Ｄｓをそのまま出力する。

ここで、上限値Ｒｕおよび下限値Ｒｄは、例えば、低精度デシメーションフィルタ４３の分解能に基づいて決定することができる。例えば、低精度デシメーションフィルタ４３の１ＬＳＢ（Least Significant Bit）分を上限値Ｒｕおよび下限値Ｒｄの絶対値としつつ、上限値Ｒｕを正の値にし、下限値Ｒｄを負の値にすることができる。このように、上限値Ｒｕと下限値Ｒｄとはその絶対値を同値とする。なお、絶対値が互いに異なるように、上限値Ｒｕと下限値Ｒｄとを設定することもできる。

加算器４８は、低精度デシメーションフィルタ４３から出力される低精度デジタル信号Ｄａにリミッタ４７から出力される信号Ｄｓａを加算し、加算結果Ｄｏｕｔを出力する。加算器４８の加算結果Ｄｏｕｔがデジタルフィルタ部４２の出力であり、Ｕ相電流検出値Ｉｕｄである。

次に、ΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂの動作について説明する。図４は、ΔΣ変調型Ａ／Ｄ変換器２２ａの動作を説明するための図である。ΔΣ変調型Ａ／Ｄ変換器２２ｂは、ΔΣ変調型Ａ／Ｄ変換器２２ａと同様の動作である。

図４に示すように、電力変換部１０からモータ３への電流供給が開始された場合、電流センサ２１ａからＵ相電流検出信号Ｉｕが出力される。ΔΣ変調型Ａ／Ｄ変換器２２ａのΔΣ変調器４１は、Ｕ相電流検出信号ＩｕをΔΣ変調によってパルス密度信号Ｉｕｘに変換する。

低精度デシメーションフィルタ４３は、パルス密度信号Ｉｕｘをデシメーション比Ｎａでデジタルフィルタリングして低精度デジタル信号Ｄａに変換して出力する。低精度デシメーションフィルタ４３の低精度デジタル信号Ｄａは、図４に示すように、高応答であるが、Ｕ相電流検出信号Ｉｕに対して誤差が大きい。

高精度デシメーションフィルタ４４は、パルス密度信号Ｉｕｘをデシメーション比Ｎｂでデジタルフィルタリングして高精度デジタル信号Ｄｂを生成して出力する。高精度デシメーションフィルタ４４の高精度デジタル信号Ｄｂは、図４に示すように、応答は遅いが、Ｕ相電流検出信号Ｉｕに対して誤差が小さい。

減算器４５によって算出された減算結果Ｄｓは、減算器４５からリミッタ４７へ入力される。リミッタ４７は、減算結果Ｄｓを所定範囲内に制限する。図４に示す例では、減算結果Ｄｓが下限値Ｒｄ未満の期間において、リミッタ４７の出力信号Ｄｓａが下限値Ｒｄに制限される。一方、減算結果Ｄｓが上限値Ｒｕ以下または下限値Ｒｄ以上の場合には、図４に示すように、リミッタ４７の出力信号Ｄｓａは、減算結果Ｄｓと同値となる。

リミッタ４７の出力信号Ｄｓａは、加算器４８によって低精度デジタル信号Ｄａと加算される。したがって、加算器４８の加算結果Ｄｏｕｔは、減算結果Ｄｓが上限値Ｒｕ以下または下限値Ｒｄ以上の期間では、低精度デジタル信号Ｄａに減算結果Ｄｓが加算されるため、結果として、高精度デジタル信号Ｄｂと同値となる。

一方、減算結果Ｄｓが上限値Ｒｕを超えるかまたは下限値Ｒｄ未満の期間では、低精度デジタル信号Ｄａに上限値Ｒｕまたは下限値Ｒｄが加算される。そのため、加算器４８の加算結果Ｄｏｕｔは、低精度デジタル信号Ｄａに上限値Ｒｕまたは下限値Ｒｄが加算された値となる。

このように、加算器４８の加算結果Ｄｏｕｔは、低精度デジタル信号Ｄａと高精度デジタル信号Ｄｂとの差が大きい場合には、応答性が高い低精度デジタル信号Ｄａに一定値を加えた値となる。低精度デジタル信号Ｄａと高精度デジタル信号Ｄｂとの差が大きくなるのは、ΔΣ変調型Ａ／Ｄ変換器２２ａへの入力データの変化が大きい場合である。したがって、入力データが大きく変化する場合、ΔΣ変調型Ａ／Ｄ変換器２２ａによるＡ／Ｄ変換の応答性が高く、制御部３０における電流制御を高速に行うことができる。

一方、低精度デジタル信号Ｄａと高精度デジタル信号Ｄｂとの差が小さい場合には、加算器４８の加算結果Ｄｏｕｔは、高精度デジタル信号Ｄｂと同値となる。低精度デジタル信号Ｄａと高精度デジタル信号Ｄｂとの差が小さくなるのは、ΔΣ変調型Ａ／Ｄ変換器２２ａへの入力データの変化が少ない場合である。したがって、入力データの変化が小さい場合、加算器４８の加算結果Ｄｏｕｔは、低精度デジタル信号Ｄａに比べてＵ相電流検出信号Ｉｕに対する誤差が少なく高精度となる。

ここで、第１の実施形態に係るΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂの特性について、シミュレーション結果の一例に基づき説明する。かかるシミュレーションは、モータ制御装置１において、制御部３０の電流制御方式をＰＩ制御とし、電流制御比例ゲインを５００（Ｈｚ）または２０００（Ｈｚ）とし、電流制御サンプリングを１００（μｓ）とし、電流振幅を０．５または０．００５として行った。なお、電流振幅は１．０が最大である。

まず、低精度デシメーションフィルタ４３のみを用いたΔΣ変調型Ａ／Ｄ変換器の特性と、高精度デシメーションフィルタ４４のみを用いたΔΣ変調型Ａ／Ｄ変換器の特性とを順に、シミュレーション結果の一例に基づき説明する。なお、かかるシミュレーションは、ΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂに対するシミュレーションと同様の条件である。

図５は、低精度デシメーションフィルタ４３のみを備えるΔΣ変調型Ａ／Ｄ変換器を用いた場合のモータ制御装置における電流制御のゲイン線図である。これらの図から分かるように、低精度デシメーションフィルタ４３のみを備えるΔΣ変調型Ａ／Ｄ変換器を用いた場合、電流振幅が大きければ、制御可能であるが、電流振幅が小さい場合には、制御が難しい。すなわち、かかるΔΣ変調型Ａ／Ｄ変換器では、高応答であるが、低精度であることが分かる。

図６は、高精度デシメーションフィルタ４４のみを備えるΔΣ変調型Ａ／Ｄ変換器を用いた場合のモータ制御装置における電流制御のゲイン線図である。これらの図から分かるように、高精度デシメーションフィルタ４４のみを備えるΔΣ変調型Ａ／Ｄ変換器を用いた場合、電流制御比例ゲインが小さければ、電流振幅によらず制御可能であるが、電流制御比例ゲインを上げた場合には、制御が難しい。すなわち、かかるΔΣ変調型Ａ／Ｄ変換器では、高精度であるが、応答が遅いことが分かる。

図７は、ΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂを用いたモータ制御装置１における電流制御のゲイン線図である。これらの図から分かるように、電流振幅が大きい場合に電流制御比例ゲインを上げても制御可能であり、電流制御比例ゲインを下げても電流振幅によらず制御可能である。すなわち、かかるΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂでは、応答性が高くかつ高精度であることが分かる。

このように、第１の実施形態に係るΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂは、電流センサ２１ａ、２１ｂが検出した電流値（以下、実電流値と記載する）に近づくまでの時間が短く高応答であり、実電流値付近で精度が高い。したがって、制御部３０における電流制御を高速かつ高精度に行うことができる。

なお、低精度デシメーションフィルタ４３の出力と高精度デシメーションフィルタ４４の出力とで出力レベルを合わせる必要がある場合には、ΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂ内にデジタル増幅器などが設けられる。このデジタル増幅器は、例えば入力をゲイン倍して出力する比例増幅器として実現できる。例えば、図８Ａに示すように、低精度デシメーションフィルタ４３の出力を増減するデジタル増幅器４９Ａを設けたデジタルフィルタ部４２Ａを用いることができる。また、図８Ｂに示すように、高精度デシメーションフィルタ４４の出力を増減するデジタル増幅器４９Ｂを設けたデジタルフィルタ部４２Ｂを用いることができる。

また、上述では、図２に示す構成のΔΣ変調型Ａ／Ｄ変換器を電流検出に用いることとしたが、図２に示す構成のΔΣ変調型Ａ／Ｄ変換器の使用用途は電流検出に限定されるものではない。例えば、図２に示す構成のΔΣ変調型Ａ／Ｄ変換器を電圧検出に用いることもできる。具体的には、Ｕ相、Ｖ相およびＷ相の電圧検出に図２に示す構成のΔΣ変調型Ａ／Ｄ変換器を用いることもできる。このように、モータ制御に関する信号に図２に示す構成のΔΣ変調型Ａ／Ｄ変換器を用いることで、高応答かつ高精度のモータ制御を行うことができる。

（第２の実施形態）
次に、第２の実施形態に係るモータ制御装置について説明する。第２の実施形態に係るモータ制御装置は、ΔΣ変調型Ａ／Ｄ変換器のデジタルフィルタ部の構成が、第１の実施形態に係るモータ制御装置とは異なる。なお、第１の実施形態に係るΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂと同一機能を有する構成要素については同一符号を付し、重複する説明は省略する。

図９は、第２の実施形態に係るΔΣ変調型Ａ／Ｄ変換器の構成を示す図である。図９に示すように、第２の実施形態に係るΔΣ変調型Ａ／Ｄ変換器２２Ｃは、ΔΣ変調器４１と、デジタルフィルタ部４２Ｃとを備える。

デジタルフィルタ部４２Ｃは、低精度デシメーションフィルタ４３と、高精度デシメーションフィルタ４４と、減算器４５と、補正器４６Ｃとを備える。そして、補正器４６Ｃは、リミッタ４７、加算器４８に加え、さらに、選択器６０を備える。

選択器６０は、スイッチ６１と、絶対値算出器６２と、スイッチ制御器６３とを備える。スイッチ６１は、リミッタ４７の出力およびゼロ値のいずれか一方を選択して加算器４８へ出力する。絶対値算出器６２は、減算結果Ｄｓの絶対値を算出する。

スイッチ制御器６３は、絶対値算出器６２から出力される減算結果Ｄｓの絶対値に基づいてスイッチ６１を制御する。具体的には、スイッチ制御器６３は、減算結果Ｄｓの絶対値が予め設定された制限値Ｒｌよりも大きい場合、ゼロ値をスイッチ６１から加算器４８に出力させる。一方、スイッチ制御器６３は、減算結果Ｄｓの絶対値が制限値Ｒｌ以下の場合、リミッタ４７の出力をスイッチ６１から加算器４８に出力させる。

制限値Ｒｌは、上限値Ｒｕまたは下限値Ｒｄの絶対値と同値またはそれ以上の値に設定される。上限値Ｒｕの絶対値と下限値Ｒｄの絶対値が等しく、制限値Ｒｌが上限値Ｒｕの絶対値と等しい場合、ΔΣ変調型Ａ／Ｄ変換器２２Ｃの出力は、減算結果Ｄｓの絶対値が制限値Ｒｌを超えるか否かで出力が変わる。

具体的には、ΔΣ変調型Ａ／Ｄ変換器２２Ｃの出力は、減算結果Ｄｓの絶対値が制限値Ｒｌを超える場合、デジタルフィルタ部４２Ｃの出力は低精度デシメーションフィルタ４３の出力と同値となる。一方、減算結果Ｄｓの絶対値が制限値Ｒｌを超えない場合、デジタルフィルタ部４２Ｃの出力は高精度デシメーションフィルタ４４の出力と同値となる。なお、この場合、リミッタ４７を設けなくても同様な動作を実行することができる。

また、例えば、上限値Ｒｕの絶対値と下限値Ｒｄの絶対値が等しく、制限値Ｒｌが上限値Ｒｕの絶対値よりも大きい場合、減算結果Ｄｓの絶対値が上限値Ｒｕの絶対値を超えるかどうか、および、減算結果Ｄｓの絶対値が制限値Ｒｌを超えるかどうかでΔΣ変調型Ａ／Ｄ変換器２２Ｃの出力が変わる。

具体的には、ΔΣ変調型Ａ／Ｄ変換器２２Ｃの出力は、減算結果Ｄｓの絶対値が制限値Ｒｌを超える場合、デジタルフィルタ部４２Ｃの出力は低精度デシメーションフィルタ４３の出力と同値となる。また、減算結果Ｄｓの絶対値が制限値Ｒｌを超えないが上限値Ｒｕの絶対値を超える場合、デジタルフィルタ部４２Ｃの出力は低精度デシメーションフィルタ４３の出力に上限値Ｒｕまたは下限値Ｒｄを加えた値となる。また、減算結果Ｄｓの絶対値が上限値Ｒｕの絶対値以下の場合、デジタルフィルタ部４２Ｃの出力は高精度デシメーションフィルタ４４の出力と同値となる。

このように、第２の実施形態に係るΔΣ変調型Ａ／Ｄ変換器２２Ｃは、ΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂと同様に、実電流値に近づくまでの時間が短く高応答であり、実電流値付近で精度が高い。したがって、制御部３０における電流制御を高速かつ高精度に行うことができる。

なお、上述では、スイッチ６１は、リミッタ４７の出力およびゼロ値のいずれか一方を選択して加算器４８へ出力することとしたが、スイッチ６１が選択して出力する値をゼロ値に代えてゼロ値でない所定値としてもよい。

（第３の実施形態）
次に、第３の実施形態に係るモータ制御装置について説明する。第３の実施形態に係るモータ制御装置は、ΔΣ変調型Ａ／Ｄ変換器のデジタルフィルタ部の構成が、第１および第２の実施形態に係るモータ制御装置とは異なる。なお、第１および第２の実施形態に係るΔΣ変調型Ａ／Ｄ変換器２２ａ、２２ｂ、２２Ｃと同一機能を有する構成要素については同一符号を付し、重複する説明は省略する。

図１０は、第３の実施形態に係るΔΣ変調型Ａ／Ｄ変換器の構成を示す図である。図１０に示すように、第３の実施形態に係るΔΣ変調型Ａ／Ｄ変換器２２Ｄは、ΔΣ変調器４１と、デジタルフィルタ部４２Ｄとを備える。

デジタルフィルタ部４２Ｄは、低精度デシメーションフィルタ４３と、高精度デシメーションフィルタ４４と、減算器４５と、補正器４６Ｄとを備える。そして、補正器４６Ｄは、リミッタ４７および加算器４８に加え、さらに、選択器７０を備える。

選択器７０は、第１のスイッチ７１と、第２のスイッチ７２と、スイッチ制御器７３とを備える。第１のスイッチ７１は、加算器４８の出力および高精度デシメーションフィルタ４４の出力のいずれか一方を選択して出力する。かかる第１のスイッチ７１の出力が、ΔΣ変調型Ａ／Ｄ変換器２２Ｄの出力となる。第２のスイッチ７２は、低精度デシメーションフィルタ４３の入力を入り切りする。

スイッチ制御器７３は、速度検出部３２から出力される速度情報ｖｃまたはｑ軸電流指令Ｉｑ^*に基づいて第１のスイッチ７１を制御する。具体的には、スイッチ制御器７３は、速度情報ｖｃが所定値よりも大きい場合、または、ｑ軸電流指令Ｉｑ^*が所定値よりも大きい場合、加算器４８の出力を第１のスイッチ７１から出力させ、第２のスイッチ７２により低精度デシメーションフィルタ４３にΔΣ変調器４１の出力を入力する。

一方、スイッチ制御器７３は、速度情報ｖｃが所定値以下の場合、または、ｑ軸電流指令Ｉｑ^*が所定値以下の場合、高精度デシメーションフィルタ４４の出力を第１のスイッチ７１から出力させる。さらに、スイッチ制御器７３は、第２のスイッチ７２を制御して、ΔΣ変調器４１の出力を低精度デシメーションフィルタ４３へ供給するのを停止する。

したがって、ΔΣ変調型Ａ／Ｄ変換器２２Ｄでは、Ｕ相電流およびＷ相電流の周波数や振幅が小さい場合には、高精度デシメーションフィルタ４４の出力が出力される。そして、低精度デシメーションフィルタ４３、減算器４５、リミッタ４７および加算器４８は不使用状態となる。したがって、これらに必要な制御電源の省電力化を図ることができる。

なお、スイッチ制御器７３における第１および第２のスイッチ７１、７２の制御条件は、速度情報ｖｃおよびｑ軸電流指令Ｉｑ^*に限られるものではない。例えば、スイッチ制御器７３は、ｑ軸電流検出値Ｉｑ、電流振幅指令（√(Ｉｄ^＊２＋Ｉｑ^＊２)および電流振幅値（√(Ｉｄ^２＋Ｉｑ^２)のいずれか１つ以上の値と閾値とを比較して第１のスイッチ７１および第２のスイッチ７２を制御することもできる。

第１〜第３の実施形態では、ΔΣ変調型Ａ／Ｄ変換器を、モータ制御に用いる例を説明したが、かかるＡ／Ｄ変換器の用途はモータ制御に限定されるものではなく、Ａ／Ｄ変換器を用いる種々の装置に適用することができる。

さらなる効果や変形例は、当業者によって容易に導き出すことができる。このため、本発明のより広範な態様は、以上のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付の特許請求の範囲およびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。

１ モータ制御装置
３ モータ
１０ 電力変換部
１１ａ〜１１ｆ スイッチング素子
２０ 電流検出部
２１ａ、２１ｂ 電流センサ
２２ａ、２２ｂ、２２Ｃ、２２Ｄ ΔΣ変調型Ａ／Ｄ変換器
３０ 制御部
４１ ΔΣ変調器
４２、４２Ａ〜４２Ｄ デジタルフィルタ部
４３ 低精度デシメーションフィルタ
４４ 高精度デシメーションフィルタ
４５ 減算器
４６、４６Ｃ、４６Ｄ 補正器
４７ リミッタ
４８ 加算器
６０、７０ 選択器

Claims (8)

1. モータ制御に関する信号をΔΣ変調して出力するΔΣ変調器と、
   前記ΔΣ変調器の出力をフィルタリングして出力するデジタルフィルタ部と、
   前記デジタルフィルタ部の出力に基づいてモータ制御を行う制御部と
   を備え、
   前記デジタルフィルタ部は、
   相対的に低いデシメーション比で前記ΔΣ変調器の出力をフィルタリングする低精度デシメーションフィルタと、
   相対的に高いデシメーション比で前記ΔΣ変調器の出力をフィルタリングする高精度デシメーションフィルタと、
   前記高精度デシメーションフィルタの出力から前記低精度デシメーションフィルタの出力を減算する減算器と、
   前記減算器の減算結果に基づき前記低精度デシメーションフィルタの出力を補正して前記デジタルフィルタ部の出力とする補正器と
   を備えることを特徴とするモータ制御装置。
2. 前記補正器は、
   前記減算器の減算結果を所定範囲内に制限するリミッタと、
   前記低精度デシメーションフィルタの出力に前記リミッタの出力を加算する加算器と
   を備え、
   前記加算器の出力を前記デジタルフィルタ部の出力とする
   ことを特徴とする請求項１に記載のモータ制御装置。
3. 前記選択器は、
   前記減算器の減算結果が前記所定範囲を超える場合に、前記リミッタの出力に代えてゼロ値を前記加算器へ出力する
   ことを特徴とする請求項２に記載のモータ制御装置。
4. 前記補正器は、
   前記減算器の減算結果が所定範囲を超えるか否かを判定する判定器を備え、
   前記減算器の減算結果が所定範囲内である場合に、前記低精度デシメーションフィルタの出力に前記減算器の減算結果を加算し、前記減算器の減算結果が所定範囲を超える場合に、前記低精度デシメーションフィルタの出力をそのまま出力する
   ことを特徴とする請求項１に記載のモータ制御装置。
5. 前記低精度デシメーションフィルタの出力または前記高精度デシメーションフィルタの出力を増幅する増幅器を備えた
   ことを特徴とする請求項１〜４のいずれか１つに記載のモータ制御装置。
6. 前記デジタルフィルタ部は、
   前記モータ制御に関する信号が所定の周波数または振幅以下である場合に、前記高精度デシメーションフィルタの出力を当該デジタルフィルタ部の出力とし、前記モータ制御に関する信号が所定の周波数または振幅を超える場合に、前記加算器の出力を当該デジタルフィルタ部の出力とする
   ことを特徴とする請求項２または３に記載のモータ制御装置。
7. 複数のスイッチング素子によってモータへ交流電力を供給する電力変換部と、
   前記電力変換部と前記モータとの間に流れる電流を検出する電流センサと、を備え、
   前記ΔΣ変調器は、
   前記モータ制御に関する信号として前記電流センサから出力される信号をΔΣ変調することを特徴とする請求項１〜６のいずれか１つに記載のモータ制御装置。
8. 入力される信号をΔΣ変調するΔΣ変調器と、
   前記ΔΣ変調の出力をフィルタリングして出力するデジタルフィルタ部と
   を備え、
   前記デジタルフィルタ部は、
   相対的に低いデシメーション比で前記ΔΣ変調器の出力をフィルタリングする低精度デシメーションフィルタと、
   相対的に高いデシメーション比で前記ΔΣ変調器の出力をフィルタリングする高精度デシメーションフィルタと、
   前記高精度デシメーションフィルタの出力から前記低精度デシメーションフィルタの出力を減算する減算器と、
   前記減算器の減算結果に基づき前記低精度デシメーションフィルタの出力を補正して前記デジタルフィルタ部の出力とする補正器と
   を備えることを特徴とするΔΣ変調型Ａ／Ｄ変換器。
   

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