CN102332918A - 矿井提升机交流调速系统高精度快速模拟量采样方法 - Google Patents

Abstract

一种矿井提升机交流调速系统高精度快速模拟量采样方法，属于对电机的高精度快速模拟量采样方法。该采样方法包括高精度快速采样的电路，电路有Σ-Δ调制功能的模块、用于滤波的FPGA及用于控制的DSP构成，其中Σ-Δ调制功能的模块输出为脉冲流Mdate和高频的采样时钟输入信号Mclk，二者作为FPGA中滤波器的输入，FPGA与DSP通过DSP外部接口XINTF通信。优点：本发明简单可靠、易于实现，运用合适的具有Σ-Δ调制器功能的模块，可以得到很高的模数转换精度和转换速度。将此发明运用在电机控制电压基波提取时，可以快速准确的提取电压的基波，提取到的电压基波可以直接运用到电机控制或保护中。

Description

矿井提升机交流调速系统高精度快速模拟量采样方法

技术领域

本发明涉及一种对电机的高精度快速模拟量采样方法，特别是一种矿井提升机交流调速系统高精度快速模拟量采样方法。

背景技术    

在电机控制中，需要时刻对电机电流、电压等模拟量检测，用于对电机的控制和保护。现在的控制系统几乎都为数字控制系统，如何准确、及时的检测这些模拟量并将其转化为数字信号供控制电路使用是电机控制的关键环节。

另外，无论对电机进行矢量控制还是直接转矩控制，都需要对电机电压准确采样。由于通入电机的电压大多是经过电压源型逆变器逆变得到的。用传统的传感器直接检测到的是一串脉冲波，其中含有大量的谐波成份，而在电机控制中通常使用的电压模型观测器存在纯积分环节，输入电压中不能含有直流成份，所以直接测量到的电压无法直接运用到对电机的控制中，需要通过有效的方法提取电压基波。

从调制器编码理论的角度看，多数传统的模数转换器均属于线性脉冲编码调制类型，如积分型、逐次逼近型、并行比较型/串并行型、电容阵列逐次比较型及压频变换型。

积分型模数转换器工作原理是将输入电压转换成时间或频率，然后由定时器/计数器获得数字值。其优点是用简单电路就能获得高分辨率，但缺点是由于转换精度依赖于积分时间，因此转换速率极低。初期的单片模数转换器大多采用积分型，现在逐次比较型已逐步成为主流。

逐次逼近型模数转换器由一个比较器和数模转换器通过逐次比较逻辑构成，从最高有效位开始，顺序地对每一位将输入电压与内置数模转换器输出进行比较，经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低，在低分辩率( < 12位 )时价格便宜，但高精度(>12位)时价格很高。

       并行比较型/串并行比较型 (如 TLC5510)。并行比较型 模数转换器采用多个比较器，仅作一次比较而实行转换，又称Flash型。由于转换速率极高，n位的转换需要2n - 1个比较器 ,因此电路规模也极大，价格也高，只适用于视频模数转换器等速度特别高的领域。串并行比较型模数转换器结构上介于并行型和逐次比较型之间，最典型的是由2个n /2位的并行型模数转换器配合数模转换器组成，用两次比较实行转换，所以称为 Half F lash型。

       电容阵列逐次比较型模数转换器在内置 数模转换器中采用电容矩阵方式，也可称为电荷再分配型。一般的电阻阵列数模转换器中多数电阻的值必须一致，在单芯片上生成高精度的电阻并不容易。如果用电容阵列取代电阻阵列，可以用低廉成本制成高精度单片模数转换器。最近的逐次比较型模数转换器大多为电容阵列式的。

压频变换型是通过间接转换方式实现模数转换的。其原理是首先将输入的模拟信号转换成频率，然后用计数器将频率转换成数字量。从理论上讲这种模数转换器的分辨率几乎可以无限增加，只要采样的时间能够满足输出频率分辨率要求的累积脉冲个数的宽度。其优点是分辨率高、功耗低、价格低，但是需要外部计数电路共同完成模数转换。

综上所述，电机控制中需要对电流、电压准确快速采样，现存的几种采样方法都很难做到高精度快速性。

发明内容

 本发明的目的是要提供一种矿井提升机交流调速系统高精度快速模拟量采样方法，解决现有模数转换器存在对电子元器件参数变化敏感及网络复杂、无法实现高精度的问题。

本发明的目的是这样实现的：该采样方法包括高精度快速采样的电路，电路有Σ-Δ调制功能的模块、用于滤波的FPGA及用于控制的DSP构成，其中Σ-Δ调制功能的模块输出为脉冲流Mdate和高频的采样时钟输入信号Mclk，二者作为FPGA中滤波器的输入，FPGA与DSP通过DSP外部接口XINTF通信；所述的FPGA为现场可编程门阵列；所述的DSP为数字信号处理器；所述的XINTF为外部扩充存储器空间；

本发明实施方式具体包括以下步骤：

步骤一、设计合适的具有Σ-Δ调制功能的模块，使其差分输入范围及采样速率能满足实际需求；根据所选采样芯片的差分输入范围，采用模拟放大器设计调理电路，使其能满足需要采样的模拟信号输入；输入的模拟信号经过调理电路后将±5V的输入电压范围变成0.5V-2.5V，避开了ADC转换器的非线性区，并在其中加入了滤波电路，滤除了输入中的高频分量；

步骤二、选择处理速度较快的FPGA，在FPGA中设计滤波程序，滤波器采用Sinc ^K 数字滤波器，滤波器的输入信号是由Σ-Δ采样功能的芯片输出的输出脉冲流Mdate、Σ-Δ调制器的采样信号Mclk；Sinc³滤波器滤波的具体实现方法为：

抽取时钟信号Cnr是由输入信号Mclk和抽样率M决定的，钟信号Cnr是输入信号Mclk的M次分频；当在电机控制中提取电压基波时，抽取时钟信号Cnr的频率一定要和功率开关管器件的开关频率相同；

滤波模块是先对输出脉冲流Mdate在输入信号Mclk时钟脉冲下进行K阶的累加，再对累加结果在抽样时钟信号Cnr的脉冲下进行K阶的差分；

与DSP并行接口模块是把滤波模块的输出结果按照并行方式放在一个寄存器里，抽样率取值过大，会造成滤波后数据位数过长，此时在不影响采样精度的情况下可以把数据低位舍去，同时直流增益Gain_DC与剩余数据位数相对应；如果数据还没有来得及读取就有新数据送来，原来的数据自动被新发来的数据覆盖，当DSP外部接口读信号变低时，接口模块把并行数据放在数据总线上以供DSP读取；

步骤三、在DSP开发软件CCS中对DSP外部接口XINTF的参数进行设置，其参数设置包括读取起始时间、活跃时间、收尾时间设置，外部接口时钟XTIMCLK与DSP系统时钟SYSCLKOUT设置及扩展存取时间XREADY设置；中通过设置XZCSx为低电平为外部接口选择一个映射区，根据各个映射区的地址范围，在CCS的.asm文件中为所选择的映射区分配存储地址，FPGA中的并行数据存储区即被映射在这个存储区中；

步骤四、在CCS主程序中定义指针类型数组，并把该数组定位到上一步在.asm文件中为映射区分配的储存区间里，配置一个定时器中断程序,配置好中断时间，使一定时间定时器中断一次，并在中断程序中读取指针数组的值，读取的数据即为FPGA中滤波器的输出数据；

当将此发明应用到逆变器电压输出基波提取时，可以不必在DSP中设置定时器中断，直接利用产生PWM（脉宽调制）脉冲时的上溢或下溢中断，直接在中断中读取采用出来的数据，一个周期读取的数据即为电压的基波，一个周期内的采样值应该是一正弦波，采用Σ-Δ采样的方法提取电压基波实验实现时的输入和输入波形，其中(a)是从逆变器中输出的电压波形，其为两电平的脉冲波，作为Σ-Δ采样的输入；(b)是Σ-Δ采样的输出波形，其为理想的正弦波，可应用到电机控制中。

有益效果，由于采用了上述方案，Σ-Δ型采用了过采样技术，过采样就是使用远大于乃奎斯特采样频率的频率对输入信号采样。设系统原来的采样频率为f _s，若将采样频率提高到Kf _s，K称为过采样比率，而且保证K>1。

对未采用过采样计数得到的信号进行FFT（快速傅里叶分析）分析，从FFT分析得到的结果可以看到，在0到f _s/2之间有一个幅值较大的基频信号和一系列频率的随机噪声，如图1所示，这里的量化噪声，主要是由于有限的模数转换器分辨率造成的。

基频信号的功率与所有频率的噪声的RMS（均方根）功率之和的比值就是信噪比（SNR）。为了改善信噪比，更好的复现输入信号，一般做法是提高模数转换器的采样位数。

如果采用过采样计数，则采样频率为Kf _s。对采样得到的信号FFT分析，如图2可以看出虽然信噪比基本未变，但是随机噪声的基值变小，分布在0-Kf _s/2的范围内，有很大部分噪声分布在高频的频带内，加入数字滤波器就可以滤除对应的量化噪声。

Σ-Δ转换器利用这一原理，在一位模数转换器之后进行数字滤波，大部分位于数字滤波器带宽之外的噪声将被滤除，这样可以降低RMS噪声。

解决了现有模数转换器存在对电子元器件参数变化敏感及网络复杂等无法实现高精度的问题。达到了本发明的目的。

优点：本发明简单可靠、易于实现，运用合适的具有Σ-Δ调制器功能的模块，可以得到很高的模数转换精度和转换速度。将此发明运用在电机控制电压基波提取时，可以快速准确的提取电压的基波，提取到的电压基波可以直接运用到电机控制或保护中。

附图说明

图1是N 位模数转换器以频率f _s 采样单音信号的频谱分析；

图2是N 位 模数转换器 以频率 Kf  _s  采样单音信号的频谱分析；

图3是二阶Σ-Δ调制器原理框图；

图4是Sinc ^K 滤波其结构框图；

图5是高精度快速采样的电路结构框图；

图6是数模转换电路调理电路；

图7是K=3滤波结构框图；

图8实现提取逆变器电压基波电路框图；

图9-a是采样前模拟量电压图。

图9-b是采样后数字量基波电压图。

具体实施方式

实施例1：该采样方法包括高精度快速采样的电路，电路有Σ-Δ调制功能的模块、用于滤波的FPGA及用于控制的DSP构成，其中Σ-Δ调制功能的模块输出为脉冲流Mdate和高频的采样时钟Mclk，二者作为FPGA中滤波器的输入，FPGA与DSP通过DSP外部接口XINTF通信；所述的FPGA为现场可编程门阵列；所述的DSP为数字信号处理器；所述的XINTF为外部扩充存储器空间；

本发明实施方式具体包括以下步骤：

步骤一、设计合适的具有Σ-Δ调制功能的模块，使其差分输入范围及采样速率能满足实际需求。根据所选采样芯片的差分输入范围，采用模拟放大器设计调理电路，使其能满足需要采样的模拟信号输入。输入的模拟信号经过调理电路后将±5V的输入电压范围变成0.5V-2.5V，避开了模数转换器的非线性区，并在其中加入了滤波电路，滤除了输入中的高频分量。

步骤二、选择处理速度较快的FPGA，在FPGA中设计滤波程序，滤波器采用Sinc ^K 数字滤波器，滤波器的输入信号是由Σ-Δ采样功能的芯片输出的数据流输出Mdate、Σ-Δ调制器的采样信号Mclk。Sinc³滤波器滤波的具体实现方法为：

抽取时钟信号Cnr是由输入信号Mclk和抽样率M决定的，Cnr是Mclk的M次分频。当在电机控制中提取电压基波时，抽取时钟信号Cnr的频率一定要和功率开关管器件的开关频率相同。

滤波模块是先对输入信号Mdate在Mclk时钟脉冲下进行K阶的累加，再对累加结果在抽样时钟Cnr的脉冲下进行K阶的差分。

与DSP并行接口模块是把滤波模块的输出结果按照并行方式放在一个寄存器里,抽样率取值过大，会造成滤波后数据位数过长，此时在不影响采样精度的情况下可以把数据低位舍去，同时直流增益Gain_DC与剩余数据位数相对应。如果数据还没有来得及读取就有新数据送来，原来的数据自动被新发来的数据覆盖，当DSP外部接口读信号变低时，接口模块把并行数据放在数据总线上以供DSP读取。

步骤三、在DSP开发软件CCS中对DSP外部接口XINTF的参数进行设置，其参数设置包括读取起始时间、活跃时间、收尾时间设置，外部接口时钟XTIMCLK与DSP系统时钟SYSCLKOUT设置及扩展存取时间XREADY设置。中通过设置XZCSx为低电平为外部接口选择一个映射区，根据各个映射区的地址范围，在CCS的.asm文件中为所选择的映射区分配存储地址，FPGA中的并行数据存储区即被映射在这个存储区中。

步骤四、在CCS主程序中定义指针类型数组，并把该数组定位到上一步在.asm文件中为映射区分配的储存区间里，配置一个定时器中断程序,配置好中断时间,使一定时间定时器中断一次，并在中断程序中读取指针数组的值，读取的数据即为FPGA中滤波器的输出数据。

当将此发明应用到逆变器电压输出基波提取时，可以不必在DSP中设置定时器中断，直接利用产生PWM时的上溢或下溢中断，直接在中断中读取采用出来的数据，一个周期读取的数据即为电压的基波，一个周期内的采样值应该是一正弦波，图9是采用Σ-Δ采样的方法提取电压基波实验实现时的输入和输入波形，其中(a)是从逆变器中输出的电压波形，其为两电平的脉冲波，作为Σ-Δ采样的输入；(b)是Σ-Δ采样的输出波形，其为理想的正弦波，可应用到电机控制中。

Σ-Δ型采用了过采样技术，过采样就是使用远大于乃奎斯特采样频率的频率对输入信号采样。设系统原来的采样频率为                                               

，若将采样频率提高到

，K称为过采样比率，而且保证K>1。

对未采用过采样计数得到的信号进行FFT分析，从FFT分析得到的结果可以看到，在0到之间有一个幅值较大的基频信号和一系列频率的随机噪声，如图1所示，这里的量化噪声，主要是由于有限的模数转换器分辨率造成的。

基频信号的功率与所有频率的噪声的RMS功率之和的比值就是信噪比（SNR）。为了改善信噪比，更好的复现输入信号，一般做法是提高模数转换器的采样位数。

如果采用过采样计数，则采样频率为Kf _s。对采样得到的信号FFT分析，在图2中可以看出虽然信噪比基本未变，但是随机噪声的基值变小，分布在0-Kf _s/2的范围内，有很大部分噪声分布在高频的频带内，加入数字滤波器就可以滤除对应的量化噪声。

Σ-Δ转换器利用这一原理，在一位模数转换器之后进行数字滤波，则大部分位于数字滤波器带宽之外的噪声将被滤除，这样可以降低RMS噪声。

从以上分析可以看出，提高过采样的倍数可以调高SNR，相当于提高采样的分辨率即采样位数。

Σ-Δ模数转换器与传统的模数转换不同，它是根据前一采样值与后一采样值之差进行量化编码，通常采用1位的量化器，避免了传统模数转换面临的困难。另一方面，它采用了极高的采样速率和Σ-Δ调制技术，可以获得极高的分辨率。Σ-Δ采样芯片的核心是Σ-Δ变换器，它是输出一串0和1的方波脉冲，在一个测量周期中，1脉冲的总宽度与测量周期T _p的比值和输入模拟量在这个周期中的平均值成比例。附图3是Σ-Δ调制器原理图，它是一个由积分器I ₁、I ₂，比较器及1位数模转换器构成的闭环系统。1位数模变换器输出X ₆的波形与Σ-Δ变换器输出X ₅相同。

Σ-Δ调制器以采样速率输出1位数据流，频率可高达MHz量级。数字滤波和抽取的目的是从该数据流中提取出有用的信息，并将数据速率降低到可用的水平。Σ-Δ模数转换器中的数字滤波器对1位数据流求平均，滤除目标带宽以外的量化噪声，并改善数模转换器的分辨率。数字滤波器决定了信号带宽、建立时间和阻带抑制。

Σ-Δ转换器中广泛采用的滤波器拓扑是Sinc ^K ，一种具有的低通特性的滤波器。其结构原理图如图4中所示，这种滤波器的一个主要优点是具有陷波特性，可以将陷波点设在和电力线相同的频率，抑制其干扰。陷波点与输出数据速率（转换时间的倒数）直接相关。例如Sinc³滤波器的建立时间三倍于转换时间。当陷波点设在50Hz时（50Hz 数据速率），建立时间为3/50Hz，即60ms。有些应用要求更快的建立时间，而对分辨率的要求较低。

Sinc ^K 数字滤波器是在高速Σ-Δ采样芯片采样的脉冲下执行级联K阶的累加器，后面跟着在低的抽频率(抽取频率为f _s/M，f _s为Σ-Δ采样芯片采样频率，M为抽取率)下执行级联K阶的差分器。

Σ-Δ调制器的时钟采样频率f _s、抽取率M和输出数据的频率f _Data的关系为

                                     (1)

Sinc ^K 滤波器阶数K的选择必须先知道滤波器前端Σ-Δ调制器的阶数，Sinc ^K 滤波器的阶数至少要比Σ-Δ调制器的阶数大1，以防止边带外过度失真的噪音调制器进入基带。

                                (2)

Sinc ^K 滤波器输出数据的位数是输入数据位数的n倍，输入数据时1位的，所以n也是输出数据的位数。n的大小由Sin滤波器的阶数K和抽取率M决定，三者满足关系

                                      (3)

Sinc ^K  滤波器内部总线的位数需要比输出数据位数大1，即满足

                              (4)

Sinc ^K 滤波器在抽取数据滤波的同时也产生直流增益Gain_DC，直流增益的大小满足

                                   (5)

Sinc ^K 滤波器产生的固定时间延时为

                                     (6)

Sinc ^K 滤波器应包含三个模块：抽取时钟信号发生模块、Sinc ^K 滤波模块及与DSP进行并行通信的通信模块。每个模块独立完成一个功能。

当此发明用于提取逆变器电压输出基波时，首先应知道逆变器的开关频率f，开关频率f采样频率f _s抽样率M应满足关系

                                       (7)

当在电机控制中提取电压基波时，设置抽样率，使滤波器的量化时间周期等于逆变器的开关周期，量化出来的数据再用光滑曲线连起来。

Claims (1)

1.一种矿井提升机交流调速系统高精度快速模拟量采样方法，其特征是：该采样方法包括高精度快速采样的电路，电路有Σ-Δ调制功能的模块、用于滤波的FPGA及用于控制的DSP构成，其中Σ-Δ调制功能的模块输出为脉冲流Mdate和高频的采样时钟输入信号Mclk，二者作为FPGA中滤波器的输入，FPGA与DSP通过DSP外部接口XINTF通信；所述的FPGA为现场可编程门阵列；所述的DSP为数字信号处理器；所述的XINTF为外部扩充存储器空间；

本发明实施方式具体包括以下步骤：

步骤一、设计合适的具有Σ-Δ调制功能的模块，使其差分输入范围及采样速率能满足实际需求；根据所选采样芯片的差分输入范围，采用模拟放大器设计调理电路，使其能满足需要采样的模拟信号输入；输入的模拟信号经过调理电路后将±5V的输入电压范围变成0.5V-2.5V，避开了ADC转换器的非线性区，并在其中加入了滤波电路，滤除了输入中的高频分量；

步骤二、选择处理速度较快的FPGA，在FPGA中设计滤波程序，滤波器采用Sinc ^K 数字滤波器，滤波器的输入信号是由Σ-Δ采样功能的芯片输出的输出脉冲流Mdate、Σ-Δ调制器的采样信号Mclk；Sinc³滤波器滤波的具体实现方法为：

抽取时钟信号Cnr是由输入信号Mclk和抽样率M决定的，钟信号Cnr是输入信号Mclk的M次分频；当在电机控制中提取电压基波时，抽取时钟信号Cnr的频率一定要和功率开关管器件的开关频率相同；

滤波模块是先对输出脉冲流Mdate在输入信号Mclk时钟脉冲下进行K阶的累加，再对累加结果在抽样时钟信号Cnr的脉冲下进行K阶的差分；

与DSP并行接口模块是把滤波模块的输出结果按照并行方式放在一个寄存器里，抽样率取值过大，会造成滤波后数据位数过长，此时在不影响采样精度的情况下可以把数据低位舍去，同时直流增益Gain_DC与剩余数据位数相对应；如果数据还没有来得及读取就有新数据送来，原来的数据自动被新发来的数据覆盖，当DSP外部接口读信号变低时，接口模块把并行数据放在数据总线上以供DSP读取；

步骤三、在DSP开发软件CCS中对DSP外部接口XINTF的参数进行设置，其参数设置包括读取起始时间、活跃时间、收尾时间设置，外部接口时钟XTIMCLK与DSP系统时钟SYSCLKOUT设置及扩展存取时间XREADY设置；中通过设置XZCSx为低电平为外部接口选择一个映射区，根据各个映射区的地址范围，在CCS的.asm文件中为所选择的映射区分配存储地址，FPGA中的并行数据存储区即被映射在这个存储区中；

步骤四、在CCS主程序中定义指针类型数组，并把该数组定位到上一步在.asm文件中为映射区分配的储存区间里，配置一个定时器中断程序,配置好中断时间，使一定时间定时器中断一次，并在中断程序中读取指针数组的值，读取的数据即为FPGA中滤波器的输出数据；

当将此发明应用到逆变器电压输出基波提取时，可以不必在DSP中设置定时器中断，直接利用产生PWM（脉宽调制）脉冲时的上溢或下溢中断，直接在中断中读取采用出来的数据，一个周期读取的数据即为电压的基波，一个周期内的采样值应该是一正弦波，采用Σ-Δ采样的方法提取电压基波实验实现时的输入和输入波形，其中(a)是从逆变器中输出的电压波形，其为两电平的脉冲波，作为Σ-Δ采样的输入；(b)是Σ-Δ采样的输出波形，其为理想的正弦波，可应用到电机控制中。

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