CN1104693C - 运算器 - Google Patents

Abstract

第一和第二一位A/D变换器可将正比于测量系统电压和电流的各输入电压分别变换成一位码；第一和第二双向计数器在各时钟端子处的升降计数是根据所述的各一位码来控制的；寄存器在通常输入数据之前保存一时钟数据，并且输出数据；加法-减法器，在第一和第二一位A/D变换器的各输出数据及所述各输出数据“异-或”逻辑值的控制下加/减所述第一和第二双向计数器的各输出数据及入/出所述寄存器输出数据的数值1，并输出正比于各输入电压的积到寄存器；加法器可累计寄存器的输出数据。

Description

运算器

本发明涉及一种运算器，用以根据测量系统的电压和电流来计算电功率或电能。

对于现有技术中用以计算电功率或电能的运算器来说，已存在这种运算器，例如图1中所示。在图1中，参考标记T1，T2表示输入端子，其分别输入有各电压V1，A1，它们均正比于测量系统的电压和电流；201，202表示第一和第二A/D变换器，用以将电压V1，A1转换成各数字值；和203表示一CPU，其根据软件以预定时间间隔将由第一和第二A/D变换器201，202所输出的数字值相乘并累计。该运算器可计算电功率W＝V1·A1cos ψ。因此，通常运算器如果其累计电功率超过一定周期可起功率表的作用，并然后将累计的电功率变为每单位时间的电功率，而如果其根据相对于时间的无穷整数计算电功率年，则其还可起电度表的作用。

相反，如果无功功率应由运算器计算，由于必须计算Q＝V1·A1sin ψ，则要求90°的相移。在现有技术中，CPU203已经可以处理电压V1的相移过程以计算无功功率，因为电压V1在实际应用中很容易进行相移。然而，在电功率和无功功率二者读必须由现有技术中的运算器来计算的情况下，就会存在如下的各种问题。

(a)由于乘积已经根据包含在CPU中的软件完成了，所以要花许多时间来处理乘法指令。

(b)软件要忙于计算，因为乘积已经根据包含在CPU中的软件完成了，使得难以使CPU完成其他任务。

(c)难以增加抽样频率，因为由于使用A/D变换器使A/D转换要花许多时间。还有，如果为了改进转换精度必须增加A/D变换器所要求的位数，那么它要花许多时间来变换，另外运算器会很贵。

再有，特别是，在计算无功功率的情况下，由于电压V1的数据是根据包含在CPU中的软件来相移的，所以，如果A/D变换器的输出是16位数据的话，那么所有16位都必须进行相移。还有另一个问题，就是需要复杂的处理和过量的存储器和寄存器。

本发明就是在上述情况下做出的，本发明的目的就是提供一种运算器，使它能够借助于硬件将功率表和电度表构成一整体，或通过减少软件处理以减小CPU的尺寸，如此获得低成本的系统，如果形成LSI，则可减小运算器的尺寸，因为只有很少的模拟器件如此获得在这方面的低成本，并且通过较大增加抽样频率可获得较高精度的性能。

本发明的另一目的就是提供一种运算器，它只通过将简单的相移电路作为硬件加到用于计算有效功率的上述运算器上就能够计算无功功率。

为了实现上述目的，提供一种运算器，它包括第一位A/D变换器和第二一位A/D变换器，用以将各正比于测量系统电压和电流的输入电压分别变换成一位码；第一升降计数器和第二升降计数器，它在各时钟端子处的升降计数是根据所述的一位码来控制的，其中一位码是由所述第一一位A/D变换器和第二一位A/D变换器输出的，并且用以输出所述各输入电压的A/D变换值；一寄存器，用以保存数据，其数据通常是按一时钟输入数据的头，并且用以输出所述数据；一加法-减法器，用以在所述第一一位A/D变换器和第二一位A/D变换器的各输出数据以及所述各输出数据“异-或”逻辑值的控制下加/减所述第一升降计数器和第二升降计数器的各输出数据以及入/出所述寄存器输出数据的数值1，用以输出运算数据到所述寄存器，其运算数据正比于所述各输入电压的积；和一加法器，用以累计所述寄存器的所述输出数据。

按照上述结构，正比于测量系统的电压和电流的的各输入电压借助于第一一位A/D变换器和第二一位A/D变换器而被变换成各一位码。各输入电压的A/D变换值可通过第一升降计数器和第二升降计数器来获得。正比于输入电压的积的计算数据可根据A/D变换数值获得。电能(瓦时)可借助于加法器将计算数据相加而测得。由于电能运算器可以由所有硬件来构成，因此可完成计算而不会受到包含在CPU中的软件的干扰。由于只需要很少的器件，即只需要一位A/D变换器，作为模拟部分，所以可以如果形成LSI则可使运算器做得尺寸很小。另外，如果使抽样频率较高，则可在A/D变换器部分中获得较高精度的操作。

在本发明优选实施例中，由所述加法器输出的数据以预定的时间间隔被清除。按照这种结构，可以完成电功率运算器。

为了实现上述目的，除上述结构以外，还可以提供一种运算器，其进一步包括装在所述第一一位A/D变换器和所述第一升降计数器之间的延时电路，用以将所述第一位A/D变换器的输出数据延时输入电压的1/4相时间，其中输入电压正比于所述测量系统的所述电压，以便将延时的输出数据输出给所述的第一升降计数器。

按照这种结构，可以完成无功电能运算器，，其具有与上述电能运算器同样的优点。

为了实现上述目的，除了上述结构以外，还可提供一运算器，它进一步包括一频率检测电路，用以顺序地检测正比于所述检测系统的所述电压的所述输入电压频率，并用以将所述频率的信息提供给所述延时电路。

按照这种结构，即使测量系统的电压频率改变，仍可精确地完成1/4相的精确时间延迟。

在本发明的优选实施例中，所述延时电路包括多个移位寄存器，其串联连接，并且与作为参考信号的时钟φ同步操作，而且所述第一一位A/D变换器的输出信号被输入到所述多个移位寄存器的第一级中，一解码器，用以将所述频率检测电路的输出信号解码，多个“与”门，其具有一端子用于接收所述解码器的输出信号，另一端子用以接收所述多个移位寄存器的各输出信号，和“或”门，用以接收所述多个“与”门的各输出信号。

在本发明的优选实施例中，由所述加法器输出的数据以预定的时间间隔被清除。按照这种结构，可完成无功功率运算器。

在本发明的优选实施例中，至少所述第一升降计数器，所述第二升降计数器，所述寄存器，所述加法-减法器，和所述加法器的部分功能是依照CPU的软件完成的。

按照这种结构，可完成运算器，其能够以至少比现有技术的运算器精度高成本低地来计算电能，电功率，无功电能，和无功功率。

通过下面详细的描述同时结合附图来阅读将使本发明的特征，原理和应用变得更为清楚。

在附图中：

图1是一方框电路图，其表示现有技术的运算器；

图2是一方框电路图，其表示按照本发明第一实施例的运算器的结构；

图3A-3G是曲线图，其表示各个部分上的波形，用以解释按照本发明第一实施例的运算器的操作；

图4A-4D是曲线图，其表示按照本发明在加法减法器中加法和减法计算的意义；

图5是方框电路图，其表示按照本发明第二实施例的运算器的结构；

图6是方框电路图，其表示按照本发明第三实施例的运算器的结构；和

图7是一电路图，其表示用于按照本发明第三实施例的运算器中的延时电路的一实例。

下面将参照附图详细说明本发明的各实施例。

图2表示按照本发明第一实施例的运算器的结构。在图2中，参考标号T1，T2表示输入端了，其输入有与测量系统的电压和电流成正比的各电压V1，A1。参考标号101，102表示第一和第二一位A/D变换器，称Δ调制器，其中分别组成有比较器103，104，积分器105，106，和D型触发器107，108，并且其将输入电压V1，T1分别编码(解码)成为脉冲序列f(n)，g(n)并然后将其输出。第一和第二一位A/D变换器101，102的输出计时是与时钟φ同步确定的。特别是，在第一(或第二)一位A/D变换器101(或102)中，比较器103(或104)在时钟φ的增长时间下将积分器105(或106)的输出电压F(n)(或G(n))与输入电压V1(或A1)进行比较，然后如果V1＞Fa(n)(或A1＞Ga(n))的话则通过D型触发器107(或108)输出H电平信号，并随后通过+Δv增加积分器105(或106)的输出。相反，如果V1＜Fa(n)(或A1＜Ga(n))的话比较器103(或104)则通过D型触发器107(或108)输出L电平信号，并随后通过-Δv增加即通过+Δv减少积分器105(或106)的输出。参考标号109，110表示第一和第二升降计数器，其中根据一位A/D变换器101，102的输出f(n)，g(n)来控制升/降计数，并且计时钟φ的数。第一和第二升降计数器109，110的输出被表示为Fd(n-1)，Gd(n-1)，其是所述各输入电压V1，A1的A/D变换的数值。参考标号111表示“异”门，其输出第一和第二一位A/D变换器101，102输出f(n)，g(n)的异输出h(n)。参考标号112表示加法减法器，其加和减四个输入A，B，C，D(即寄存器113的输出值W(n-1)，第一升降计数器109的输出值Fd(n-1)，第二升降计数器110的输出值G1(n-1)，和数值1)。对于加法-减法器112的输入R，C，和D，可根据输入到加法-减法器112的(+/-)端子中的各信号(即g(n)，f(n)，h(n))来确定或加和减。也就是说，如果(+/-)端子处于H电平下则完成加法，而如果(+/-)端子处于L电平下则完成减法。加法-减法器112的输出可表示为W(n)，它正比于瞬时输入电压的积V1·A1。参考标号113表示一寄存器，其根据时钟φ锁定加法-减法器112的信号W(n-1)，它是按一时钟输出W(n)的头。参考标号114表示一加法器，其在时钟φ的计时下，完成寄存器113的输出W(n-1)和由零到一个时标以前加法器114本身总数的加法，即W(i)的累计值，它是由1到i的W(i)的(n-1)的累计。因此，可以获得瞬时输入电压V1，A1相乘值的累计值∫W(i)。

下面将参照图3A-3G来说明如上所构成的运算器的操作。图3A-3G表示运算器各部分的波形。图3A中的V1和图3G中的A1是电压，其分别正比于测量系统的电压和电流。图3C中的f(n)和图3F中的g(n)是分别通过Δ调制的V1，A1所获得的脉冲，脉冲的值只限于+1或-1。图3B中的Fa(n)和图3E中的Ga(n)是第一和第二一位A/D变换器101，102中积分器105，106的输出，它们是各输入电压V1，A1的编码值。其中图3G中的n表示图3A至图3F中的第n级。

按照第一实施例运算器的目的就是计算输入电压的积V1·A1。由于V1实质上与F(n)相等，并且A1实质上与G(n)相等，所以可确定F(n)·G(n)＝W(n)。假设第一一位A/D变换器101达到n次操作的输出位f(1)，f(2)，f(3)，...，f(n)，积分器105的输出电压Fa(n)可以在此时用下式表示

Fa(n)＝(f(1)+f(2)+f(3)+...+f(n))·Δv  ...(1)

另外，由于第一升降计数器109输出的升降计数是通过f(n)控制以加算时钟φ的数，所以由输出可导出值Fd，它是数字编码Fa(n)。但第(n-1)值Fa(n-1)代替值Fd(n)将可与时钟φ共同输出。这里所计算的值F(n)·G(n)＝W(n)可由下式表示

W(n)＝F(n)·G(n)

＝(f(1)+f(2)+f(3)+...+f(n))·(g(1)+g(2)+g(3)+...+g(n))

＝(F(n-1)+f(n))·(G(n-1)+g(n))              ...(2)

其中由于等式(2)中的f(n)＝±1和g(n)＝±1，所以等式(2)可以通过下列四种情况(I)至(IV)表示。

(I)如果f(n)＝+1和g(n)＝+1，那么

   W(n)＝(F(n-1)+f(n))·(G(n-1)+g(n))

        ＝F(n-1)·G(n-1)+F(n-1)+G(n-1)+1

        ＝W(n-1)+F(n-1)+G(n-1)+1    ...(3)

(II)如果f(n)＝+1和g(n)＝-1，那么

   W(n)＝(F(n-1)+f(n))·(G(n-1)+g(n))

        ＝F(n-1)·G(n-1)-F(n-1)+G(n-1)-1

        ＝W(n-1)-F(n-1)+G(n-1)-1    ...(4)

(III)如果f(n)＝-1和g(n)＝+1，那么

   W(n)＝(F(n-1)+f(n))·(G(n-1)+g(n))

        ＝F(n-1)·G(n-1)+F(n-1)-G(n-1)-1

        ＝W(n-1)+F(n-1)-G(n-1)-1    ...(5)

(IV)如果f(n)＝-1和g(n)＝-1，那么

   W(n)＝(F(n-1)+f(n))·(G(n-1)+g(n))

        ＝F(n-1)·G(n-1)-F(n-1)-G(n-1)+1

        ＝W(n-1)-F(n-1)-G(n-1)+1    ...(6)

因此，在加法-减法器112的输出数据W(n)通过利用时钟φ的一时钟延迟而由寄存器113抽取作为W(n-1)以后，如果加和减寄存器113的输出数据W(n-1)的话，第一升降计数器109的输出数据Fd(n-1)，第二升降计数器110的输出数据Gd(n-1)，和数值1可通过加法-减法器112完成，然后可计算W(n)。

参照图4A至4D，在这里将清楚地说明加和减计算的意义。上述情况(I)至(IV)分别对应于图4A至4D。在每个附图中，由实线所围绕的部分对应于W(n)，并且由虚线所围绕的部分对应于W(n-1)。右下斜线部分对应于F(n-1)，并且左下斜线部分对应于G(n-1)。

在上述情况(I)中，如图4A所示，为了获得W(n)，即使将F(n-1)和G(n-1)加到W(n-1)中，仍会使缺少1出现，因此要加1。在上述情况(II)中，如图4R所示，为了获得W(n)，当从W(n-1)中减F(n-1)，并将G(n-1)加到结果中时，则会出现多加1，因此要减1。在上述情况(III)中，如图4C中所示，为了获得W(n)，当将F(n-1)加到W(n-1)中，并将G(n-1)从结果中减去时，则会出现多加1，因此要减1。在上述情况(IV)中，如图4D中所示，为了获得W(n)，当从W(n-1)中减去F(n-1)和G(n-1)时，会出现缺少1，因此要加1。

各输出数据Fd(n-1)，Gd(n-1)和1的加和减可分别通过g(n)，f(n)，h(n)(即f(n)和g(n)的异值)来控制。因此，加法-减法器112的输出数据可导出值W(n)，其正比于输入电压的积V1·A1。另外，由于该W(n)是V1，A1第n次瞬间相乘值，因此需要V1·A1＝W(n)或W(n-1)的累计值，以计算实际的电功率和电能。最后，加法器114完成W(n-1)相加的累计，并输出加法器114本身的数据，即i的W(i)由1至(n-2)的累计值。

在具有上述结构及优点的第一实施例中，在加法器114完成无限累计的情况下，可完成用以计量电能的电能运算器。如上所述，按照第一实施例，由于电能运算器可通过所有硬件来构成，所以可完成计算而不受包含在CPU中的软件的影响，从而使CPU的尺寸减小。由于只需要很少的器件即只需要一位A/D变换器作为模拟器件，如果将其制造成LSI的话，则可将运算器制成尺寸很小，从而使运算器的成本降低。另外，如果使抽样频率较高，则可在A/D变换器部分中获得较高精度的操作。

此外，如果每次按一定固定时间即经过一秒，或每次计算待测交变信号的若干周期来清除加法器114，并然后将所得累计信号变为单位时间值，则可完成电功率运算器，用以计量电功率。

另外，如果部分或整个处理过程是在第一和第二升降计数器109，110进行阶段借助CPU的软件来完成，那么就可以以低成本制成电能运算器或电功率运算器。特别是，在加法-减法器112进行阶段借助于CPU的软件来完成是使用和有效的。

在第一实施例中，可将加法-减法器112的输出W(n)用以代替寄存器113的输出W(n-1)，作为加法器14的输入数据。如果Δ调制器(一位A/D变换器101，102)是由∑Δ调制器组成，按上述方法也可获得同样的操作和优点。

图5表示按照本发明第二实施例的运算器的结构，其能计算无功功率或无功电能。如前所述，虽然为计算无功功率或无功电能需要90°的相移，但在第二实施例中在第一位A/D变换器101和第一升降计数器109之间可提供延时电路115，例如，延时电路115可由移位寄存器，数字PLL，CCD等组成。延时电路115可将第一一位A/D变换器101的输出f(n)延时到被输入到端子T1信号的1/4相时(即如果信号的频率为50Hz则为5ms)，然后将延时信号f(n)作为信号fr(n)而输出。

第一和第二一位A/D变换器101，102，第一和第二升降计数器109，110，加法-减法器112，寄存器113，和加法器114的操作类似于第一实施例中所用的各部分。然而，在第二实施例中，由于信号f(n)借助于延时电路115而相移90°，所以可计算无功功率或无功电能。

图6表示按照本发明第三实施例的运算器的结构。在第三实施例中，可进一步将频率检测电路116加到第二实施例的结构中。频率检测电路116顺序地检测信号V1的频率，并然后将产生的信息提供给延时电路115。由于延时电路115可通过频率检测电路116接收信号V1的频率信息，所以信号f(n)的相移可精确地进行。

图7表示在本发明第三实施例中延时电路115的详细结构。在图7中，延时电路115包括许多相互串联连接的移位寄存器122，并基于时钟φ作为参考信号而操作，并且第一一位A/D变换器101的输出信号f(n)被输入给第一级移位寄存器；解码器121，用以将由频率检测电路116的输出信号解码；多个与门123，其具有一输入端，用以分别接收解码器121的输出信号，和另一输入端，用以分别接收多个移位寄存器122的输出信号；和或门124，用以接收来自多个与门123的各输出信号。

与门123和或门124可以选择多个移位寄存器122中适当级的输出，并然后将输出作为信号fr(n)而输出。按照这种结构，即使信号V1的频率波动，信号fr(n)也可根据由频率检测电路116所提供的频率信息而精确地进行相移。

应当理解，本发明的许多改型和变形对于本技术领域的普通专业人员来说将是明显的，在后续权利要求的保护范围中将试图包含这种改型和变形。

Claims (14)

1、一种运算器，它包括：

第一一位A/D变换器和第二一位A/D变换器，用以将正比于测量系统电压和电流的相应输入电压分别变换成一位码；

第一双向计数器和第二双向计数器，它在各时钟端子处的升降计数是根据所述的一位码来控制的，其中一位码是由所述第一一位A/D变换器和第二一位A/D变换器输出的，并且用以输出所述各输入电压的A/D变换值；

一寄存器，用以将当前输入数据之前的数据保持一个时钟，并且输出所述数据；

一加法-减法器，用以在所述第一一位A/D变换器和第二一位A/D变换器的各输出数据以及所述各输出数据“异-或”逻辑值的控制下加/减所述第一双向计数器和第二双向计数器的各输出数据以及入/出所述寄存器输出数据的数值1，用以输出运算数据到所述寄存器，其运算数据正比于所述各输入电压的积；

和一加法器，用以累计所述寄存器的所述输出数据。

2、按照权利要求1的运算器，其特征在于由所述加法器所输出的数据以预定时间间隔清除。

3、按照权利要求1的运算器，其特征在于进一步包括装在所述第一一位A/D变换器和所述第一双向计数器之间的延时电路，用以将所述第一一位A/D变换器的输出数据延时输入电压的1/4相时间，其中输入电压正比于所述测量系统的所述电压，以便将延时的输出数据输出给所述的第一双向计数器。

4、按照权利要求3的运算器，其特征在于进一步包括一频率检测电路，用以顺序地检测所述输入电压频率，其正比于所述检测系统的所述电压的，并用以将所述频率的信息提供给所述延时电路。

5、按照权利要求4的运算器，其特征在于所述延时电路包括，

许多相互串联连接的移位寄存器，并与时钟φ作为参考信号同步操作，并且所述第一一位A/D变换器的输出信号被输入给所述移位寄存器的第一级；

一解码器，用以将所述频率检测电路的输出信号解码；

多个与门，其具有一输入端，用以分别接收所述解码器的输出信号，和另一输入端，用以分别接收所述多个移位寄存器的输出信号；和

一或门，用以接收所述多个与门的各输出信号。

6、按照权利要求3的运算器，其特征在于由所述加法器所输出的数据以预定时间间隔清除。

7、按照权利要求4的运算器，其特征在于由所述加法器所输出的数据以预定时间间隔清除。

8、按照权利要求5的运算器，其特征在于由所述加法器所输出的数据以预定时间间隔清除。

9.一种运算器，包括：

第一一位A/D变换器和第二一位A/D变换器，用以将正比于测量系统电压和电流的相应输入电压分别变换成一位码；

第一双向计数器和第二双向计数器，它在各时钟端子处的升降计数是根据所述的一位码来控制的，其中一位码是由所述第一一位A/D变换器和第二一位A/D变换器输出的，并且用以输出所述各输入电压的A/D变换值；

一个CPU，用于将当前输入数据之前的数据保持一个时钟，加/减所述第一和第二双向计数器的相应输出数据，以及在所述第一1比特A/D变换器和第二1比特A/D变换器控制下的一个去往/来自保持数据的数字值，和所述相应输出数据的一个异或值，以获得一个正比于所述相应输入电压乘积的算术数据，保持算数数据并对保持数据积分。

10.根据权利要求9所述的运算器，其特征在于，以预定的时间间隔清除所述CPU的数据输出。

11.根据权利要求9所述的运算器，进一步包括一个提供在所述第一1比特A/D变换器和所述第一双向计数器之间的延迟电路，用于将所述第一1比特A/D变换器的输出数据延迟输入电压的1/4相位时间，其直接正比于所述测量系统的所述电压，并输出经延迟的输出数据到所述第一双向计数器。

12.根据权利要求11所述的运算器，进一步包括一个频率检测电路，用于顺序检测所述输入电压的频率，所述输入电压直接正比于所述测量系统的所述电压，并用于提供所述频率的的信息给所述延迟电路。

13.根据权利要求12所述的运算器，其中所述延迟电路包括：

多个串联并和作为参考信号的时钟φ同步的移位寄存器，所述第一1比特A/D变换器的输出信号被输入到所述多个移位寄存器的第一级，

用于对所述频率检测电路的输出信号进行解码的解码器，

多个AND门，每个门都有一个输入端，用于接收所述解码器的一个输入信号，和另一个输入端，用于接收所述多个移位寄存器的相应输出信号，和

一个OR门，用于接收所述多个AND门的相应输出信号。

14.根据权利要求11-13任意之一所述的运算器，其中在预定的时间间隔清除所述CPU的数据输出。

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