JP3022595B2 - 電子式電力量計 - Google Patents
電子式電力量計Info
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- JP3022595B2 JP3022595B2 JP2337072A JP33707290A JP3022595B2 JP 3022595 B2 JP3022595 B2 JP 3022595B2 JP 2337072 A JP2337072 A JP 2337072A JP 33707290 A JP33707290 A JP 33707290A JP 3022595 B2 JP3022595 B2 JP 3022595B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子式電力量計に関し，特に電圧及び電流を
それぞれディジタルデータに変換し，両データの積を積
分して積算電力量を得る電力量計に関する。
それぞれディジタルデータに変換し，両データの積を積
分して積算電力量を得る電力量計に関する。
［従来の技術］ 第６図は従来の電子式電力量計の構成を示す図であ
り，電圧信号，電流信号に含まれる不要な周波数成分を
除去するフィルタ1,2と，フィルタ1,2より出力される信
号をそれぞれ２値化するΔΣ変調器によるA/Dコンバー
タ3,4と，その出力のハイ，ロウをカウントするアップ
ダウンカウンタ25,26と，アップダウンカウンタ25,26の
出力をラッチするラッチ回路27,28と，このラッチ回路2
7,28の出力を乗ずる乗算器29と，乗算器29の出力を累積
加減算する累積加減算器30と，累積加減算器30のキャリ
ー出力とボロー出力によりそれぞれアップダウンカウン
トしキャリーが出力されたとき任意の値をプリセット可
能なアップダウンカウンタ14と，アップダウンカウンタ
14の出力を積算するアップダウン15と，アップカウンタ
15の内容を表示する表示部16を有している。上記のアッ
プダウンカウンタ30としては実開平２−64236号公報に
示されたパルスカウンタ回路を用いるが，この回路はア
ップパルス入力とダウンパルス入力とを備えマイクロコ
ンピュータにより加減算を行うパルスカウンタ回路であ
って、データのプリセットが可能なプリセッタブル回路
を付加してヒステリシス特性を持たせたもので，アップ
パルス入力とダウンパルスが頻繁に入力されるときは両
入力のさ差分の数だけしか出力されないので、マイクロ
コンピュータでの処理回数が少なくて済む特性を有する
アップダウンカウンタである。
り，電圧信号，電流信号に含まれる不要な周波数成分を
除去するフィルタ1,2と，フィルタ1,2より出力される信
号をそれぞれ２値化するΔΣ変調器によるA/Dコンバー
タ3,4と，その出力のハイ，ロウをカウントするアップ
ダウンカウンタ25,26と，アップダウンカウンタ25,26の
出力をラッチするラッチ回路27,28と，このラッチ回路2
7,28の出力を乗ずる乗算器29と，乗算器29の出力を累積
加減算する累積加減算器30と，累積加減算器30のキャリ
ー出力とボロー出力によりそれぞれアップダウンカウン
トしキャリーが出力されたとき任意の値をプリセット可
能なアップダウンカウンタ14と，アップダウンカウンタ
14の出力を積算するアップダウン15と，アップカウンタ
15の内容を表示する表示部16を有している。上記のアッ
プダウンカウンタ30としては実開平２−64236号公報に
示されたパルスカウンタ回路を用いるが，この回路はア
ップパルス入力とダウンパルス入力とを備えマイクロコ
ンピュータにより加減算を行うパルスカウンタ回路であ
って、データのプリセットが可能なプリセッタブル回路
を付加してヒステリシス特性を持たせたもので，アップ
パルス入力とダウンパルスが頻繁に入力されるときは両
入力のさ差分の数だけしか出力されないので、マイクロ
コンピュータでの処理回数が少なくて済む特性を有する
アップダウンカウンタである。
次に動作について説明する。一例としてA/Dコンバー
タ3,4からのシリアルデータが８データ出力される度に
１回電圧データ，電流データを乗算した場合について説
明する。
タ3,4からのシリアルデータが８データ出力される度に
１回電圧データ，電流データを乗算した場合について説
明する。
アップダウンカウンタ25,26は８個のデータが順に入
力される時ハイレベルであれば＋１アップし，ロウレベ
ルであれば−１ダウンするという動作を行なう。したが
って例えば８個のすべてがハイ（“High"）なら＋8,8個
のすべてロウ（“Low"）なら−８となり，「＋８−０＝
＋８」，「＋７−１＝＋６」，「＋６−２＝＋４」，
「＋５−３＝＋２」，「＋４−４＝０」，「＋３−５＝
−２」，「＋２−６＝−４」，「＋１−７＝−６」，
「±０−８＝−８」の９のレベルのいずれかを示すこと
になる。よって一例として電圧側が「＋６−２＝＋
４」，電流側が「＋５−３＝＋２」とすれば，乗算結果
は４×２＝８と表わされる。尚これは電圧，電流各々の
８データをv0〜v7，i0〜i7とした場合に （v0＋v1＋v2＋v3＋v4＋v5＋v6＋v7）×（i0＋i1＋i2＋
i3＋i4＋i5＋i6＋i7） を計算したことになる。
力される時ハイレベルであれば＋１アップし，ロウレベ
ルであれば−１ダウンするという動作を行なう。したが
って例えば８個のすべてがハイ（“High"）なら＋8,8個
のすべてロウ（“Low"）なら−８となり，「＋８−０＝
＋８」，「＋７−１＝＋６」，「＋６−２＝＋４」，
「＋５−３＝＋２」，「＋４−４＝０」，「＋３−５＝
−２」，「＋２−６＝−４」，「＋１−７＝−６」，
「±０−８＝−８」の９のレベルのいずれかを示すこと
になる。よって一例として電圧側が「＋６−２＝＋
４」，電流側が「＋５−３＝＋２」とすれば，乗算結果
は４×２＝８と表わされる。尚これは電圧，電流各々の
８データをv0〜v7，i0〜i7とした場合に （v0＋v1＋v2＋v3＋v4＋v5＋v6＋v7）×（i0＋i1＋i2＋
i3＋i4＋i5＋i6＋i7） を計算したことになる。
［発明が解決しようとする課題］ この従来の電子式電力量計では，回路構成が複雑なア
ップダウンカウンタを多用し，又，乗算器も並列乗算の
為，回路が大きくなりかつ符号処理も複雑となる。
ップダウンカウンタを多用し，又，乗算器も並列乗算の
為，回路が大きくなりかつ符号処理も複雑となる。
［課題を解決するための手段］ 本発明の電子式電力量計は，入力電圧信号、入力電流
信号に対応した信号を入力し，不要な周波数成分を除去
する第1,第２のフィルタと，前記第1,第２のフィルタの
出力を入力し２値化されたシリアルデータを出力する，
ΔΣ変調器による第1,第２のA/Dコンバータと，前記Δ
Σ変調器による第1,第２のA/Dコンバータからのシリア
ルデータ中のハイレベルの数を一定期間それぞれカウン
トする第１、第２のアップカウンタと，前記第１のアッ
プカウンタの出力とラッチしスイッチ制御信号を出力す
るプリセッタブルアップカウンタと，前記第２のアップ
カウンタの出力データをラッチするラッチ回路と，前記
ラッチ回路の出力データを変換するデータ変換器と，前
記プリセッタブルアップカウンタの出力するスイッチ制
御信号により制御され，前記ラッチ回路の出力と前記デ
ータ変換器の出力を切換えるスイッチ回路と，前記スイ
ッチ回路により選択されたデータを累積加算し，一定値
に達する度にパルスを出力する第1,第２の累積加算器
と，前記第1,第２の累積加算器からのパルスによりアッ
プダウンしキャリーの出力時に任意の値をプリセット可
能なアップダウンカウンタと，前記アップダウンカウン
タのキャリー出力をアップカウントする第３のアップカ
ウンタと，前記第３のアップカウンタの内容を表示する
表示部を備えている。
信号に対応した信号を入力し，不要な周波数成分を除去
する第1,第２のフィルタと，前記第1,第２のフィルタの
出力を入力し２値化されたシリアルデータを出力する，
ΔΣ変調器による第1,第２のA/Dコンバータと，前記Δ
Σ変調器による第1,第２のA/Dコンバータからのシリア
ルデータ中のハイレベルの数を一定期間それぞれカウン
トする第１、第２のアップカウンタと，前記第１のアッ
プカウンタの出力とラッチしスイッチ制御信号を出力す
るプリセッタブルアップカウンタと，前記第２のアップ
カウンタの出力データをラッチするラッチ回路と，前記
ラッチ回路の出力データを変換するデータ変換器と，前
記プリセッタブルアップカウンタの出力するスイッチ制
御信号により制御され，前記ラッチ回路の出力と前記デ
ータ変換器の出力を切換えるスイッチ回路と，前記スイ
ッチ回路により選択されたデータを累積加算し，一定値
に達する度にパルスを出力する第1,第２の累積加算器
と，前記第1,第２の累積加算器からのパルスによりアッ
プダウンしキャリーの出力時に任意の値をプリセット可
能なアップダウンカウンタと，前記アップダウンカウン
タのキャリー出力をアップカウントする第３のアップカ
ウンタと，前記第３のアップカウンタの内容を表示する
表示部を備えている。
また本発明の電子式電力量計は，電圧，電流入力に対
応した信号を入力し，不要な周波数成分を除去する第1,
第２のフィルタと，前記第1,第２のフィルタの出力を入
力し，シリアルデータを出力する，ΔΣ変調器による第
1,第２のA/Dコンバータと，前記ΔΣ変調器による第２
のA/Dコンバータのシリアルデータ出力を入力しロック
に従ってデータをシフトするシフトレジスタと，前記シ
フトレジスタの各データのうちの１つを順次選択するス
イッチと，前記スイッチからの出力と前記ΔΣ変調器に
よる第１のA/Dコンバータの出力とを乗ずる乗算器と，
前記乗算器からの出力を累積加減算し一定値に達する度
にキャリーまたはボローを出力する累積加算器と，前記
累積加減算器からのキャリー出力とボロー出力によりそ
れぞれアップ・ダウンカウントし，一定の値に達する度
にキャリーを出力すると共にキャリーの出力時に任意の
値をプリセット可能なアップダウンカウンタと，前記ア
ップダウンカウンタのキャリー出力をアップカウントす
るアップカウンタと，前記アップカウンタの内容を表示
する表示部を備えている。
応した信号を入力し，不要な周波数成分を除去する第1,
第２のフィルタと，前記第1,第２のフィルタの出力を入
力し，シリアルデータを出力する，ΔΣ変調器による第
1,第２のA/Dコンバータと，前記ΔΣ変調器による第２
のA/Dコンバータのシリアルデータ出力を入力しロック
に従ってデータをシフトするシフトレジスタと，前記シ
フトレジスタの各データのうちの１つを順次選択するス
イッチと，前記スイッチからの出力と前記ΔΣ変調器に
よる第１のA/Dコンバータの出力とを乗ずる乗算器と，
前記乗算器からの出力を累積加減算し一定値に達する度
にキャリーまたはボローを出力する累積加算器と，前記
累積加減算器からのキャリー出力とボロー出力によりそ
れぞれアップ・ダウンカウントし，一定の値に達する度
にキャリーを出力すると共にキャリーの出力時に任意の
値をプリセット可能なアップダウンカウンタと，前記ア
ップダウンカウンタのキャリー出力をアップカウントす
るアップカウンタと，前記アップカウンタの内容を表示
する表示部を備えている。
更に本発明は，上記の発明において前記ラッチ回路を
排し，前記シフトレジスタの各データのうち１つを順次
選択するように前記スイッチを接続している。
排し，前記シフトレジスタの各データのうち１つを順次
選択するように前記スイッチを接続している。
なお別の本発明は，上記２つの発明において，ΔΣ変
調器による第１のA/Dコンバータの出力の後にシフトレ
ジスタを備えている。
調器による第１のA/Dコンバータの出力の後にシフトレ
ジスタを備えている。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
フィルタ1,2により不要な成分を除去された電圧信号と
電流信号は，ΔΣ変調器によるA/Dコンバータ3,4により
第７図に示す如く２値化されたシリアルデータとして出
力される。
フィルタ1,2により不要な成分を除去された電圧信号と
電流信号は，ΔΣ変調器によるA/Dコンバータ3,4により
第７図に示す如く２値化されたシリアルデータとして出
力される。
ここで一例としてこのシリアルデータが８データ出力
される度に１回電圧，電流データを乗算し累積加算する
場合を説明する。
される度に１回電圧，電流データを乗算し累積加算する
場合を説明する。
アップカウンタ5,6は８個のデータ中ハイレベルの数
をカウントして４ビットの２進データとして出力する。
プリセッタブルカウンタ7,ラッチ８はアップカウンタ5,
6のデータをそれぞれラッチする。データ変換器９は入
力と出力が互いにデータ数の補数となるように変換する
変換器であり，この場合ラッチ８の出力を入力し，第８
図に示すデータを出力する。スイッチ10,11はプリセッ
タブルアップカウンタ７の23桁がローレベルのとき,b,
b′側に接続され，ハイレベルのときa,a′側に接続され
る。累積加算器12,13はクロックの立上りで毎回加算処
理を行ない，一定値になる度にパルスを出力する。アッ
プダウンカウンタ14は累積加算器12,13からのパルスに
よりアップ・ダウンカウントし，キャリーが出力された
とき任意の値をプレセットする（前述の文献参照）。ア
ップカウンタ15はアップダウンカウンタ14のキャリー出
力をカウントし，表示部16はアップカウンタ15の内容を
表示する。
をカウントして４ビットの２進データとして出力する。
プリセッタブルカウンタ7,ラッチ８はアップカウンタ5,
6のデータをそれぞれラッチする。データ変換器９は入
力と出力が互いにデータ数の補数となるように変換する
変換器であり，この場合ラッチ８の出力を入力し，第８
図に示すデータを出力する。スイッチ10,11はプリセッ
タブルアップカウンタ７の23桁がローレベルのとき,b,
b′側に接続され，ハイレベルのときa,a′側に接続され
る。累積加算器12,13はクロックの立上りで毎回加算処
理を行ない，一定値になる度にパルスを出力する。アッ
プダウンカウンタ14は累積加算器12,13からのパルスに
よりアップ・ダウンカウントし，キャリーが出力された
とき任意の値をプレセットする（前述の文献参照）。ア
ップカウンタ15はアップダウンカウンタ14のキャリー出
力をカウントし，表示部16はアップカウンタ15の内容を
表示する。
ここで具体的に８個のシリアルデータ中ハイレベルの
数が電圧側６個，電流側５個の時を説明する。プリセッ
タブルアップカウンタ７は，第９図に示すように，ラッ
チ直後は20，21，22，23の各桁が0,1,1,0となってい
る。23桁が“0"すなわちロウであるから，スイッチ10,1
1はb,b′側に接続されており、ラッチ後の２つ目のクロ
ックの立上り迄b,b′側となっている。つまりラッチ８
の出力（データとしては「５」）が累積加算器13に，デ
ータ変換器９の出力（データとしては「３」）が累積加
算器12にそれぞれ２回加算される。次にラッチ後の２つ
の目のクロックの立上りによりプリセッタブルアップカ
ウンタ７の23桁が“1"すなわちハイとなるので，スイッ
チ10,11はそれぞれa,a′側に接続されて次のラットのタ
イミング迄の６回のクロックの間に，データ変換器９の
出力が累積加算器13に，ラッチ８の出力が累積加算器12
にそれぞれ６回加算される。
数が電圧側６個，電流側５個の時を説明する。プリセッ
タブルアップカウンタ７は，第９図に示すように，ラッ
チ直後は20，21，22，23の各桁が0,1,1,0となってい
る。23桁が“0"すなわちロウであるから，スイッチ10,1
1はb,b′側に接続されており、ラッチ後の２つ目のクロ
ックの立上り迄b,b′側となっている。つまりラッチ８
の出力（データとしては「５」）が累積加算器13に，デ
ータ変換器９の出力（データとしては「３」）が累積加
算器12にそれぞれ２回加算される。次にラッチ後の２つ
の目のクロックの立上りによりプリセッタブルアップカ
ウンタ７の23桁が“1"すなわちハイとなるので，スイッ
チ10,11はそれぞれa,a′側に接続されて次のラットのタ
イミング迄の６回のクロックの間に，データ変換器９の
出力が累積加算器13に，ラッチ８の出力が累積加算器12
にそれぞれ６回加算される。
以上の事を数式で表わすと，累積加算器12は（３＋
３）＋（５＋５＋５＋５＋５＋５）＝36となり，累積加
算器13は（５＋５）＋（３＋３＋３＋３＋３＋３）＝28
となり，累積加算器12,13が＋１加算される度に１発パ
ルスを出すとすると，アップダウンカウンタ14は36−28
＝８を示すことになる。８個のシリアルデータ中ハイが
それぞれ６個,5個であったということは，ロ−はそれぞ
れ８−６＝２個,8−５＝３個であり，電圧，電流のそれ
ぞれのデータは６−２＝4,5−３＝２だった事になるの
で，乗算した結果は４×２＝８となり，本発明による回
路で得られる結果と同一となる。
３）＋（５＋５＋５＋５＋５＋５）＝36となり，累積加
算器13は（５＋５）＋（３＋３＋３＋３＋３＋３）＝28
となり，累積加算器12,13が＋１加算される度に１発パ
ルスを出すとすると，アップダウンカウンタ14は36−28
＝８を示すことになる。８個のシリアルデータ中ハイが
それぞれ６個,5個であったということは，ロ−はそれぞ
れ８−６＝２個,8−５＝３個であり，電圧，電流のそれ
ぞれのデータは６−２＝4,5−３＝２だった事になるの
で，乗算した結果は４×２＝８となり，本発明による回
路で得られる結果と同一となる。
以上の説明はシリアルデータが８データ出力される度
に乗算する場合に就いて説明したが，それ以外の場合で
あっても同様の効果が得られることは明らかである。
尚，例示したスイッチはゲート回路による構成でよいこ
とも明らかであり，また電圧入力と電流入力を入れ替え
てもよいことも明らかである。
に乗算する場合に就いて説明したが，それ以外の場合で
あっても同様の効果が得られることは明らかである。
尚，例示したスイッチはゲート回路による構成でよいこ
とも明らかであり，また電圧入力と電流入力を入れ替え
てもよいことも明らかである。
第２図は本発明の第２の実施例の構成を示すブロック
図である。フィルタ1,2により不要な成分を除去された
電圧信号，電流信号はΔΣ変調器によるA/Dコンバータ
3,4により第７図に示す如く２値化されたシリアルデー
タとして出力される。
図である。フィルタ1,2により不要な成分を除去された
電圧信号，電流信号はΔΣ変調器によるA/Dコンバータ
3,4により第７図に示す如く２値化されたシリアルデー
タとして出力される。
ここで一例としてこのシリアルデータが８データ出力
される度に１回電流データをラッチした場合について説
明する。
される度に１回電流データをラッチした場合について説
明する。
シフトレジスタ17は前記シリアルデータが１つ入力さ
れる度に１ビットシフトされる動作を行ない,8つのデー
タが来る度にラッチ18へデータを送る。スイッチ19はラ
ッチ18にラッチされたio〜in（この例ではi7）を順番に
切替える。この時点での電圧信号側のデータをv0とする
と累積加減算器30へは （v0×i0）＋（v0×i1）＋（v0×i2）＋（v0×i3）＋
（v0×i4）＋（v0×i5）＋（v0×i6）＋（v0×i7）が入
力されることになる。電圧信号側のデータが更にv1〜vn
（この例ではv7）と変化する度に同様の動作を行なうと
結局 （v1×i0）＋…＋（v1×i7）＋…＋ （v7×i0）＋…＋（v7×i7） が更に累積加算器30へ入力されることになり，これは （v0＋v1＋v2＋v3＋v4＋v5＋v6＋v7）×（i0＋i1＋i2＋
i3＋i4＋i5＋i6＋i7） を計算したことになり，従来例で得られる結果と同一な
結果が得られる。
れる度に１ビットシフトされる動作を行ない,8つのデー
タが来る度にラッチ18へデータを送る。スイッチ19はラ
ッチ18にラッチされたio〜in（この例ではi7）を順番に
切替える。この時点での電圧信号側のデータをv0とする
と累積加減算器30へは （v0×i0）＋（v0×i1）＋（v0×i2）＋（v0×i3）＋
（v0×i4）＋（v0×i5）＋（v0×i6）＋（v0×i7）が入
力されることになる。電圧信号側のデータが更にv1〜vn
（この例ではv7）と変化する度に同様の動作を行なうと
結局 （v1×i0）＋…＋（v1×i7）＋…＋ （v7×i0）＋…＋（v7×i7） が更に累積加算器30へ入力されることになり，これは （v0＋v1＋v2＋v3＋v4＋v5＋v6＋v7）×（i0＋i1＋i2＋
i3＋i4＋i5＋i6＋i7） を計算したことになり，従来例で得られる結果と同一な
結果が得られる。
累積加減算器30は一定の値になるとキャリー又はボロ
ーを出力し，アップダウンカウンタ14は累積加減算器30
からのキャリー出力とボロー出力によりアップダウン
し，アップダウンカウンタ14からキャリーが出たとき任
意の値をプリセットする（前掲の文献参照）。アップカ
ウンタ15はアップダウンカウンタ14からのキャリーをカ
ウントする。表示部16はアップカウンタ15の内容を表示
する。
ーを出力し，アップダウンカウンタ14は累積加減算器30
からのキャリー出力とボロー出力によりアップダウン
し，アップダウンカウンタ14からキャリーが出たとき任
意の値をプリセットする（前掲の文献参照）。アップカ
ウンタ15はアップダウンカウンタ14からのキャリーをカ
ウントする。表示部16はアップカウンタ15の内容を表示
する。
第３図は本発明の第３の実施例を示すブロック図であ
る。第２の実施例との相違はラッチ18が無いことと，シ
フトレジスタ17の出力へスイッチ19が接続されているこ
とである。
る。第２の実施例との相違はラッチ18が無いことと，シ
フトレジスタ17の出力へスイッチ19が接続されているこ
とである。
この第３の実施例によれば，電圧信号側データがv0の
とき累積加減算器30へは，v0の場合は （v0×i0）＋…＋（v0×i7） と第２の実施例と同様であるが，v1以降は電流側のデー
タがシフトしてゆくので， （v1×i0）＋（v1×i2）＋…＋（v1×i8） ＋（v2×i2）＋（v2×i3）＋…＋（v2×i9） ＋（v3×i3）＋（v3×i4）＋…＋（v3×i10） ・・・・・・・・・ ・・・・・・・・・ という形で演算が行なわれてゆくことになり，第２の実
施例とほぼ同等の結果を得ることができる。尚その他の
回路については第１の実施例と同様なので省略する。
とき累積加減算器30へは，v0の場合は （v0×i0）＋…＋（v0×i7） と第２の実施例と同様であるが，v1以降は電流側のデー
タがシフトしてゆくので， （v1×i0）＋（v1×i2）＋…＋（v1×i8） ＋（v2×i2）＋（v2×i3）＋…＋（v2×i9） ＋（v3×i3）＋（v3×i4）＋…＋（v3×i10） ・・・・・・・・・ ・・・・・・・・・ という形で演算が行なわれてゆくことになり，第２の実
施例とほぼ同等の結果を得ることができる。尚その他の
回路については第１の実施例と同様なので省略する。
以上の説明において，データの数を変えること，スイ
ッチの形式を変えること，電圧入力，電流入力の入れ替
えなどについては，第２の実施例の場合と同じである。
ッチの形式を変えること，電圧入力，電流入力の入れ替
えなどについては，第２の実施例の場合と同じである。
第４図及び第５図は本発明の第４及び第５の実施例を
それぞれ示すブロック図である。第２の実施例との相違
は，ΔΣ変調器による第１のA/Dコンバータ３の出力
に，シフトレジスタ21が接続されていることである。第
2,第３の実施例に於てはΔΣ変調器による第２のA/Dコ
ンバータ４の出力にシフトレジスタ17が接続されている
為，ΔΣ変調器による第１のA/Dコンバータ３からの出
力データとの間に僅かではあるが位相差が生じ，又，フ
ィルタ1,2等の特性などによる位相差も際めて僅かなが
ら発生する。従ってこれらの起因する誤差が発生する。
よってシフト段数を必要に応じた段数としたシフトレジ
スタを使用することにより，上記誤差を補正することが
可能となる。
それぞれ示すブロック図である。第２の実施例との相違
は，ΔΣ変調器による第１のA/Dコンバータ３の出力
に，シフトレジスタ21が接続されていることである。第
2,第３の実施例に於てはΔΣ変調器による第２のA/Dコ
ンバータ４の出力にシフトレジスタ17が接続されている
為，ΔΣ変調器による第１のA/Dコンバータ３からの出
力データとの間に僅かではあるが位相差が生じ，又，フ
ィルタ1,2等の特性などによる位相差も際めて僅かなが
ら発生する。従ってこれらの起因する誤差が発生する。
よってシフト段数を必要に応じた段数としたシフトレジ
スタを使用することにより，上記誤差を補正することが
可能となる。
［発明の効果］ 以上説明したように本発明は，乗算回路及び累積回路
をほとんどアップカウンタで構成する事により，符号処
理の必要がなく，また乗算を１ビット×１ビットで行な
う様に構成した為乗算回路が非常に簡単になる。その上
他の回路もビット数の低減により構成が簡単になるとい
う効果がある。よってLSI化したときのチップ面積を小
さくすることができ，これにより安価に製造できるとう
効果もある。このほか第１の実施例では、上記の効果の
ほかに、累積加減算機がないので符号処理が簡単になる
という効果を有する。
をほとんどアップカウンタで構成する事により，符号処
理の必要がなく，また乗算を１ビット×１ビットで行な
う様に構成した為乗算回路が非常に簡単になる。その上
他の回路もビット数の低減により構成が簡単になるとい
う効果がある。よってLSI化したときのチップ面積を小
さくすることができ，これにより安価に製造できるとう
効果もある。このほか第１の実施例では、上記の効果の
ほかに、累積加減算機がないので符号処理が簡単になる
という効果を有する。
第１図ないし第５図は本発明の第１ないし第５の実施例
の構成を示すブロック図、第６図は従来例の構成を示す
ブロック図，第７図は本発明に於ける電圧電流入力信号
とΔΣ変調器によるA/Dコンバータの出力データの一例
を示す図，第８図は同じくデータ変換器の動作を示す
図、第９図は同じく本発明のプリセッタブルアップカウ
ンタの動作の一例を示す図である。 記号の説明:1,2…フィルタ,3,4…A/Dコンバータ,5,6…
アップカウンタ,7…プリセッタブルアップカウンタ,8…
ラッチ,9…データ変換器,10,11…スイッチ回路,12,13…
累積加算器,14…アップダウンカウンタ,15…アップカウ
ンタ,16…表示部,17…シフトレジスタ,18…ラッチ,19…
スイッチ,20…乗算器,21…シフトレジスタ,25,26…アッ
プダウンカウンタ,27,28…ラッチ,29…並列乗算器,30…
累積加減算器。
の構成を示すブロック図、第６図は従来例の構成を示す
ブロック図，第７図は本発明に於ける電圧電流入力信号
とΔΣ変調器によるA/Dコンバータの出力データの一例
を示す図，第８図は同じくデータ変換器の動作を示す
図、第９図は同じく本発明のプリセッタブルアップカウ
ンタの動作の一例を示す図である。 記号の説明:1,2…フィルタ,3,4…A/Dコンバータ,5,6…
アップカウンタ,7…プリセッタブルアップカウンタ,8…
ラッチ,9…データ変換器,10,11…スイッチ回路,12,13…
累積加算器,14…アップダウンカウンタ,15…アップカウ
ンタ,16…表示部,17…シフトレジスタ,18…ラッチ,19…
スイッチ,20…乗算器,21…シフトレジスタ,25,26…アッ
プダウンカウンタ,27,28…ラッチ,29…並列乗算器,30…
累積加減算器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−22260（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 11/00 - 11/66 G01R 21/00 - 22/04
Claims (5)
- 【請求項１】入力電圧信号，入力電流信号に対応した信
号を入力し，不要な周波数成分をそれぞれ除去する第1,
第２のフィルタと，前記第1,第２のフィルタの出力を入
力し２値化されたシリアルデータをそれぞれ出力する，
ΔΣ変調器による第1,第２のA/Dコンバータと，前記Δ
Σ変調器による第1,第２のA/Dコンバータからのシリア
ルデータ中のハイレベルの数を一定期間それぞれカウン
トする第1,第２のアップカウンタと、前記第１のアップ
カウンタの出力をラッチしスイッチ制御信号を出力する
プリセッタブルアップカウンタと，前記第２のアップカ
ウンタの出力データをラッチするラッチ回路と，前記ラ
ッチ回路の出力データを変換するデータ変換器と，前記
プリセッタブルアップカウンタの出力するスイッチ制御
信号により制御され，前記ラッチ回路の出力と前記デー
タ変換器の出力を切換えるスイッチ回路と，前記スイッ
チ回路により選択されたデータを累積加算し，一定値に
達する度にパルスを出力する第1,第２の累積加算器と，
前記第1,第２の累積加算器からのパルスによりアップダ
ウンしキャリーの出力時に任意の値をプリセット可能な
アップダウンカウンタと，前記アップダウンカウンタか
らのキャリー出力をアップカウントする第３のアップカ
ウンタと，前記第３のアップカウンタの内容を表示する
表示部とを備えることを特徴とする電子式電力量計。 - 【請求項２】入力電圧信号，入力電流信号に対応した信
号を入力し，不要な周波数成分をそれぞれ除去する第1,
第２のフィルタと，前記第1,第２のフィルタの出力を入
力し，シリアルデータを出力する，ΔΣ変調器による第
1,第２のA/Dコンバータと，前記ΔΣ変調器による第２
のA/Dコンバータのシリアルデータ出力を入力しクロッ
クに従ってデータをシフトするシフトレジスタと，前記
シフトレジスタのデータを一定期間毎にラッチするラッ
チ回路と，前記ラッチ回路の各データのうち１つを順次
選択するスイッチと，前記スイッチからの出力と前記Δ
Σ変調器による第１のA/Dコンバータの出力とを乗ずる
乗算器と，前記乗算器からの出力を累積加減算し一定値
に達する度にキャリーまたはボローを出力する累積加算
器と，前記累積加減算器からのキャリー出力とボロー出
力によりそれぞれアップ・ダウンカウントし，一定の値
に達する度にキャリーを出力すると共にキャリーの出力
時に任意の値をプリセット可能なアップダウンカウンタ
と，前記アップダウンカウンタのキャリー出力をアップ
カウントするアップカウンタと，前記アップカウンタの
内容を表示する表示部とを備えることを特徴とする電子
式電力量計。 - 【請求項３】前記ΔΣ変調器による第１のA/Dコンバー
タの出力の後にシフトレジスタを備えた請求項（２）項
記載の電子式電力量計。 - 【請求項４】入力電圧信号，入力電流信号に対応した信
号を入力し，不要な周波数成分をそれぞれ除去する第1,
第２のフィルタと，前記第1,第２のフィルタの出力を入
力し，シリアルデータを出力する、ΔΣ変調器による第
1,第２のA/Dコンバータと，前記ΔΣ変調器による第２
のA/Dコンバータのシリアルデータ出力を入力しクロッ
クに従ってデータをシフトするシフトレジスタと，前記
シフトレジスタの各データのうち１つを順次選択するス
イッチと，前記スイッチからの出力と前記ΔΣ変調器に
よる第１のA/Dコンバータの出力とを乗ずる乗算器と，
前記乗算器からの出力を累積加減算し一定値に達する度
にキャリーまたはボローを出力する累積加減算器と，前
記累積加減算器からのキャリー出力とボロー出力により
それぞれアップ・ダウンカウントし，一定の値に達する
度にキャリーを出力すると共にキャリーの出力時に任意
の値をプリセット可能なアップダウンカウンタと，前記
アップダウンカウンタのキャリー出力をアップカウント
するアップカウンタと，前記アップカウンタの内容を表
示する表示部とを備えることを特徴とする電子式電力量
計。 - 【請求項５】前記ΔΣ変調器による第１のA/Dコンバー
タの出力の後にシフトレジスタを備えた請求項（３）項
記載の電子式電力量計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337072A JP3022595B2 (ja) | 1990-11-30 | 1990-11-30 | 電子式電力量計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337072A JP3022595B2 (ja) | 1990-11-30 | 1990-11-30 | 電子式電力量計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04204266A JPH04204266A (ja) | 1992-07-24 |
| JP3022595B2 true JP3022595B2 (ja) | 2000-03-21 |
Family
ID=18305167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337072A Expired - Lifetime JP3022595B2 (ja) | 1990-11-30 | 1990-11-30 | 電子式電力量計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022595B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW396276B (en) * | 1996-03-01 | 2000-07-01 | Toshiba Corp | Arithmetic unit |
-
1990
- 1990-11-30 JP JP2337072A patent/JP3022595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04204266A (ja) | 1992-07-24 |
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